JP2002541547A - 複数のデータプロセッサを使用するデータ処理 - Google Patents

Abstract

(57)【要約】 【課題】第一パラグラフに記載のデータ処理装置に関して、より優れた汎用性を可能にすること。 【解決手段】データ処理装置は、複数のデータプロセッサ（P）と、入力データ（Di）を前記データプロセッサ（P）に供給し、かつ出力データ（Do）を前記データプロセッサ（P）から格納するメモリ装置（MA）とを含む。次のステップ：構成スッテップ（CS）と処理ステップ（PS）とが、交互に実行される。構成スッテップ（CS）において、データ処理装置は、異なった夫々のデータプロセッサ（P）が、メモリ装置（MA）に含まれる異なったデータのブロック（B）を処理するように構成される。処理ステップ（PS）において、データのブロック（B）が、実際に処理され、一方、データプロセッサ（P）は、それがそのデータのブロック（B）を処理した時に停止する。異なったデータの処理チェーンが、相対的に複雑なソフトウェアを必要とすることなく、実現することが出来るので、この様なデータ処理装置は、より優れた汎用性を提供する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】

本発明は、複数のデータプロセッサと、入力データをデータプロセッサに供給し
、かつ出力データをデータプロセッサから格納するメモリ装置とを含むデータ処
理装置に関する。この様なデータ処理装置は、例えば、マルチメディア製品で使
用することが出来る。

【０００２】

【従来の技術】

欧州特許第0,373,714号には、複数の並列動作処理要素を有するデータプロセッ
サが記述されている。結合ネットワークは、データプロセッサの出力をその入力
に結合する。この結合ネットワークは、次の構成要素：一つ以上のクロスバスイ
ッチと一つ以上のサイロ配列とを含んでいる。連続接続は、これらの構成要素の
少なくとも三つの要素が連続して交互に配置されているように形成されている。

【０００３】

【課題を解決するための手段】

本発明の目的は、第一パラグラフに記載のデータ処理装置に関して、より優れた
汎用性を可能にすることである。

【０００４】 本発明は、次の観点を考慮している。データ処理装置が、以下の方法でデータ
を処理すると仮定する。第一のデータプロセッサは、メモリ装置に書き込まれる
一回処理されたデータを得るために、データを処理する。続いて、第二のデータ
プロセッサは、その一回処理されたデータを読み込み、メモリ装置に書き込まれ
る二回処理されたデータを得るために、それを処理する（以下、同様）。すなわ
ち、データプロセッサは、データ処理チェーンを形成する。メモリ装置は、デー
タ処理チェーンの二つの連続したデータプロセッサの間のバッファ記憶容量を提
供する。

【０００５】 上述したデータ処理は、潜在的な同期問題を含んでいる。あるデータプロセッ
サが、メモリ装置からのデータを要求するが、そのデータがデータ処理チェーン
の先行するデータプロセッサにより、メモリ装置にまだ書き込まれていない場合
がある。この同期問題は、複数のデータプロセッサの処理遅延に起因し、あるい
は処理速度の相違に起因し、あるいはこれら両方に起因する。

【０００６】 従来技術の場合、同期問題は、以下の方法で、解決されている。各データプロ
セッサは、それが先行するデータプロセッサの処理遅延及び処理速度を考慮する
ように、プログラムされる。すなわち、データプロセッサのプログラミングは、
先行するデータプロセッサのデータ処理に対するデータプロセッサのデータ処理
の正確なタイミングを含んでいる。

【０００７】 上述した同期問題の解決法は、以下の欠点を有する。異なったデータ処理チェ
ーンが要求されると仮定する。この事は、データプロセッサがデータを処理する
順序を変更する必要があること、あるいは一つ以上のデータプロセッサが異なっ
たタイプの処理を実行する必要があること、あるいはこれら両方を意味する。こ
の場合、一つ以上のデータプロセッサの処理遅延が変化し、あるいは一つ以上の
データプロセッサの処理速度が変化し、あるいはこれら両方とも変化するであろ
う。この結果、同期問題を避けるためには、ほとんどすべてのデータプロセッサ
を再プログラムすることが必要となる。データプロセッサは、複数の他のデータ
プロセッサの処理遅延及び処理速度を考慮しなければならないので、この再プロ
グラミングは、一般には、かなり複雑なものとなる。このことは、一つのデータ
プロセッサのみで異なったデータ処理を実行させる場合であっても、該当する。
このように、従来技術のデータ処理装置は、これが相対的に複雑なソフトウェア
を必要とするので、異なったデータ処理チェーンを実現するのに不適切である。

【０００８】 本発明によると、第一パラグラフに記載のデータ処理装置は、以下の方法で、
制御される。構成ステップ、及び処理ステップは、交互に実行される。構成ステ
ップでは、データ処理装置は、異なった夫々のデータプロセッサが、前記メモリ
装置に含まれる異なったデータのブロックを処理するように、構成される。処理
ステップでは、前記データのブロックが実際に処理され、一方、データプロセッ
サは、それがそのデータのブロックを処理した時に停止する。

【０００９】 このように、本発明によると、データプロセッサがデータを処理する間、ある
データプロセッサが、他のデータプロセッサがメモリ装置にまだ書き込んでいな
いデータをそのメモリ装置から要求することを防ぐことが出来る。このようにし
て、同期問題は、解決される。その上、データプロセッサがデータを処理する間
、データプロセッサは、他のデータプロセッサの処理遅延及び処理速度について
の情報を有する必要はない。この結果、データプロセッサがデータを処理する順
序が変更しても、同期問題の理由によりほとんどすべてのデータプロセッサを再
プログラムすると言う必要は生じない。更に、データプロセッサが異なったタイ
プの処理を実行するために再プログラムされる場合、複数の他データプロセッサ
を再プログラムする必要はなくなる。この結果、本発明によるデータ処理装置は
、相対的に複雑なソフトウェアを必要としない、異なったデータ処理チェーンを
実現することが出来る。このように、本発明はより優れた汎用性を提供する。

【００１０】 本発明と、本発明を有利に実行するためにオプションとして使用することが出
来るその他の機能は、以下に記載された図面を参照して明らかになるであろう。

【００１１】

【発明を実施するための形態】

先ず、参照符号の使用について説明する。全ての図面で、類似する要素には、
同一の文字符号が付されている。一枚の図面内に、類似する要素が、複数、示さ
れている場合がある。この場合には、それらの類似する要素を互いに区別するた
めに、数字が文字符号に加えられている。類似する要素の数が、連続的なパラメ
ータである場合、その数字は括弧内に示されている。本明細書と請求項において
、参照符号内の如何なる数字も、適切な場合には、省略することが出来る。

【００１２】 図1は、本発明の基本的な機能を示す。データ処理装置は、複数のデータプロ
セッサPと、入力データDiを前記データプロセッサPに供給し、かつ出力データDo
を前記データプロセッサPから格納するメモリ装置MAとを含む。次のステップ：
構成ステップCSと処理ステップPSとが、交互に実行される。構成ステップCSにお
いては、データ処理装置は、異なった夫々のデータプロセッサPが、メモリ装置M
Aに含まれるデータの異なったブロックＢを処理するように、構成されている。
処理ステップPSにおいては、データのブロックBが、実際に処理され、一方、デ
ータプロセッサPは、それがそのデータのブロックを処理した時に停止する。図1
は、加えて、各データプロセッサPがそのデータのブロックBを処理した時に、続
く構成ステップCSが、一般に実行される(∀P: B=PROC ⇒ CS)ことを示す。

【００１３】 図1に示される機能を有利に実施するために、次の観点が考慮された。各デー
タプロセッサPがそのデータを処理した場合のみ、構成ステップCSが一般に実行
されることを達成可能とするためには、複数の方法がある。基本的方法は、次の
通りである。構成ステップは、先行する構成ステップの後、固定のクロックサイ
クル数で実行される。すなわち、処理ステップのための固定の時間枠が、これら
の構成ステップの間にある。各データプロセッサPが確実に固定の時間枠内でそ
のデータ処理を実行することが出来るように、データ処理装置を、構成すること
が出来る。

【００１４】 信頼性の理由から、上記の固定の時間枠は、好ましくは特定のマージンを含ま
なければならない。これにより、新しい構成ステップが実行される前に、最後の
データプロセッサがその処理を終えてしまっていることが確実に行える。このマ
ージンは、一部の処理ステップに対して相対的に大きいことが明らかな場合があ
る。すなわち、構成ステップが実行される十分前に、各データプロセッサがその
処理を適切に終えてしまっている場合がある。この場合、データ処理装置は、実
質的に、ある一定のクロックサイクル数の間、動作を停止する。このクロックサ
イクルは、いわば、無駄になる。このように、上述した方法は、処理速度に関し
て欠点がある。

【００１５】 図2は、図1を参照して説明した機能に、オプションとして、加えることが出来
る次の機能を示す。処理ステップPSで、データプロセッサPがそのデータのブロ
ックを処理した（B=PROC）時に、データプロセッサPは処理終了表示PEIを提供す
る。データのブロックを処理した各データプロセッサPが処理終了表示PEIを提供
したか否か（∀P：PEI？）が、モニタされる。もし提供した（∀P：PEI）場合に
は、新しい構成ステップCSが実行される。

【００１６】 図2に示される機能は、次の利点を提供する。各データプロセッサPがそのデー
タ処理を終えると、すぐに構成ステップを実行することが出来る。例えば、構成
ステップは、各データプロセッサが処理終了表示PEIを提供したすぐ後に、第一
のクロックサイクルで、実行することが出来る。図2の説明の前に述べた方法と
同様なマージンを組み込む必要はない。このように、図2の機能によって、クロ
ックサイクルのより大きいパーセンテージをデータ処理のために効果的に使用す
ることが出来る。この結果、図2に示される機能は、処理速度に充分寄与する。

【００１７】 図1に示される機能を有利に実施するために、次の観点も、また、考慮された
。実際、データ処理装置は、データプロセッサを含む制御可能な回路のアセンブ
リを有する。制御可能な回路は、典型的には、その内容が制御可能な回路の動作
を規定する制御レジスタを含む。構成ステップでは、次の処理ステップのための
所望の構成を得るために、複数の制御レジスタに構成データを逐次書き込むこと
が可能である。しかしながら、相対的に多くの制御可能な回路があり、それ故、
潜在的に書き込まれる制御レジスタが多い場合、これは相対的に時間を消費する
可能性がある。この場合、構成ステップは、相対的に長くなるであろう。この結
果、データ処理装置が、構成ステップの間データを処理しないので、データ処理
装置が効果的にデータを処理する時間のパーセンテージは、相対的に低くなるで
あろう。このように、データ処理装置は、相対的に低い処理速度を有する。

【００１８】 図3は、図1を参照にして説明した機能にオプションとして加えることが可能な
次の機能を示す。処理ステップPSにおいて、構成データCDは、制御可能な回路CC
に関連するフロントレジスタFREGに書き込まれる。構成ステップCSにおいて、構
成データCDは、フロントレジスタFREGからシャドウレジスタSREGに転送され、シ
ャドウレジスタSREGの内容が制御可能な回路CCの動作を規定する。

【００１９】 図3に示される機能は、次の利点を提供する。フロントレジスタFREGの構成デ
ータCDは、フロントレジスタFREGが関連する制御可能な回路CCの動作に直接影響
しない。このように、処理ステップPS[i]の間、次の処理ステップPS[i+l]のため
の構成データCDを、複数の制御可能な回路のフロントレジスタFREGに予め送信す
ることが出来る。この構成データCDの送信は、バスシステムを介して逐次行うこ
とが可能であり、このことは回路複雑度（circuit complexity）に関して有利で
ある。データ処理装置は、フロントレジスタFREGに含まれる構成データCDをシャ
ドウレジスタSREGに転送することによって、次の処理ステップPS [i+1]に対して
構成することが出来る。例えば、これらの転送は、一つのクロックサイクル内で
並列に行うことが出来る。このように、図3に示される機能によって、構成ステ
ップを相対的に速く実行することが可能になるので、時間の相対的に高いパーセ
ンテージを、データ処理のために効果的に使用することが可能となる。この結果
、図3に示される機能により、満足のいく処理速度が得られる。

【００２０】 図4は、図1、2及び3に示される機能を含むデータ処理装置の一例を示す。デー
タ処理装置は、双方向性のバスHGHWYを介して処理されるデータを受信し、同じ
バスを介して処理されたデータを出力する。データ処理装置は、主制御プロセッ
サMCP及び機能ユニットのアゼンブリ（バスインターフェースIF、メモリブロッ
クMB、書き込みクロスバXB/W、読み込みクロスバXB/RおよびデータプロセッサP
）を含む。読み込みクロスバXB/Wと書き込みクロスバXB/Rは、一方では、バスイ
ンターフェースIFとデータ処理装置Pとの接続を規定し、他方では、バスインタ
ーフェースIFとメモリブロックMBとの接続を規定する。

【００２１】 図5は、図4に示されるデータ処理装置の動作方法の一例を示す。図5において
、各列は処理ステップPSを表し、各行は処理されるデータのブロックBを表す。
処理ステップPS[i]の場合、バスインターフェースIFが、双方向性のバスHGHWYか
ら処理されるデータのブロックB[j]を取り出し、メモリブロックMBのうちの一つ
（例えば、メモリブロックMB1）に、このデータを書き込む（PS[i]/B[j]：HGHWY
→IF→MB1）。処理ステップPS[i+1]の場合、データのブロックは、データプロセ
ッサPのうちの一つ（例えば、データ処理装置P1）によって読み込まれ、そして
このデータプロセッサによって処理される。従って、メモリブロックMBのうちの
一つ（例えば、メモリブロックMB2）に書き込まれる一回処理されたデータが、
得られる（PS[i+1]/B[j]：MB1→Pl→MB2）。処理ステップPS[i+2]の場合、一回
処理されたデータは、続いて他のデータプロセッサP（例えば、データプロセッ
サP2）によって、読み込まれ、そしてこのデータ処理装置により処理される。従
って、メモリブロックのうちの一つ（例えば、メモリブロックMB3）に書き込ま
れる二回処理されたデータが、得られる（PS[i+2]/B[j]：MB2→P2→MB3）。デー
タのブロックB[j]がN回（Nは整数）処理されるまで、この処理は、同様に続ける
ことが出来る。バスインターフェースIFは、次いで、双方向性のバスHGHWYにN回
処理されたデータのブロックを配置することが出来る。

【００２２】 処理ステップPS[i+1]の場合、バスインターフェースIFが、双方向性のバスHGH
WYからの新しいデータのブロックB[j+1]を取り出し、そしてメモリブロックMBの
うちの一つ（例えば、メモリブロックMB1）に、このデータを書き込む（PS[i+1]
/B[j+1]：HGHWY→F→MB1）。処理ステップPS[i+2]の場合、データのブロックは
、データプロセッサPのうちの一つ（例えば、データプロセッサP1）によって読
み込まれ、そしてこのデータプロセッサによって処理される。従って、メモリブ
ロックMBのうちの一つ（例えば、メモリブロックMB2）に書き込まれる一回処理
されたデータが、得られる（PS[i+2]/B[j+2]：MB1→Pl→MB2）。このように、デ
ータブロックB[j]に供給される同じデータ処理チェーンは、また、データブロッ
クB[j+l]に供給することが出来る。しかしながら、図1に示されるデータ処理装
置によって、異なったデータ処理チェーンをデータブロックB[j+1]に供給するこ
とが出来る。

【００２３】 主制御プロセッサMCPは、どのデータ処理チェーンが、双方向性のバスHGHWYか
ら取り出される特定のデータのブロックに供給されるかを決定する。主制御プロ
セッサMCPは、また、処理ステップPSの間に、プロセッサPが処理しなければなら
ないデータの量を決定する。このために、主制御プロセッサMCPは、構成データC
Dを複数の機能ユニットに供給する。例えば、主制御プロセッサMCPが読み込みク
ロスバXB/Rに供給する構成データCDは、一方でメモリブロックMBの出力とプロセ
ッサPを規定し、かつ他方でバスインターフェースとの接続を規定する。

【００２４】 主制御プロセッサMCPがプロセッサPに供給する構成データCDは、プロセッサP
によって実行されるデータ処理のタイプを規定する。例えば、プロセッサPが畳
込みフィルタであると仮定する。構成データCDがこのフィルタ特性を規定する場
合、すなわち、それはフィルタカーネル及びフィルタ係数の大きさを規定する。
構成データCDは、また、プロセッサPが、処理ステップPSの間、処理しなければ
ならないデータ要素（例えば、ピクセル）の数も規定する。このことは、後で更
に詳細に説明される。

【００２５】 図6は、主制御プロセッサMCPが構成データCDを書き込むことを可能とする制御
レジスタを示す。各機能ユニットは、この様な制御レジスタを一つ以上有する。
制御レジスタは、内部制御データバスICB及び内部アドレスバスIABを介して主制
御プロセッサMCPに結合されている。制御レジスタは、アドレス復号器ADECと、
フロントレジスタFREGと、シャドウレジスタSREGとを含む。制御レジスタは、オ
プションとして破線で示されるセレクタSELを含むことが出来る。フロントレジ
スタFREGは、内部制御データバスICBに結合される入力I及びシャドウレジスタSR
EGの入力に結合される出力Oを有する。シャドウレジスタSREGの出力Oは、制御レ
ジスタが属する機能ユニット内の一つ以上の制御可能な要素に結合される。この
ように、シャドウレジスタSREGの内容は、機能ユニットの動作を決定する。

【００２６】 主制御プロセッサMCPは、以下の方法で制御レジスタに、構成データCDを書き
込む。主制御プロセッサMCPは、内部制御データバスICBに制御レジスタのための
構成データCDを配置する。それは、また、アドレスデータADを内部アドレスバス
IABに配置する。アドレスデータADに基づいて、制御レジスタのアドレス復号器A
DECは、構成データCDが制御レジスタに適しているか否かを決定する。もし適し
ている場合には、アドレス復号器ADECは、イネーブル信号ENをフロントレジスタ
FREGに供給する。それに応じて、フロントレジスタFREGは、内部制御データバス
ICBに存在する構成データCDをロードする。構成データCDは、ロード構成コマン
ドLCにより、更に、シャドウレジスタSREGへ転送される。ロード構成コマンドLC
がシャドウレジスタSREGに供給される場合、このレジスタは、フロントレジスタ

【００２７】 FREGに先に格納された構成データCDを取り入れる。 セレクタSEL（破線で示される）によって、シャドウレジスタSREGの内容をフロ
ントレジスタ FREGへ逆に転送することができる点に留意すべきである。すなわ
ち、スワップコマンドSWPがセレクタSELに供給される場合、フロントレジスタFR
EGは、シャドウレジスタSREGの内容を取り入れ、かつこの逆も行う。この機能に
よって、機能ユニットが、各変化ごとに内部制御データバスICBを介して構成デ
ータCDの転送を要求することなく、交互に二つの異なったタイプの動作を実行す
ることが可能になる。

【００２８】 図7は、図4に示されるデータ処理装置の動作方法を示す。交互に実行される二
つのステップ：構成ステップCS及び処理ステップPSが、存在する。双方向性のバ
スHGHWYから取り出されたデータは、処理ステップPSの間のみ処理され、構成ス
テップCSの間には処理されない。複数の機能ユニットに属しているシャドウレジ
スタSREGの内容は、構成ステップCSの間のみ修正することが可能で、処理ステッ
プPSの間には修正できない。

【００２９】 構成ステップCSの場合、主制御プロセッサMCPは、機能ユニットの制御レジス
タCREGにロード構成コマンドLCを提供する。図6を参照して説明されたように、
フロントレジスタFREGに含まれる構成データCDは、シャドウレジスタSREGへ転送
されるであろう（CD：FREG→SREG）。この結果、各機能ユニットは、主制御プロ
セッサが機能ユニットの制御レジスタCREGに以前転送した構成データCDに従って
構成されるであろう。

【００３０】 処理ステップPSの場合、機能ユニットは、双方向性のバスHGHWYから先に取り
出されたデータを処理する。典型的には、メモリブロックMBに含まれるデータの
ブロックBは、読み込みクロスバXB/Rを介してデータプロセッサPに転送される。
データプロセッサPは、データを処理し、そして、このように処理されたデータ
は、書き込みクロスバXB/Wを介してメモリブロックMBの特定の部分に転送される
（B：MB→XB/R→P→XB/W→MB）。一方、主制御プロセッサMCPは、一つ以上の機
能ユニットのフロントレジスタFREGに構成データCDを書き込むことが出来る（CD
：MGP→FREG）。すなわち、処理ステップPSの間、主制御プロセッサMCPは、いわ
ば、次の処理ステップPSのための新しい構成を準備することが出来る。

【００３１】 図8は、構成ステップCS[i]及び新しい処理ステップPS[i]が、どのように処理
ステップPS[i-1]の後に続くかを示す。図8には、四つの二進信号：スタート信号
STS、構成完了信号（configuration-done signal）CDS、ロード構成信号LCSおよ
び動作終了信号EOSが、示されている。スタート信号STSは、主制御プロセッサMC
Pから発生して、データプロセッサPに供給される（MCP→P：STS）。構成完了信
号CDSは、機能ユニット（例えば、プロセッサP）から発生する。制御レジスタを
有する各機能ユニットは、構成完了信号CDSを発生させ、この信号を主制御プロ
セッサMCPに供給する（P,XB,MB,IF→MCP：CDS）。ロード構成信号LCSは、主制御
プロセッサMCPから発生して、複数の機能ユニットに供給される（MCP→P,XB,MP,
IF：LCS）。動作終了信号EOSは、データプロセッサPから発生する。各データプ
ロセッサPは、動作終了信号EOSを発生させ、この信号を主制御プロセッサMCPに
供給する（P→MCP：EOS）。図8は、また、立ち上がり端1〜8を有するクロック信
号CLKも示す。各立ち上がり端で、データ処理装置のクロック制御された要素は
、その状態を変化させることが出来る。

【００３２】 図8に示される信号は、主制御プロセッサMCPとデータプロセッサP1の間で交換
されるものと仮定する。クロック信号CLKの立ち上がり端1で、データプロセッサ
P1は、その作業を終える。このことを主制御プロセッサMCPに信号で知らせるた
めに、データプロセッサP1は、その動作終了信号EOSを[0]から[1]に変化させる
。データプロセッサPは、例えば、構成ステップにおいてロードされ、かつ処理
ステップにおいてデータ要素が処理されるたびごとに一ユニットカウントダウン
するカウンタによって、それがその作業を終えたことを知ることが出来る。カウ
ンタがゼロに達したときに、データプロセッサPはデータ要素の要求された数を
処理したことになり、この結果それは処理を停止し、その動作終了信号EOSを「0
」から「1」に変化させる。

【００３３】 全ての動作終了信号EOSがクロック信号CLKの立ち上がり端3で「1」であると仮
定する。主制御プロセッサMCPは、これから、 いわば、全てのデータプロセッサ
Pが作業を終えたものと判断する。これに応じて、主制御プロセッサMCPは、クロ
ック信号CLKの立ち上がり端4で、ロード構成信号LCSを「0」から「1」に変化さ
せる。「1」になっているロード構成信号LCSに応じて、フロントレジスタFREGの
構成データCDは、シャドウレジスタSREGに転送される。このことは、図5及び6を
参照して、既に述べた。

【００３４】 データプロセッサP1は、その構成完了信号CDSを立ち上がり端5で「0」から「1
」に変化させる。これにより、データプロセッサP1は、主制御プロセッサMCPに
、構成データCDが転送されたこと、及びそれ故にそれがその新しい作業を実行す
る準備ができていることを確認する。全ての構成完了信号CDSが、立ち上がり端5
で「0」から「1」に変化したものと仮定する。

【００３５】 主制御プロセッサMCPは、立ち上がり端5でロード構成信号LCSを「1」から「0
」に逆変化させる。「0」になっているロード構成信号LCSに応じて、各データプ
ロセッサPは、立ち上がり端6で、その動作終了信号EOSを「1」から「0」に逆変
化させる。すなわち、ロード構成信号LCSの再設定は、クロック信号CLKの次の立
ち上がり端で、動作終了信号EOSの再設定をトリガーする。

【００３６】 全ての構成完了信号CDSが、立ち上がり端6で、「1」であると仮定する。主制
御プロセッサMCPは、いわば、全ての機能ユニットが新しい処理ステップを実行
する準備状態にあると、これから判断する。従って、主制御プロセッサMCPは、
立ち上がり端6で、スタート信号STSを「0」から「1」に変化させる。言い換えれ
ば、 主制御プロセッサMCPは、立ち上がり端6で新しい処理ステップのためのス
タート信号を与える。「1」になっているスタート信号STSに応じて、機能ユニッ
トは、構成データCDにより割り当てられた作業の実行を開始する。

【００３７】 主制御プロセッサMCPにより、スタート信号STSは、立ち上がり端7で「1」から
「0」に逆変化する。「0」になっているスタート信号に応じて、各機能ユニット
は、立ち上がり端8でその構成完了信号CDSを「1」から「0」に逆変化させる。す
なわち、スタート信号STSの再設定は、クロック信号CLKの次の立ち上がり端で、
構成完了信号CDSの再設定をトリガーする。

【００３８】 図9は、図4に示されるデータプロセッサのメモリブロックMBを示す。メモリブ
ロックMBは、メモリコントローラMCTRLと五つのスタティックランダムアクセス
メモリSRAM1〜SRAM5から成るマルチメモリ装置MMAを含む。マルチメモリ装置MMA
は、書き込みクロスバXB/Wを介しデータプロセッサP[i]から出力データDoを受信
するための入力ポートを有する。マルチメモリ装置は、また、読み込みクロスバ
XB/R介して入力データDiをデータプロセッサP[j]に供給するための出力ポートを
有する。

【００３９】 メモリブロックMBは、基本的に、次のように動作する。メモリコントローラMC
TRLは、出力データDoをどのSRAMに、かつどのアドレスに書き込むべきかをマル
チメモリ装置MMAに指示する。その指示は、書き込みページ選択信号PG/W及び書
き込みアドレスAD/Wにより行われる。メモリコントローラMCTRLは、また、入力
データDiをどのSRAMから、かつどのアドレスに読み込むべきかを、マルチメモリ
装置MMAに指示する。その指示は、読み込みページ選択信号PG/R及び読み込みア
ドレスAD/Rにより、行われる。スタティックSRAMメモリは、所定の短い時間に、
書き込むあるいは読み込むことが出来る。このように、書き込みと読み込みを、
一つのスタティックSRAMにおいて、同時に実行することは出来ない。メモリコン
トローラMCTRLは、書き込むために選択されるSRAMと、読み込むために選択され
るSRAMとを確実に別のものにする。

【００４０】 構成ステップの間、主制御プロセッサMCPは、構成データCDをメモリコントロ
ーラMCTRLに供給する。メモリコントローラMCTRLに対する構成データCDは、後に
続く処理ステップの間、それが、信号PG/W、AD/W、PG/RそしてAD/Pを自律的に発
生させることを可能にする一組の初期設定コマンドと見ることが出来る。従って
、メモリコントローラMCTRLに対する構成データCDは、読み込みがどこ（どのSRA
M、かつどのアドレス）から開始されるべきか、かつ読み込みがどのように続く
べきかを示す。構成データCDは、また、書き込みがどこ（どのSRAM、かつどのア
ドレス）から開始されるべきか、かつ書き込みがどのように続くべきかを示す。

【００４１】 処理ステップの間、データプロセッサP[i]は、次の書き込みコマンドNXT/Wを
メモリコントローラMCTRLに供給する。次の書き込みコマンドNXT/Wは、データプ
ロセッサP[i]がマルチメモリ装置MMAに、データ要素を書き込む準備ができてい
ることを示す。データプロセッサP[j]は、メモリコントローラMCTRLに次の読み
込みコマンドNXT/Rを供給する。次の読み込みコマンドNXT/Rは、データプロセッ
サP[j]がマルチメモリ装置MMAから、データ要素を読み込む準備ができているこ
とを示す。メモリコントローラMCTRLは、書き込みアドレスAD/Wと読み込みアド
レスAD/Rとを、次の書き込みコマンドNXT/Wと次の読み込みコマンドNXT/Rとに応
じて、夫々インクリメントさせる。このために、メモリコントローラMCTRLは、
二つのロード可能なカウンタ（書き込みアドレスAD/W用のカウンタと読み込みア
ドレスAD/R用のカウンタ）を含み、これらのカウンタは、次の書き込みコマンド
NXT/Wおよび次の読み込みコマンドNXT/Rを、インクリメント命令として、夫々受
信することが出来る。

【００４２】 図10は、図9に示されるメモリブロックMBに対する構成データCDの部分を形成
することが出来るメモリ読み込み制御ワードMRCWを示す。メモリコントローラMC
TRLは、読み込みアドレスカウンタを含むものと仮定する。メモリ読み込み制御
ワードMRCWは、8ビット：b[7]〜b[0]を有する。これらのビットの機能を、以下
に説明する。

【００４３】 ビットb[7]は、読み込み管理ページフラグKPFである。このフラグが「0」に設
定される場合、読み込みアドレスカウンタがオーバーフローすると、読み込みペ
ージ選択PG/Rは自動的にインクリメントされる。読み込みページ選択PG/Rがその
最大値を有する間に、読み込みアドレスカウンタがオーバーフローすると、読み
込みページ選択PG/Rはその最小値に設定される。これは、ラップアラウンドと考
えることが出来る。読み込み管理ページフラグKPFが「1」に設定される場合、読
み込みページ選択PG/Pは、処理ステップの間、変化しない。

【００４４】 ビットb[6]は、特別な機能を有しない。

【００４５】 ビットb[5]〜b[3]は、3ビットのページ読み込み値PRVを構成する。ページ読み
込み値PRVは、読み込みページ選択PG/Rのためのスタート値を示し、それ故、デ
ータの読み込みがどのSRAMデータから開始すべきかについて示す。

【００４６】 ビットb[2]及びb[l]は、読み込みモード値RMVを構成する。読み込みモード値R
MVは、どの読み込みモードが与えられるべきかを決定する。四つの読み込みモー
ドが、存在する。第一の読み込みモードにおいては、読み込みアドレスカウンタ
の内容は、ロード構成コマンドLCに応じて再設定される。第二の読み込みモード
においては、読み込みは、主制御プロセッサMCPがメモリコントローラMCTRLに供
給したアドレスから、開始される。第三の読み込みモードにおいては、読み込み
は、読み込みアドレスカウンタに現在含まれるアドレスから、開始される。読み
込みページ選択PG/Rは、その現在の値に保持される。すなわち、ページ読み込み
値PRVは、無視される。第四の読み込みモードにおいては、読み込みは、読み込
みアドレスカウンタに現在含まれるアドレスから、開始されるが、読み込みペー
ジ選択は、ページ読み込み値PRVに従って設定される。

【００４７】 ビットb[0]は、読み込み可能フラグENFである。このフラグが「0」に設定され
ると、読み込みが可能となる。読み込み可能フラグENFが「1」に設定されると、
8ビットのカウンタは、インクリメントされず、たとえメモリコントローラMCTRL
が次の読み込みコマンドNXTIRを受信してもインクリメントされない。更に、メ
モリ読み込み制御ワードMRCWの他のビット（ビットb[7]〜b[l]）は、無視される
。

【００４８】 図9に示されるメモリブロックMBに対する構成データCDが、図10に示したメモ
リ読み込み制御ワードMRCWと同様のメモリ書き込み制御ワードを含むことが可能
であることは、言うまでもない。

【００４９】 要約すると、図4に示される処理装置は、次のように動作する。構成ステップ
において、主制御プロセッサMCPは、特定のタイプの処理を実行するために各デ
ータプロセッサPを構成する。例えば、ビデオ処理アプリケーションの場合、デ
ータプロセッサPを、（例えば、フィルタタップおよびフィルタ係数の数のよう
な）その特徴が構成データCDによって規定される水平フィルタまたは垂直フィル
タとすることが出来る。主制御プロセッサMCPは、更に、所定の数のデータ要素
（例えば、所定の数のピクセル）を処理する、各データプロセッサPを構成する
。従って、主制御プロセッサMCPは、次の読み込みと次の書き込みコマンド（NXT
/RとNXT/W）の必要な数を提供するデータプロセッサPを構成する。

【００５０】 主制御プロセッサMCPは、また、書き込みクロスバXB/Wと読み込みクロスバXB/
Rとを構成する。従って、各データプロセッサPに対し、データプロセッサPが、
入力データDiをどのメモリブロックMBから読み込み、かつデータプロセッサPが
、出力データDoをどのメモリブロックMBに書き込むかが、規定される。主制御プ
ロセッサMCPは、また、各メモリブロックMBを構成する。従って、メモリブロッ
クMBから入力データDiを読み込むデータプロセッサPに対し、主制御プロセッサM
CPは、読み込みが開始されるSRAM及びアドレスを規定する。すなわち、主制御プ
ロセッサMCPは、いわば、メモリブロックMBに含まれるどの部分のデータが、メ
モリブロックMBに出力データDoを書き込むべきデータプロセッサPに対し処理さ
れるべきかを、規定する。主制御プロセッサMCPは、また、書き込みが開始され
るSRAM及びアドレスも規定する。すなわち、主制御プロセッサMCPは、いわば、
メモリブロックMBのどの部分に、処理されたデータが書き込まれるべきかを規定
する。

【００５１】 一旦、主制御プロセッサMCPが、上述した機能的要素を構成すると、それは処
理ステップの開始を示すスタートコマンドを提供する。処理ステップにおいて、
機能的要素は、自律的に動作する。構成ステップにおいて規定されたこれらの構
成は、保持される。主制御プロセッサMCPは、いわば、各データプロセッサPがそ
れが処理するように指示されたデータの量を処理するまで待つ。各データプロセ
ッサPがその作業を終えた時（このことは処理ステップの終了を示す）に、主制
御プロセッサMCPは、新しい構成ステップを実行することが出来る。

【００５２】 このように、主制御プロセッサMCPは、作業を複数の機能のユニットに割り当
て、機能のユニットにそれらの作業を実行させ、そして、任意の新しい作業を割
り当てる前に、最後の機能ユニットがその作業を終えるまで待つ編成者（orches
trator）と見ることが出来る。いわば、主制御プロセッサMCPは、双方向性のバ
スHGHWYから取り出したデータのブロックの状況を常に監視している。すなわち
、各構成ステップに関して、主制御プロセッサMCPは、データのブロックがすで
にどの様な処理を受けたか、ここまでに処理されたデータのブロックがどこに格
納されているか、そして、データのブロックが双方向性のバスを介してアウトプ
ットすることが出来る前にどの様な処理をまだ実行する必要があるかを、知って
いる。

【００５３】 ここまでの図面とそれらの説明は、本発明を制限せずに本発明を開示した。従
属請求項の範囲に入る多くの代替案があることは明らかである。この点について
、以下の記載に留意されたい。

【００５４】 図1を参照して、データプロセッサは、それがそのデータのブロックを処理す
ると、停止すると述べた。しかしながら、これは、新しい処理ステップが開始す
るまで、それが常に完全なアイドル状態にあることを意味するものではない。例
えば、データプロセッサが、他のデータプロセッサがそれらのデータのブロック
を処理するのを待つ間、それは、内部データあるいはメモリ装置に含まれる処理
されるデータに属していない他のいかなるデータも処理することが出来る。 本発明によるデータ処理装置を構成するには、様々な方法がある。構成ステップ
においては、全てのデータプロセッサが後に続く処理ステップでデータのブロッ
クを処理するように、データ処理装置を構成することが可能である。しかしなが
ら、また、一部のデータプロセッサがデータのブロックを処理し、一方、それ以
外のデータプロセッサが処理しないように、データ処理装置を構成することも可
能である。この様に、構成ステップの場合、後に続く処理ステップにおいて、動
作中であるデータプロセッサのグループを規定することが可能である。動作中の
データプロセッサのグループを、一つの処理ステップと別の処理ステップとで構
成において異ならせることが出来る。例えば、データ処理装置が、三つのデータ
プロセッサ、すなわち、A、BおよびCを有すると仮定する。処理ステップにおい
て、全ての三つのデータプロセッサを動作させ、続く処理ステップにおいては、
データプロセッサAとBのみを動作させ、そして更に続く処理ステップにおいては
、データプロセッサBとCを動作させることも可能である。

【００５５】 メモリ装置の実施は、様々に行うことが出来る。図4は、メモリ装置が複数の
メモリブロックによって形成される一つの可能な実施例のみを示す。これは、（
例えば、メモリ装置が単一の物理的なメモリ回路によって形成される実施例のよ
うな）他の可能な実施例を決して除外しない。

【００５６】 図1に示される基本的原則に従って、データプロセッサ装置を動作させること
が出来る多数の方法がある。例えば、図4に示される実施例を参照して、（例え
ば、ディスクのような）コンピュータで使用可能な媒体に格納される一組の命令
を、主制御プロセッサMCPのプログラムメモリにロードすることが出来る。一組
の命令により、主制御プロセッサMCPは、図5〜10を参照して説明される動作を実
行する。

【００５７】 様々なユニットについて機能や機能的要素を物理的に拡大する多数の方法があ
る。この点で、図面は線図的であり、各々は本発明の一つの可能な実施例しか表
示していない。それ故、図面は、異なったブロックとして異なった機能的要素を
示しているが、これは、いくつかの機能的要素あるいは全ての機能的要素を、単
一の物理ユニットとして実施する可能性を排除するものではない。 請求項内の如何なる参照記号も、その請求項を制限するものとして解釈すべきで
はない。

【図面の簡単な説明】

【図１】請求項1に記載の本発明による、基本的な機能の概念的線図を示す。

【図２】請求項2に記載の追加機能の概念的線図を示す。

【図３】請求項3に記載の追加機能の概念的線図を示す。

【図４】本発明のデータ処理装置例のブロック線図を示す。

【図５】図3に示されたデータ処理装置のデータフロー例のテーブルを示す。

【図６】図4に示されたデータ処理装置の制御レジスタ例のブロック線図を示す
。

【図７】図4に示されたデータ処理装置の動作方法のフローチャート線図を示す
。

【図８】図7に示された方法と関連する信号の時間的線図を示す。

【図９】図4に示されたデータ処理装置のメモリブロック例のブロック線図を示
す。

【図１０】図9に示されたメモリブロックのためのメモリ読み込み制御ワードの
二進ワード線図を示す。

【符号の説明】

P データプロセッサ MA メモリ装置 B メモリのブロック Di 入力データ Do 出力データ CS 構成ステップ PS 処理ステップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヒェスリン ロイック オランダ国 5656 アー アー アインド ーフェン プロフホルストラーン ６ (72)発明者 ブル バーナード オランダ国 5656 アー アー アインド ーフェン プロフホルストラーン ６ Ｆターム(参考） 5B013 DD00 DD05 5B033 AA14 BC00 BC05 DB00 DB04 5B045 GG11

Claims (7)

【特許請求の範囲】
1. 【請求項１】 複数のデータプロセッサと、入力データを前記データプロセッサに供給しかつ
   出力データを前記データプロセッサから格納するメモリ装置とを含むデータ処理
   装置を制御する方法において、 ― 前記データ処理装置が、異なった夫々のデータプロセッサが前記メモリ装置
   に含まれる異なったデータのブロックを処理するように、構成される構成ステッ
   プと、 ― 前記データのブロックが実際に処理され、一方、データプロセッサが、それ
   がデータのそのブロックを処理した時に停止する、処理ステップとを 交互に実行することを特徴とするデータ処理装置を制御する方法。
2. 【請求項２】 処理ステップが、 ― データプロセッサが、データのブロックを処理した時に、処理終了表示を提
   供するサブステップと、 ― 前記異なった夫々のデータプロセッサが、全て、処理終了表示を提供したか
   否かをモニタし、もし提供した場合には、新しい構成ステップに進むサブステッ
   プとを 含むことを特徴とする請求項1に記載の方法。
3. 【請求項３】 処理ステップが、 ― 構成データを制御可能な回路と関連するフロントレジスタに書き込むサブス
   テップを含み、かつ 構成ステップが、 ―構成データを、前記フロントレジスタからシャドウレジスタに転送し、前記シ
   ャドウレジスタの前記内容が前記制御可能な回路の前記動作を規定する、サブス
   テップを 有することを特徴とする請求項1に記載の方法。
4. 【請求項４】 複数のデータプロセッサと、入力データを前記データプロセッサに供給しかつ
   出力データを前記データプロセッサから格納するメモリ装置を含むデータ処理装
   置において、 前記データ処理装置が、 ― 異なった夫々のデータプロセッサが、前記メモリ装置に含まれる異なったデ
   ータのブロックを処理するように、構成される構成ステップと、 ― 前記異なった夫々のデータプロセッサが、前記異なったデータのブロックを
   処理するために開始される開始ステップとを、 交互に実行するためのコントローラを含むことを特徴とするデータ処理装置。
5. 【請求項５】 前記異なった夫々のデータプロセッサが、前記データプロセッサが、そのデー
   タのブロックを処理した時に、処理終了表示を提供するように構成され、前記コ
   ントローラが、前記異なった夫々のデータプロセッサが、全て、処理終了表示を
   提供した時、新しい構成ステップに進むように構成されていることを特徴とする
   請求項4に記載のデータ処理装置。
6. 【請求項６】 前記データ処理装置が、複数の制御可能な回路を含み、制御可能な回路がフロ
   ントレジスタとシャドウレジスタを有し、前記シャドウレジスタの前記内容が前
   記制御可能な回路の前記動作を規定し、前記コントローラが、前記データのブロ
   ックの前記処理の間、前記フロントレジスタに構成データを書き込み、かつ前記
   構成データが、構成ステップの間に、前記フロントレジスタから前記シャドウレ
   ジスタに転送されるように構成されていることを特徴とする請求項4に記載のデ
   ータ処理装置。
7. 【請求項７】 複数のデータプロセッサと、入力データを前記データプロセッサに供給しかつ
   出力データを前記データプロセッサから格納するメモリ装置とを含むデータ処理
   装置を制御するコンピュータプログラム製品において、前記コンピュータプログ
   ラム製品が、前記データ処理装置にロードされた時、前記データ処理装置が請求
   項1に記載の前記方法を実行する一組の命令を有することを特徴とするデータ処
   理装置を制御するコンピュータプログラム製品。