A7 45 919 8 五、發明說明（ 發明領域 本發明係關於一資料處理配置’其中包括各種資料處理 器和一記憶體配置’該記憶體配置係用以供應資料處理哭 輸入資料’以及用以儲存來自資料處理器之輸出資料。/匕 一資料處理配置例如可用於多媒體產品中。 背景技藝 EP-A-0,373,714描述一種具有複數個平行作業之處理器 元件的資料處理器。一耦合之網路將資料處理器的輸出耦 合至其輸乂'。該耦合之網路包括下列組成：一或更多縱橫 式交換機和一或更多機房陣列。交替上，這些組成係配置 成至少連續三個元件，而形成一系列連接。 發明概述 本發明的一目標爲：允許如開頭段落中所定義的一 處理配置其更大之多樣性。 一~ 本發明考慮下列方面。假設資料處理配置以下列方式處 理資料。一第一資料處理器處理該資料，而獲得一次處理 之資料，並寫入記憶體配置。接著，一第二 .取該-次處理之資料，加以處理，而獲得二次處理：:; 料，並窝入記憶體配置，等等。亦即，資料處理器形成— 資料處理鍊。记憶體配置提供資料處理鍊中兩連續資料處 理器間的緩衝器儲存容量。 ‘ 如則文所述之資料處理包含一潛在的同步化問曼。一資 料處理器可能從記憶體配置要求資料，尚未由資 料處理鍊中@如置資料處理器寫入記憶體配置。此同步 -4- 297公釐） (請先閲讀背面之注意事項再填寫本頁) in----訂---------線— 經濟部智慧財產局員工消費合作社印製 A7 45 919 8 五、發明說明（2 化之問題係肇因於各種資料處理器之處理延遲，或肇因於 乎同之處理速度，抑或兩者。 於背景技藝中，同步化問題似乎藉由以下方式解決。每 一資料處理器程式規劃成將前置資料處理器的處理延遲和 處理速度納入考慮。亦即，一資料處理器之程式規割包括 資料處理器中之資料處理的正確計時相關於前置資料處理 器中之資料處理。 如前文所述之同步化問題其解決方案具有以下缺點。假 設希望有一一不同之資料處理鍊。此引申出：必需改變資料 處理器處理資料的次序，或一或更多之資料處理器必需實 現一不同類型的處理，抑或兩者。於該情況下，一或更多 資料處理器之處理延遲將改變，或一或更多資料處理器之 處理速度將改變，抑或兩者。結果，幾乎每一資料處理器 均須重新程式規劃，以避免—同步化問題。一般而言，此 重新程式規劃將相當複雜，因爲一資料處理器必須考慮各 種其他資料處理器的處理延遲和處理速度。即使令一單— 資料處理器實現不同之資料處理，此仍爲眞。因此，背景 技藝之資料處理配置不適合用以實現不同的資料處理鍊， 因爲其要求相對較爲複雜的軟體。 根據本發明，如開頭段落中所定義的一資料處理配置係 以下列方式控制。一組態步驟和—處理步驟爲交替實現。 於組態步驟中，資料處理配置係配置成相異之各別資料處 理器處理不同的資料區塊，其中該資料區塊係包含於記憶 體配置中。於處理步驟中’實際處理該資料區塊，但當— -5 參紙張尺度細令國國家標<(CNS)A4規格⑽χ 297公1 (請先閱讀背面之注意事項再填寫本頁) « ϋ tt 一 οι I ft lit I . 經濟部智慧財產局員工消費合作社印製 45 919 8 A7 五、發明說明（3 經 濟 部 智 慧 財 產 局 貝 X 消 費 合 社 印 製 資料處理器已經處理完其資料區塊時則停止。 因此’根據本發明，可避免：當資料處理器處理資料 時’—資料處理器從記憶體配置要求資料，但其他的一資 料處理器尚未將該資料窝入記憶體配置中。因而解決同步 化問題。更甚者，當資料處理器處理資料時，一資料處理 器不必具有其他資料處理器之處理延遲和處理速度的知 識。結果，如果資料處理器處理資科之次序改變，則不必 因同步化而重新程式規劃幾乎所有資料處理器。再者，如 果將-資料處理器重新程式規劃成用以實現—不同類型之 處理，則不必重新程式規劃各種其他資料處理器。結果， 根據本發明的-資料處理配置無需要求相對較爲複^之軟 體，而可實現不同的資料處理鍊。因此，本發明提供 的多樣性。 本發明和可選擇性輔助實行本發明之額外特性可藉由 照以下所述圖示加以闡明，而變得明顯。 圖1係一概念圖，説明如申請專利範圍第0之本發 基本特性β 圖2和3係概念圖，説明分別如申請專利範圍第⑷ 之額外特性。 圖4係一區塊圖，說明根據本發明— ^ 肾科處理配置的 例子。 圖5係一表格，説明圖3中所説明之資料處理配 料流的一例子。 圖6係一區塊圖，說明圖4中所説明 <巧义貧科處理配置中 參 的 項 資 6 本紙張尺度適用中國國家標準（CNS)A4規格g χ 297公£· 45 919 8 A7 B7 五、發明說明（4 控制暫存器的一例子。 \ 圖7係一流程圖’說明圖4中所説明之資料處理配置其作 業的一方法。 號 圖8係一時間圖’說明相關於圖7中所説明之方法的信 經濟部智慧財產局員工消費合作社印製 圖9係一區塊圖，説明圖4中所説明之資料處理配置中 記憶體區塊的一例子。 圖1 0係一二元字圖形，説明圖9中所説明之記憶體區 的一記憶體取控制字。 首先’對參考符號之利用加以註明。普遍於圖示中， 似之單項係以同—字母碼表示。一單一圖示中可能顯示 種類似之單項。於該情沉下，如果類似單項之號碼係— 動參數，則妹字將於㈣巾間。於描述和巾請專利範 中如爲適s，則一參考符號中之任何數字可省略。 ，圖1説明本發明之基本特性。一資料處理配置包括各種 資料處理器P和-g憶體配置M A，該記憶體配置係用 將輸入資料Di應用於資料處理器p，以及用以儲存來自 料處理器P之輸出資料Do。以下步膝將交替實現：—組 步驟CS和一處理步驟Ps。於—组態步驟。中，資料處 配置配置成相異之各別資料處理器p處理不同的資科 塊’其中該資料區塊係包含於記憶體配置MA中。於 理步驟PS中，實際處理資料區塊B，但當—資料處理 處理完其資料區塊時則停止。_丨額外説明#每 理器P均處理完其資料區塊B時，通常將實現—後續之組 類 各 圍 以 資 態 區 處 (請先閲讀背面之注意事項再填寫本頁)
' ^1 ϋ kf n-i-r0J* tt βϋ 1· I 木紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公龙 A7 45 919 8 --------B7 五、發明說明（5 ) 態步驟CS (對於所有p:B = PR〇C:r>CS)。 爲了方便實行圖i中所説明之特性，考慮下列方面。有 各種方式可達成··通常僅於每一資料處理器p均處理完其 資料才實現一組態步驟CS。一基本方式如下。於前一組 態步驟後的一固定數目之時脈週期實現—組態步驟。亦 即，24些組態步驟間存在一處理步驟之固定時槽。資料處 理配置可配置成確定每—資料處理器p均可於該固定時槽 内實現其資料處理。 爲了可靠度之緣故，較佳者，如以上所述之固定時槽應 包括一明確邊界。此確保於實現一新的組態步驟前，最後 之資料處理器已完成其處理。可能發生對於某些處理步撒 而έ ’此邊界結果爲相對較大。亦即，可能發生：於實現 组態步驟之前，每一資料處理器均已完全完成其處理。該 情況下，實際.上’於某一數目之時脈週期期間，資料處理 配置將間置。如同慣例，將浪費該等時脈週期。因此，前 文所述方法具有處理速度方面的缺點。 圖2説明以下特性，其可選擇性加至參照圖1所討論之特 性。於處理步驟PS中’當一資料處理器ρ已經處理其資料 區塊後（Β == PROC)，該資料處理器ρ提供一處理結束指示 Ρ ΕI。其係用以監控處理—資料區塊的每一資料處理器ρ 是否提供一處理結束指示ρ Ε〗（對於所有P : PEI ?)。如果 爲是（對於所有p : PEI)，則實現—新的組態步驟c S。 圓2中所説明之特性提供以下優點。每一資料處理器ρ均 完成其資料處理後，很快可實現一組態步驟。例如，可於 本紙張尺度適用國家標準（CNS)A4規格⑵G x 297公爱） (請先閱讀背面之注意事項再填寫本頁) 訂---------線— 經濟部智慧財產局員工消費合作社印製 45 919 8 A7 五、發明說明（6 每—資料處理器均提供—虚 α , 處里結束指示Ρ Ε I之時刻後的第 一時脈週期實現組態步驟。 ^ ., …'耑添增如圖2其描述前所述 <万法的一逢界。因此，圖 ^ 固2<特性允許時脈週期之較大 百为率有故用於資料處理。社 ΒΑ .λ 結果，圖2中所説明之特性有 助於一滿意的處理速度。 、爲了方便實仃圖丨中所説明之特性，同時必須考慮下列 H_L ’資料處心置將包含可控制電路的一配 ”中該— 可控制電路包括資料處理器。通常，—可控制 :路將匕肖#制暫存器，其内容定義該可控制電路之作 '於M態步驟中，有可能將組態資料連續寫入各種控 制暫存器，以獲得後續處理步锻所希望之組態。然而，如 果其中有相對較多之可控制電路’而潜在上必須寫入許多 控制暫存器，則此可能相對較耗費時間。於該情況下，組 J步驟將相對較長。結果，資料處理配置有效處理資料期 間（時間百分率將相對較低，因爲於一組態步驟期間，資 料處理配置並未處理資料。因此，資料處理配置將具有一 相對較低之處理速度。 圖3説明下列特性，其可選擇性加至參照圖丨所討論之特 性。於一處理步驟P S中，將组態資料c D窝入有關一可控 制電路C C的一前暫存器FREG。於一组態步驟c s中，將 組態資料C D從前暫存器FREG傳輸至一影子暫存器 SREG，其中影子暫存器srEG之内容定義可控制電路cc 的作業。 圖3中所説明之特性提供下列優點。一前暫存器freg中 -9- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 x 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂-------！線- 經濟部智慧財產局員工消費合作社印製 45 919 8 A7 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 B7 五、發明說明（7 ) 之组態資料c D並未立即影響有關前暫存器freg之可控制 電路C C的作業。因此，於一處理步驟以⑴期間，事先可 將下一處理步驟PS[i+l]之組態資料CD送至各種可控制電 路的削暫存器FREG。此種送出组態資料c 〇可透過一匯流 排系統而連續完成，其有助於電路複雜度方面。該資料處 理配置可藉由將前暫存器FREG中所包含之組態資料c D傳 輸至影子暫存器SREG，加以配置，供下一處理步驟pS[i+1] 用。這些傳輸可於一時脈週期内平行完成。因此，圖3中 所説明之特1生允許相對較快實現一組態步驟，使一相對較 南百分率之時間可有效用於資料處理。結果，圖3中所説 明之特性有助於一滿意的處理速度。 圖4説明一資料處理配置的一例子，其中該資料處理配 置包括圖1，2和3中所説明之特性。資料處理配置透過— 雙向匯流排HGHWY而接收所處理之資料，並透過相同的 匯流排而輸出所處理的資料。該資料處理配置包括一主控 制處理器MCP和一功能單元之配件：—匯流排介面辽， 記憶體區塊MB，一寫入又線XB/W，—讀取叉線xb/r， 和資料處理器p。該窝入又線XB/W和讀取又線xb/r定義 一邊爲匿流排介面和資料處理器p以及另一邊爲記憶體區 塊Μ B之間的連接。 圖5説明圖4中所説明之資料處理其—作業方法的一例 子。圖5中，每一欄代表一處理步驟ps，而每一列表示所 處理資料的-區塊B。於一處理步驟ps⑴中，匯流排介面 IF從雙向匯流排HGHWY提取所處理資料的一區塊B⑴， -10 L-.__________ 本紙張尺度適用t國國家標準（CNS)A4規格（210 X 297公髮） --— ^ * I I I I I I ί ^ « — IIIII — ί I f靖先閲讀背面之注意事項再填寫本頁) I» n — - -n n - 45 919 8 A7 B7 經濟部智慧財產局8工消費合作社印製 五、發明說明（8 ) 並將此資料寫入記憶體區塊Μ B之一，例如爲記憶體區塊 MB 1 (PS [i]/B [j ] · HGHWY— IF — MB 1)。於處理步驟 ps[i+l] 中’資料區塊係藉由例如資料處理器P 1的資料處理器p之 一而讀取’並由此資料處理器加以處理。因此，獲得一次 處理資料的一區塊’並寫入記憶體區塊Μ B之一，例如爲 記憶體區塊 MB2(PS[i+l]/B[j] : ΜΒ1 — PI —ΜΒ2)。於處理 步驟PS[i+2]中，接著’ 一次處理資料係藉由例如資料處理 器P2的另一資料處理器p而讀取，並由此資料處理器加以 處理。因此’獲得二次處理資料的—區塊，並寫入記憶體 -區塊之一，例如爲記憶體區塊1^33(?3[丨+2]/；6[|]:皿82-^2 —MB3)。此處理可相同之方式繼續，直到將資料區塊Β[』] 處理N次爲止’ N爲一整數。然後，匯流排介面ip將該經 N次處理之資料區塊放置於雙向匯流排HGHWY上。 於處理步驟PS[i+1 ]中，匯流排介面I F從雙向匯流排 HGHWY提取一新的資料區塊B[j + 1]，並寫入記憶體區塊 MB之一，例如爲記憶體區塊MBl(PS[i+l]/B[j+l]: HGHWY—IF — MBl)。於處理步驟PS[i + 2]中，該資料區塊 係藉由例如資料處理器P 1之資料處理器p而讀取，並由此 一 資料處理器加以處理。因此，獲得一次處理資料的一區 塊’並窝入記憶體區塊Μ B之一，例如爲記憶體區塊 MBl(PS[i + 2]/B[j + 2] : ΜΒ1—PI —ΜΒ2)。因此，應用於資 料區塊B[j]之相同資料處理鍊同時可應用於資料區塊 B[j + 1]。然而，圖1中所説明之資料處理配置亦允許將— 不同的資料處理鍊應用於資料區塊B[j + 1]。 -11 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱^ ~ (請先閲讀背面之注意事項再填寫本頁) 一一OJ* n I / PI l^i aa— ϋ J n , 4 5 919 8 A7 B7 五、發明說明（9 ) 經濟部智慧財產局員工消費合作社印製 主控制處理器MCP決定將何資料處理鍊應用於提取自 雙向醒流排HGHWY之資料的某—區塊。主控制處理器 MCP同時決定於一處理步^ps期間，—處理器應處理之 資料量。於結束時，主控制處理器M C p將組態資料C D應 用於各種功能單几。例如，主控制處理器m c p應用於讀 取又線XB/R之组態資料CD定義一邊為記憶體區塊MB輪 出以及另一邊為處理器p和匯流排介面之間的連接。 王控制處理器MCP應用於一處理器p之組態資料cds 義處理器實現之資料處理的類型^例如，假設處理器 P係一卷積濾波器。於該情況下，组態資料c d定義該濾 波器之特徵，亦即，其定義該濾波器核心之大小以及濾波 器係數。组態資料C D同時定義於一處理步驟p s期間，處 理器P所須處理之資料元件的數目，該資料元件例如為像 素。以下將更詳細加以解釋。 圖6說明一控制暫存器，其中主控制處理器Mcp可將 慼資料C D寫入該控制暫存器中。每一功能單元具有一 更多這類控制暫存器。該控制暫存器係透過一内部控制 料匯流排ICB和一内部位址匯流排IAB，而耦合至主控制 處理器M C P。該控制暫存器包括一位址解碼器adec ’ 一 岫暫存器FREG以及一影子暫存器SREG。該控制暫存器 選擇性包括一選擇器SEL，其顯示於虚線中。前暫存 FREG具有一輸入I，耦合至内部控制資料匯流排z c b， 及一輸出〇，耦合至影子暫存器311£(}的—輸入。影子暫 存器SREG的一輸出〇係耦合至該控制暫存器所屬之功能 组 或 資 可 以 (請先閱讀背面之注意事項再填寫本頁> -I ^ I I I I^DJ» n 1 I I I I I VI ! E I — I I I _ -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公楚） 45 91 9 8 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（ 單元中的一或更多可控制元件。因此，影子暫存器 之内各決疋該功能單元的作業。 主控制處理器MCP以下列方式將組態資料CD寫入一控 制暫存器。主控制處理器M C P將控制暫存器之組態資料 C D放置於内部控制資料匯流排I 〇 Β。其同時將位址資料 A D放置於内部位址匯流排丨Α Β。控制暫存器之位址解碼 器ADEC以位址資料AD爲基礎，決定是否將組態資料CD 提供予該控制暫存器。如果爲是，則位址解碼器ADEC將 一賦能信號~EN應用於前暫存器。前暫存器FREG載 入目前内部控制資料匯流排！ c B上之组態資料c D而響 應。進一步藉由一載入組態命令L C，將組態資料C D傳輸 至影子暫存器SREG。如果將載入組態命令LC應用於予暫 存器SREG ’則此暫存器接收先前前暫存器freg中所儲存 之組態資料C D。 應注意’虚線中所示之選擇器SEL允許將影子暫存器 SREG的内容傳輸回至前暫存器freg。亦即，如果將一調 換命令SWP應用於選擇器SEL，則前暫存器fREg接收影 子暫存器SREG的内容’反之亦然。於每一輪替時，此特 性允許功能單元以一交替方式實現兩種不同類型之作業， 而無需要求透過内部控制資料匯流排i c B傳輸組態資料 CD。 圖7説明圖4中所説明之資料處理配置其作業的—方法。 有兩種步驟交替實現：一组態步驟(：^和一處理步碟ps ^ 提取自雙向匿流排HGHWY之資料僅於一處理步驟ps期間 13- (請先閱讀背面之注意事項再填寫本頁) r n n i n^-eJ* «ϋ n I a— f n I— 1 n I I n n t— n n _ 4 5 9彳 9 8 Α7 Β7 五、發明說明（11 ) 處理，但不在一組態步驟c S期間處理。屬於各種功能單 元之f/子暫存器SREG其内容僅可於一組態步驟c s期間修 正，但不在一處理步驟PS期間處理。 於一組態頻道CS中’主控制處理器MCp提供功能單元 其控制暫存器CREG —載入組態命令l c。如參照圖6所解 釋，將前暫存器FREG中所包含之組態資料(：1)傳輸至影 子暫存器SREG(CD : FREG—SREG)。結果，每一功能單元 將根據先前之组態資科C D而配置，其中該組態資料係由 主控制處理器傳輸至功能單元的控制暫存器。 於一處理步驟PS中’功能單元處理先前提取自雙向匯流 排HGHWY之資料。通常，透過讀取又線XB/R而將一記憶 體區塊MB中包含資料的一區塊b傳輸至資料處理器p。資 料處理器P處理該資料，並將處理過之資料透過寫入又線 XB/W，而傳輸至一記憶體區塊μ B的某一部分（B : MB — XB/R-^p->XB/W—MB)。其間，主控制處理器MCP可將组 態資料CD寫入一或更多功能單元之前暫存器FreG(CD : MCP —FREG)。亦即，於一處理步膝p s期間，如同慣例， 主控制處理器MCP可準備一新的組態，供下一處理步驟 PS用。 圖8説明一處理步驟PS[i-i ]如何接續—組態步驟cs[i]和 一新的處理步驟PS[i]。於圖8中，四個二元信號代表：一 起始信號S T S，一組態完成信號C D S，一載入組態信號 L C S，和一作業結束信號E 0 S。起始信號s T S源自主控制 處理器MCP，且應用於資料處理器P(MCP —P : SXS)。組 -14 - 本紙張尺度適用中國國家標準（CNS)A4规格（210 κ 297公釐） (諳先閲讀背面之泫意事項再填寫本頁) --------J訂---------線— 經濟部智慧財產局員工消費合作社印製 -ti 1· H < 45 919 8 A7 B7 五、發明說明（12 ) (請先閱讀背面之注意事項再填寫本頁) 態完成信號C D S源自一功能單元，例如一處理器p。具有 一控制暫存器的每一功能單元產生一組態完成入C D S，而 且此信號應用於主控制處理器MCP(P，XB，MB，IF — MCP : CDS.)。載入信號LCS源自主控制處理器MCP，且 應用於各種功能單元（MCP->P，χΒ，MP，IF : LCS)。作業 結束信號EOS源自一資料處理器p。每一資料處理器P產 生一作業結束信號E 0 S，而且此信號應用於主控制處理器 MCP(P —MCP : EQ.S)。圖8同時展示一時脈信號CLK，其 具有上升違1緣1-8。於每一上升邊緣，資料處理配置中一 時脈控制元件可能改變其狀態。 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 假設圖8中所説明的信號於主控制處理器μ c P以及資料 處理器Ρ 1之間交換。於時脈信號C L Κ之上升邊緣1，資 料處理器Ρ1元成其工作。爲了將此信號傳送至主控制處 理器MCP，資料處理器Ρ1引發其作業結束信號E〇s從‘〇, 改變成‘ 1 ’。一資料處理器P可例如藉由一計數器，而知道 已完成其工作’該計數器係於一组態步驟中載入，並依— 處理步驟中每一處理之資料元件而倒數—單位。當計數器 到達零時’資料處理器P已處理完所要求之資料元件數， 最後，其停止處理，並引發其作業結束信號E〇S從‘〇,改 變成‘1’。 假設於時脈信號CLK之上升邊緣3 ’所有作業結束信號 EO S均爲‘ 1，。如同慣例，主控制處理器Mc p由此推論所 有資料處理器P均已疋成其工作。於時脈信號（：[&之上升 邊緣4，主控制處理器MCP引發載入組態信號Lcs從‘〇, -15- A7
45 919 8 五、發明說明（13 ) 改變成’用以響應。爲了響應載入組態信號LCS變成 ‘1’ ’將前暫存器FREG中之趾態資科⑶傳輸至影子暫存 器SREG。此於前文中已參照圖5和6加以解釋。 於上升邊緣5，資料處理器ρι引發其组態完成信號⑽ 從改變成Μ，。資料處理器ρι藉以對主控制處理器 MCP確認：組態資料⑶已傳輸，因而已實現其新工作。 假設於上升邊緣5，所有組態完成信號〇〇3均從‘〇,改變 成 ‘ 1，。 於上升iT緣5，主控制處理器Mcp引發載入組態信號-LCS從‘1，改變回‘〇,。爲了響應載入组態信號乙€3變成 (0，，於上升邊緣6，每一資料處理器p引發其作業結束信 號EOS從‘1，改變成‘〇〜亦即，於時脈信號的下— 上升邊緣，載入组態信號L C S的一重置觸發作業結束信號 EOS的一重置。 假設於上升邊緣6，所有組態完成信號c D S均爲4 1，。如 同慣例，主控制處理器MCP由此推論：所有功能單元準 備就緒，以實現一新的處理步驟"因此，於上升邊緣6， 主控制處理器M C P引發起始信號S T S從4 〇，改變成‘丨，。 . 換言之，於上升邊緣6，主控制處理器MCP提供一新的處 理步驟之起始信號。爲了響應起始信號STS變成M，，功 能單元將依照組態資料C D開始實現所指派之工作。 於上升邊緣7，主控制處理器M C P引發起始信號8 T S從 ‘1’改變成‘0，。爲了響應起始信號變成‘0，，於上升邊緣 8，每一功能單元引發其組態完成信號CDS從‘1，改變成 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公2 > t請先閲續背面之汪意事項再填寫本頁) 訂---------線· 經濟部智慧財產局貝工消費合作社印製 45 919 8 Λ7 Α7 ____ Β7 經濟部智慧財產局貝工消費合作社印製 五、發明說明（Μ ) ‘0’。亦即，於時脈信號CLK的下一上升邊緣，起始信號 STS的一重置觸發组態完成信號CDS的一重置。 圖9説明圖4中所説明之資料處理配置的一記憶體區塊 Μ B。記憶體區塊Μ B包括一記憶體控制器MCTRL以及一 多重記憶體配置ΜΜΑ，該多重記憶體配置包含五個靜態 隨機存取記憶體SRAM1-SRAM5。多重記憶體配置ΜΜΑ具 有一輸入埠’用以透過寫入叉線XB/W，而捧收來自一資 料處理器P[i]之輸出資料Do。多重記憶體配置同時具有一 輸出埠，f以透過讀取又線XB/R將輸入資料Di應用於一 資料處理器P[j]。 記憶體區塊MB基本上作業如下。記憶體控制器MCTRL 指示多重記憶體配置MM A將輸出資料Do寫入何SRAM以 及何位址。其藉由一寫入頁選擇信號PG/W和一寫入位址 AD/W加以完成。記憶體控制器MCRTL同時指示多重記憶 體配置M JVi A從何SRAM，於何位址，讀取何輸入資料 Di。其藉由一讀取頁選擇信號PG/R和一讀取位址AD/R加 以完成。一靜態SRMA記憶體可於一給定之時刻寫入或者 讀取。因此，於一靜態SRAM中無法同時間實現寫入以及 讀取。記憶體控制器MCTRL確保所選定用以寫入之sram; 以及所選定用以讀取之SRAM不相同。 於一組態步驟期間，主控制處理器M C P將组態資料C D 應用於記憶體控制器MCTRL。記憶體控制器MCTRL之組 態資料CD可視爲一組起始化命令，允許其於之後的處理 步驟期間’自行產生信號PG/W，AD/W，PG/R和AD/R。因 -17- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公t ) 45 919 8 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（15 ) 此，記憶體控制器MCTRL之組態資料C D指示讀取應用開 始於何處，何SRAM與何位址，以及讀取應如何繼續。組 態資料C D同時指示應於何處，何SRAM與何位址開始寫 入，以及應如何繼續寫入。 於一處理步驟期間，資料處理器P[i]將下一寫入命令 NXT/W應用於記憶體控制器MCTRL。一下一窝入命令 NXT/W指示資料處理器P[i]準備就緒將一資料元件寫入多 重記憶體配置MMA。資料處理器P[j]將下一讀取命令應用 於記憶體控"制器MCTRL。一下一寫入命令NXT/W指示資 料處理器P[j ]準備就緒讀取來自重多記憶體配置Μ Μ A的一 資料元件。記憶體控制器MCTRL分別增加寫入位址AD/W 以及讀取位址AD/R，以響應下一寫入命令NTX/W和下一 讀取命令NXT/R。最後，記憶體控制器MCTRL可包括兩 種可載入之計數器，一用於寫入位址AD/W，而一用於讀 取位址AD/R，該計數器分別接收下一寫入命令NXT/W和 下一讀取命令NXT/R，作爲增量指令。 圖1 0説明一記憶體讀取控制字MRCW，其可形成圖9中 所説明之記憶體區塊Μ B的部分之組態資料C D。假設記憶 體控制器MCTRL包括一讀取位址計數器。記憶體讀取控 制字MRCW包含8位元：b[7]-b[0]。現在將解釋這些位元 之功能。 位元b[7]係一讀取保留頁旗標KPF。當旗標設定成‘ 0 ’ 時，若讀取位址計數器溢位，則讀取頁選擇PG/R自行增 加。當讀取位址計數器溢位，而讀取頁選擇PG/R具有其最 -18- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 45 919 8 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（16 ) 大値時，則讀取頁選擇PG/r設定成其最小値。此可視爲環 繞。當讀取保留頁旗標KPF設定成‘1’時，於一處理步驟 期間，讀取頁選擇PG/R並未改變。 位元b[6]無特定功能。 位元b[5]-b[3]構成一3位元之頁讀取値prv。頁讀取値 PRV指示讀取頁選擇pG/Il之起始値，因而指示應從何 SRAM資料開始資料之讀取。 位元b[2]和b[丨]繼續一讀取模式値RMV ^讀取模式値 RMV決定應用何讀取模式。讀取模式有四種。於一第一 讀取模式中，將讀取位址計數器之内容重置，以響應一載 入組態命令LC。於一第二讀取模式中，讀取開始於主控 制處理器M C P在記憶體控制器MCTRL中所應用的一位 址。於一第三讀取模式中，讀取開始於讀取位址計數器中 目前所包含的一位址。讀取頁選擇PG/R維持其目前値。即 忽略頁讀取値P R V。於一第四讀取模式中，讀取開始於讀 取位址計數器中目前所包含的一位址，但讀取頁選擇係根 據頁讀取値PRV而設定。 位元b[〇]係一讀取賦能旗標ΕΝ F ^當旗標設定成‘ 〇， 時’則允許讀取。當讀取賦能旗標E N F旗標設定成‘ i > 時’即使記憶體控制器MCTRL接收一下一讀取命令 NXT/R，8位元計數器仍未増加。再者，記憶體讀取控制 字MRCW之其他位元，即位元b[7]-b[l]將忽略。 無疑地，圖9中所説明之記憶體區塊Μ B其組態資料c 〇 可包括一記憶體寫入控制字，類似於圖1 〇中所説明之記憶 -19- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） f請先閱讀背面之注意事項再填寫本頁) --------------線丨 言· 45 919 8 Α7 Β7 五、發明說明（17 ) 體讀取控制字MRCW。 總之，圖4中所説明之處理配置作業， F果加下。於一組態步 骤中，主控制處理器MCP配置每一資料處理器p，以實現 某一類型之處理。例如，於一视訊處理應用中，一資料處 理器P可爲一水平濾波器或者一垂直濾波器，其像是濾波 器分接頭數目和濾波器係數等特徵係以組態資料cd加以 定義。再者，主控制處理器MCP將每一資料處理器p配置 成用以處理一給定數目之資料元件，例如_给定數目的像 素。因此，一主控制處理器MCP將資料處理器p配置成用以 提供必要數目之下一讀取和下—寫入命令NXT/R， NXT/W。 主控制處理器M C P同時配置寫入又線XB/W和讀取叉線 XB/R。因此對於每一資料處理器p，定義：資料處理器p 從何圮憶體區塊Μ B讀取輸入資料d i，以及資料處理器p 將輸出資料D 〇寫入何記憶體區塊μ B。主控制處理器 M C Ρ同時配置每一 s己憶體區塊μ Β。因此，對於從記憶體 區塊MB讀取輸入資料Di的一資料處理器ρ，主控制處理 器M C P定義SRAM以及開始讀取的位址。亦即，如同慣 例，主控制處理器MCP定義：將輸出資料D〇窝入記憶體 區塊MB之資料處理器P所處理爲記憶體區塊MB中所包含 資料的何部分，主控制處理SMC ρ同時定義SRam以及開 始寫入的位址。亦即’如同慣例，主控制處理器M C P定 義將所處理之資料寫入記憶體區塊MB的何部分。 如前文所述，一旦主控制處理器M C P配置功能元件，則 -20- 本紙張尺度適用中國困家標準（CNS>A4規格（210 x 297公爱） (請先閲讀背面之注意事項再琅寫本頁) 訂---------線· 經濟部智慧財產局負工消f合作社印製 45 919 8 A7 —--- B7 五、發明說明（18 ) 提供—開始命令，用以標示一處理步驟之開始。於處理步 驟:，功能元件自行作業。並將其組態維持於組態步驟中 所疋義。如同慣例，主控制處理器M C P等候直到每一資料 處理器Ρ處理冗党指示必須處理之資料量為止。當每一資 料處理崧Ρ均完成其工作，而標示處理步驟結束時，主控 制處理器M C Ρ可實現一新的组態步驟a 因此，主控制處理器MCP可視為一管弦樂團指揮，指派 各種功能單元工作，令功能單元實現其工作，且等候直到 最後一功能厚元完成其工作，才指派任何新的工作。如同 If例，主控制處理器MCP追縱提取自雙向匯流排HGHWY 的一 I料區塊。亦即，於每一組態步驟，主控制處理器 MCP知道資料區塊經過何種處理，目前為止將處理之資料 區塊儲存於何處，以及透過雙向匯流排而將資料區塊輸出 前’尚需實現何種處理。 圖示以及前文之描述僅為說明，而非限制。顯然地，申 請專利範圍内有數種替代方案。 參考圖1 ’當處理到資料區塊時，資料處理器會停止。 然而’此並不表示其將一直完全閒置，直到一新的處理步 驟開始為止。例如，當資料處理器等候其他資料處理器處 理完其資料區塊時，可能處理記憶體配置中所包含之内部 資料，或不屬於該處理資料的任何其他資料。 有各種方式可用以根據本發明而配置一資料處理配置。 於一組態步騾中’可能將資料處理配置配置成於隨後之處 理步騾中，全部資料處理器均處理一資料區塊。然而，亦 可能將資料處理配置配置成某些資料處理器處理資料的一 -21 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注音？事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
-ί I--1--*111111!1 I I - ίι - II - — rf - — I) — — — ! — — — _ I A7 B7 經濟部智慧財產局員工消費合作社印製 中 五、發明說明（19 區塊，而其他資料處理器則否。因此，於一组態步驟中， 可把定義隨後之處理步驟中有效的—群组資料處理器。從 —處理步驟至另—處理步驟，該群組中有效之資料處理器 其組成可能有變化 例如，假設一資料處理配置包含三種 資料處理器：A，。有可能於一處理步驟令，全部 三個資料處理器均有效，而於一後續之處理步驟中，僅資 料處理器A和B有效，而更後續之處理步驟中爲資料處理 器B和C有效。 有數種方—式可用以實行記憶體配置。圖4僅說明一種可 能的實行，其中記憶體配置係由複數個記憶體區塊所形 成。此無疑排除例如像是記憶體配置係由一單—實體記憶 體電路所形成之實行等其他可能的實行。 、有數種方式可安排—資料處理器配置根據圖丨中所説明 之基本原理而作業。例如，參照圖4中所説明之實行，可 將例如像是一磁碟的一電腦可用媒體上所儲存的一組指令 載入主控制處理器MCP的一程式記憶體。該组指令二 主控制處理器M C P實現參照圖5 - 1 〇所述之作業。 有數種方式可於各種單元上將功能或者功能元 散。以此考量，圖示爲圖解式’每-圖示僅表示本發明二 -可能（具體實施例。因此，雖然，—圖示以不同區塊展 示不同功能元件’但此無疑排除某些功能元件， 功能元件可當作一單一實體單元加以實行。 -申請專利範圍項目中之任何參考符號 請專利範圍項目的限制。 馬通 22, t紙張尺度適用中國國家標準（CNS)A4規格（21D X 297公f (請先閲讀背面之注意事項再填寫本頁) *!-11-----訂---------線 I .