JP2002525839A - 熱伝導層を有する薄膜層型半導体構造体 - Google Patents

熱伝導層を有する薄膜層型半導体構造体

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JP2002525839A JP2000559589A JP2000559589A JP2002525839A JP 2002525839 A JP2002525839 A JP 2002525839A JP 2000559589 A JP2000559589 A JP 2000559589A JP 2000559589 A JP2000559589 A JP 2000559589A JP 2002525839 A JP2002525839 A JP 2002525839A
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semiconductor structure
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ジャン−ピエール・ジョリー
ミシェル・ブリュル
クロード・ジョソ
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コミツサリア タ レネルジー アトミーク
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Abstract

(57)【要約】 本発明は、中間層３によって支持基板１から分離された半導体表面層２を備え、前記中間層３が、前記支持基板から前記半導体表面層を電気的に絶縁する多層構造を有する薄膜層型半導体構造体を提供する。前記中間層は、前記半導体表面層との間に良好な電気的界面特性を有し、かつ前記半導体表面層２から形成される１つまたは複数の電子デバイスの正常な動作を実現するために十分な熱伝導性を有する少なくとも一つの第１層を備えている。前記中間層は、前記第１層と前記支持基板との間に配置された低誘電率の第２絶縁層をさらに備えていることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜層半導体構造体と、その製造方法に関するものである。
【０００２】
【従来の技術】
薄膜層型半導体構造体とは、電子デバイスを形成して行く高純度半導体層（こ
の層はアクティブ層と呼ばれる）を表面に有し、基板が機械的支持機能を果たす
構造体である。この基板は、一般的に表面層から絶縁されている。基板は、固体
絶縁材料（ＳＯＳの場合には誘電体）、または導体、あるいは半導体から構成さ
れる。最後の形態の場合、基板を表面層の材料と同じ材料で構成してもよく（Ｓ
ＯＩの場合）、一般的にはこれを絶縁材によって表面層から絶縁する。ＳＯＩの
場合、機械的支持部である基板は、通常、シリコン基板で構成され、表面にシリ
カ層が形成される。しかし、溶融シリカ（水晶上に形成されたシリコン）の固体
基板で構成してもよい。その他の薄膜層半導体構造体として、シリコン＋AsGa（
ガリウム砒素）、シリコン＋SiC（炭化シリコン）、サファイア＋GaN（チッ化ガ
リウム）などが知られている。これらの構造体は、“Wafer Bonding（ウェーハ
接合）”として知られる手法、またはヘテロエピタキシ（heteroepitaxy）法に
よって製造される。
【０００３】 ＳＯＩ構造体のような薄膜層型半導体構造体は、電子デバイスを形成するため
に、より多く用いられるようになって来ている。ＳＯＩ構造体は、特に、VLSI論
理回路及びVLSIアナログ回路の製造、または電源素子の製造に用いられる。ＳＯ
Ｉ構造体（またはその基板）は、固体シリコン基板に対していくつかの利点を有
している。これら利点の１つは、シリコン層の直下に配置された絶縁材によって
、シリコン層内に作り込まれたデバイスの迷容量を減少させることができる点で
ある。そのような効果は、絶縁材が厚いほど顕著である。
【０００４】 現在普及しているＳＯＩ基板の製造方法は、ＳＩＭＯＸ（Separation by IMpl
anted OXygen，注入酸素による分離）法である。この手法における絶縁材は、シ
リコン基板に酸素を均一注入して形成された酸化シリコン（SiO2）層である。こ
れに対抗する手法として、英語圏では“Wafer Bonding”として知られる（以後
、分子接合法と称する）手法がある。例として、ＢＳＯＩ法（1989年刊行，Jap.
J. Appl. Phys., vol.28, L 725ページに掲載のJ. HAISMA等による論文参照）
、あるいは、ＵＮＩＢＯＮＤ法（1995年刊行，Electron. Lett., vol.31, 1201
ページに掲載のM. BRUEL等による論文参照）を挙げることができる。
【０００５】 ＳＩＭＯＸ法は、なおも広く用いられている。この手法は、極めて高い密度で
の酸素の注入に基づいており、わずか100〜400nmの厚さでシリコン層を作り込む
ことが可能である。この手法における主たる欠点は、高密度のイオン注入にかか
るコストが高いこと、及び、非標準的なマイクロ電子デバイスが必要であること
である。分子接合タイプの手法は、このような欠点を有しておらず、付加的に、
原則として、層の厚さと、絶縁材を構成している材料の特性とを調節できる特徴
を有している。ＵＮＩＢＯＮＤ法はさらに、コストが安く、シリコン層の均質性
に優れているという特徴を有している。
【０００６】
【発明が解決しようとする課題】
現在製造されているＳＯＩ基板の全ては、埋込み絶縁層のための基材として非
晶質シリカ（SiO2）を用いている。この材料は絶縁性が良く、製造が容易であり
、固定電荷と界面準位とをほとんどもたないのでシリコンとの間に極めて良好な
界面を提供する。さらに、この材料は誘電定数が小さい。このことは、迷容量の
減少につながるので、素子の高速化に好適な要因となる。
【０００７】 しかし、シリカは、熱伝導率が非常に低いという大きな欠点を有している。そ
の熱伝導率は、0.02Wm-1K-1程度である。このことは、短命さと局所温度上昇と
につながり、これらによって素子の適切な動作が阻害される。このような温度上
昇を軽減する１つの方法は、埋込みシリカ層の厚さを減少させることである。し
かし、厚さを減少させると、一方で、迷容量が増大し（それにより素子の動作速
度が低下する）、他方で、電気的な強度が低下する。さらに、絶縁層の厚さを減
少させることは、分子接合タイプの製造方法では難しい。なぜなら、この手法で
は、層の厚さが300nmを越えるような良好な結合性が容易に得られるからである
。
【０００８】 シリカに替えて、熱伝導率がより高い別の絶縁材料を用いることが考えられる
。そのような対処に参考となる文献として、欧州特許第0 707 338号公開公報、
欧州特許第0 570 321号公開公報、欧州特許第0 317 445号公開公報、国際特許出
願91/11822号公開公報がある。提案されている材料（例えばダイヤモンド）は、
電気的観点から、シリコンとの良好な界面を有していない。そのため、シリコン
との界面を形成するためにシリカの薄膜層が追加される。これらの解決策は、温
度の観点から言えば確かに効果的であるが、分子接合手法と組合せることは容易
ではない。想像できるように、高い熱伝導性を有する材料の接合は極めて困難で
ある。
【０００９】 シリコン上に炭化シリコンを配置し中間絶縁層を有する構造体、あるいは、シ
リコン上にガリウム砒素を配置し中間絶縁層を有する構造体もある。これらの構
造体は、超高周波の電源素子を製造するためにしばしば用いられる。このような
場合、素子内における熱の放散が相当にあるので、シリコン及び／または使用さ
れる誘電体の熱伝導性は、接合部を適温に保持するためには不十分である。
【００１０】
【課題を解決するための手段】
上記問題を解決するために、本発明は、電子素子を形成する半導体表面層と支
持基板との間に複数の層を有し、こうして、熱伝導機能と電気的絶縁機能とを分
離した薄膜層半導体構造体を提供する。このように機能を分離し、これら２つの
機能に対して適切な材料を選択することよって半導体構造体の最適化を図ること
ができる。これらの材料が良好な接合特性（機械的強度）をも有していなければ
ならないことを理解されたい。加えて、半導体層に接触する材料は、良好な電気
的界面特性も有していなければならない。すなわち、半導体表面に接触する層は
、良好な電気絶縁性と良好な電気的界面特性とを有する絶縁層で形成することが
できる。電子素子によって生じる温度上昇の問題を解消するために、熱伝導性の
良い材料からなる層が用いられる。熱伝導性の良い材料が支持基板との接合に適
していない場合には、接合性のよい他の層を用いてもよい。この層の熱伝導性は
低くてもよい。この層が絶縁層である場合、この層は、半導体表面層の下方にお
ける十分な厚さの低誘電率絶縁層を形成する役目も果たす。このようにして、電
子素子の迷容量を低く抑え、分子接合手法を用いる場合の接合を容易にすること
ができる。
【００１１】 本発明の目的は、中間層によって支持基板から分離された半導体表面層を備え
、前記中間層が、前記支持基板から前記半導体表面層を電気的に絶縁する多層構
造を有し、前記半導体表面層との間に良好な電気的界面特性を有し、かつ前記半
導体表面層から形成される１つまたは複数の電子デバイスの正常な動作を実現す
るために十分な熱伝導性を有する少なくとも一つの第１層を備えている薄膜層型
半導体構造体において、前記中間層が、前記第１層と前記支持基板との間に配置
された低誘電率の第２絶縁層をさらに備えていることを特徴とする半導体構造体
を提供することである。
【００１２】 好ましくは、前記第１層の厚さは、前記電子デバイスの放熱部分の寸法諸元の
関数として決定される。例えば、第１層の厚さは、好ましくは、放熱部の最大部
分の寸法諸元と同程度またはそれ以上とされる。第３層が用いられる場合には、
第１層の機能を最適化するために、第３層はできる限り薄く形成される。
【００１３】 前記第２層は、前記中間層と前記支持基板との間に十分な接合状態を実現可能
でなければならない。良好な接合状態とは、微小欠陥（局所的接合欠陥）が最小
限に抑えられた機械的接合状態を意味する。
【００１４】 前記中間層は、前記第１層と前記半導体表面層との間に配置された第３絶縁層
を備えていてもよく、該第３層は、前記中間層の上に電気的界面特性を形成する
。該半導体構造体がＳＯＩ構造体である場合、前記第３層は、例えば加熱酸化に
よって得られる酸化シリコンの層で形成される。
【００１５】 該半導体構造体がＳＯＩ構造体である場合、前記第２層は酸化シリコン層であ
ってもよい。
【００１６】 前記第１層は絶縁層でなくてもよい。その厚さは、半導体層の熱発生領域に応
じて調節される。この層は、多層構造であってもよい。
【００１７】 良好な熱伝導性を有する層が、電子素子内で発生する熱を放散させる機能を効
果的に発揮するためには、その層の厚さが十分でなければならない。逆に言えば
、この層と半導体層との間に配置された比較的熱伝導性が低い中間層の厚さを最
小限にしなければならない。実際上、良好な熱放散作用を得るために必要なこれ
らの層の厚さは、素子のサイズと動作（熱放散部のサイズ）、及び各材料（半導
体層、熱放散層、副次層、基板）の熱伝導性に依存する。前記第１層は、多晶質
シリコン、ダイヤモンド、アルミナ、チッ化シリコン、チッ化アルミニウム、チ
ッ化ホウ素、またはシリコンカーバイドから選択された材料により形成すること
ができる。
【００１８】 前記第１層は、前記半導体表面層と接触状態にあり、前記電気的界面特性を与
えることが可能である。該半導体構造体がＳＯＩ構造体である場合、前記第１層
は、立方晶系シリコンカーバイド層であってもよい。
【００１９】 前記半導体表面層と前記支持基板との間に存在する迷容量を抑制して、半導体
表面層から形成される１つまたは複数の電子デバイスの正常な動作を実現するた
めに、前記中間層の第２層は、十分な厚さを有する低誘電率の絶縁材料から形成
することが望ましい。
【００２０】 本発明のさらなる目的は、上記のような半導体構造体の製造方法を提供するこ
とである。この製造方法は、 ・前記半導体表面層を構成する第１基板の一側面上に、及び／または該構造体の
前記支持基板を構成する第２基板の一側面上に、前記中間層を構成する複数の層
を形成する段階と、 ・前記第１基板の一側面と前記第２基板の一側面とを互いに対面させて、前記第
２基板上に前記第１基板を接合する段階と、 ・前記半導体表面層を形成する段階と、を含むことを特徴とする。
【００２１】 前記半導体表面層を形成する段階は、前記第１基板の厚さを減少させることに
より行ってもよい。
【００２２】 前記第２基板上に前記第１基板を接合する段階は、分子接合法により行っても
よい。この場合、前記中間層を構成する複数の層を形成する段階は、分子接合を
可能にする少なくとも１つの接合層を付着させる工程を含む。前記接合層は、好
ましくは、酸化シリコン層である。
【００２３】 前記第１層は、ＬＰＣＶＤ法による多晶質シリコンの付着、ＰＥＣＶＤ法によ
るダイヤモンドの付着、アルミニウムターゲットからの陰極スパッタリング法に
よるアルミナの付着、ＣＶＤ法によるチッ化シリコンの付着、ＣＶＤ法によるチ
ッ化アルミニウムの付着、ＣＶＤ法によるチッ化ホウ素の付着、またはＣＶＤ法
によるシリコンカーバイドの付着により形成することができる。
【００２４】 前記第１基板の厚さ減少は、矯正、化学的侵食、研磨、または、熱処理に続い
て行われる分割面に沿ったイオン注入、から選択された１または複数の手法によ
り行うことができる。
【００２５】
【発明の実施の形態】
以下、図面を参照しながら行う非限定的な実施形態に関する説明によって、他
の利点及び特徴点を含めて、本発明はより良く理解される。
【００２６】 図１は、本発明による半導体構造体の第１実施形態を示している。この構造体
は、例えばシリコンからなる支持基板１と、シリコンからなる表面層２と、中間
層３とを備えている。中間層３は、熱伝導性の良い材料からなる少なくとも１つ
の層４と、半導体表面層２との良好な電気的界面特性を与える絶縁層５と、支持
基板１に接合された絶縁層６とを備えている。絶縁層６の熱伝導性は低くてもよ
い。
【００２７】 分子接合法を採用したＳＯＩ構造の場合には、層６は、特に、シリカであって
もよい。この層６は、多層構造であってもよい。
【００２８】 良好な熱伝導性を有する層４が、シリコンからなる表面層２との良好な電気的
界面特性をも有している場合には、層５を省略してもよい。
【００２９】 本発明による構造体は、製造の容易性と、半導体表面層の上にまたは層内に形
成される電子デバイスの良好な動作とを実現する材料を適切な厚さで保持するこ
とを可能にする。
【００３０】 層４（または複数の層４）は、熱分散体として作用し、デバイスが発散する熱
による温度上昇の抑制を可能する一方で、隣接する単一層または複数の層が、低
熱伝導性であること、及び比較的大きな厚さを有することを許容させる。
【００３１】 絶縁層５は、絶縁多層構造であってもよい。
【００３２】 熱的観点による本発明の利点は、以下に示すＳＯＩ構造体との比較から明らか
になる。局所的温度上昇は、直径を0.2μmと仮定し、次世代トランジスタによっ
て生成される温度上昇にほぼ対応する。結果的な温度上昇は、層５，６の材料（
シリカ）と厚さ（それぞれ0.1μm，0.3μm）とを特定し、層４の材料と厚さとを
変更することによって計算された。そのために、この構造体を半球構造と仮定す
る非常に簡単なモデルが用いられた。シリカよりも高い熱伝導率を有する種々の
材料から形成され、中程度（電子デバイス程度）の厚さを有する分散層４を追加
することによって、厚さ0.1μmのシリカ単一層５が存在する場合に対応する温度
上昇特性が得られることに留意されたい。
【００３３】 電子デバイスの動作速度の観点から、層４として絶縁材料を、かつ可能であれ
ば低誘電率の材料を選択すると有利である。実際、このようにして、誘電容量及
び誘電損失を低減することができる。
【００３４】 以下、図２Ａ〜２Ｄを参照して、本発明による半導体構造体の第１の製造方法
を説明する。
【００３５】 図２Ａは、例えばシリコンまたはＳｉＣからなる第１基板１０を示している。
基板１０の一側面には、絶縁材料からなり基板１０との良好な電気的界面特性を
有する層１５が形成されている。層１５は、好ましくは、加熱酸化によって得ら
れるシリカ層である。次いで、層１５の上には、十分な熱伝導性を有する層１４
が形成される。層１４は、ＬＰＣＶＤ法による多晶質シリコンの付着、ＰＥＣＶ
Ｄ法によるダイヤモンドの付着、アルミニウムターゲットからの陰極スパッタリ
ング法によるアルミナの付着、ＣＶＤ法によるチッ化シリコン、チッ化アルミニ
ウム、チッ化ホウ素の付着、またはＣＶＤ法によるＳｉＣの付着により形成する
ことができる。層１４の第２基板１１との直接接合が可能である場合を除き、層
１４の上に絶縁層１６′を形成してもよい。この層は、例えばＣＶＤ法により付
着されたシリカから形成され、接合を容易にするものである。
【００３６】 シリコン基板１０は、微小空隙を有し絶縁層１５，１４，１６′が形成された
基板表面に平行に配置された層１７を備えている。微小空隙を有する層１７は、
基板１０内に層１２を構造体における半導体表面層として画成する。微小空隙は
、仏国特許第681 472号公開公報に記載の条件で水素イオン注入し、続いて熱処
理を行うことによって基板１０を２つの部分に分離する分離面として形成される
。イオン注入工程は、層１５，１４，１６′の形成前に、または形成後に、行う
ことができる。あるいは、これらの層のうち１つの付着と他の層の付着との間で
行ってもよい。
【００３７】 図２Ｂは、例えばシリコンからなり支持基板として機能する第２基板１１を示
している。第２基板１１の一側面上には接合層１６″が既に形成されている。こ
の接合層は、好ましくは、加熱酸化処理によって形成されるシリカ層である。こ
の層は、基板１１が層１６′との直接接合に適していない場合にのみ必要とされ
る。
【００３８】 図２Ｃは、分子接合法による接合段階を示しており、解放状態で接合準備され
た２つの接合層１６′及び１６″を接触状態にもって行くところである。
【００３９】 次いで、適切な熱処理（仏国特許第681 472号公開公報参照）によって、基板
１０を微小空隙層１７に沿って２つの部分に分離することが可能である。こうし
て図２Ｄに示すように、シリコンからなる支持基板１１及び表面層１２を備え、
それらが中間層１３によって分離されたＳＯＩ構造体が形成される。中間層１３
は、電気的界面層１５と、十分な熱伝導性を有する層１４と、基板１１との良好
な接合を可能にする２重層１６（シリカからなる層１６′及び１６″から構成さ
れる）とを備えている。
【００４０】 次いで、表面層１２の解放面に研磨処理または洗浄処理を施してもよい。
【００４１】 次に、図３Ａ，３Ｂを参照しながら、本発明による半導体構造体の第２の製造
方法を説明する。
【００４２】 図３Ａは、例えばシリコンからなる第１基板２０と、その一側面上に例えばエ
ピタキシ法により形成され良好な熱伝導性を有する材料からなる層２４とを示し
ている。エピタキシ処理される材料は、例えば、公知の手法により精製された立
方晶系シリコンカーバイド（炭化珪素）である。層２４の上には、例えばシリカ
からなる絶縁層２６が付着形成される。
【００４３】 前述の形態と同様に、シリコン基板２０は、絶縁層２４，２６が形成された基
板面に平行に配置された微小空隙層２７を備えている。微小空隙層２７は、ＳＯ
Ｉ構造体の半導体表面層となる層２２を基板２０内に画成する。前述の形態と同
様に、微小空隙層２７は、仏国特許第681 472号公開公報に記載の条件で形成さ
れる。
【００４４】 例えばシリコンからなり、支持基板として機能する第２基板２１が既に形成さ
れている。
【００４５】 次いで、層２６の解放面（図３Ａ参照）と基板２１の解放面とを接触状態とし
、分子接合を行わせることによって２つの基板が接合される。こうして形成され
た構造体を図３Ｂに示す。
【００４６】 次いで、適切な熱処理によって、基板２０を微小空隙層２７に沿って２つの部
分に分離することが可能である。
【００４７】 本実施形態では、絶縁層２４のエピタキシ処理の後にイオン注入工程を実施す
ることが好ましい。シリコンカーバイドを用いている場合、シリコンカーバイド
に水素イオン注入することによって、完全な絶縁層とすることができる。こうし
て、必須の特性を備えたＳＯＩ構造体を形成することができる。
【００４８】 例えば本実施形態では、シリコン表面層との電気的界面特性を得るための特別
な層は存在しないことにも留意されたい。エピタキシ法によって形成され良好な
熱伝導性を有する層２４は、半導体表面層との良好な電気的界面特性を備えてい
る。
【図面の簡単な説明】
【図１】 熱分散層を有する本発明による半導体構造体の断面図である。
【図２】 図２Ａ〜２Ｄは、本発明による半導体構造体製造方法の第１実施
形態を、各段階に分けて示す図である。
【図３】 図３Ａ，３Ｂは、本発明による半導体構造体製造方法の第２実施
形態を、段階に分けて示す図である。
【符号の説明】
１，１０，２０ 基板 ２，１２，２２ 半導体表面層 ３，１３，２３ 中間層 ４，１４ 熱伝導性層（第１層） ５，１５ 絶縁層（第３層） ６，２６ 絶縁層（第２層） １１，２１ 第２基板 １６′ 絶縁層 １６″ 接合層 １７，２７ 微小空隙層 ２４ 熱伝導性絶縁層
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年８月３日（２０００．８．３）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項２】 前記第２層は、前記中間層と前記支持基板との間に接合状態
を供与することを特徴とする請求項１に記載の半導体構造体。
【請求項３】 前記中間層（３，１３）は、前記第１層と前記半導体表面層
（２，１２）との間に配置された第３電気絶縁層（５，１５）を備え、該第３層
は、前記中間層の上に電気的界面特性を形成することを特徴とする請求項１に記
載の半導体構造体。
【請求項４】 該半導体構造体はＳＯＩ構造体であり、前記第３層（５，１
５）は酸化シリコン層であることを特徴とする請求項３に記載の半導体構造体。
【請求項５】 前記第３層（５，１５）は、熱生成酸化シリコンの層である
ことを特徴とする請求項４に記載の半導体構造体。
【請求項６】 該半導体構造体はＳＯＩ構造体であり、前記第２層（６，１
６）は酸化シリコン層であることを特徴とする請求項１から５のいずれか１項に
記載の半導体構造体。
【請求項７】 前記第１層（４，１４）は、多晶質シリコン、ダイヤモンド
、アルミナ、チッ化シリコン、チッ化アルミニウム、チッ化ホウ素、またはシリ
コンカーバイドから選択された材料により形成されていることを特徴とする請求
項１から６のいずれか１項に記載の導体構造体。
【請求項８】 前記第１層（２４）は、前記半導体表面層（２２）と接触状
態にあり、前記電気的界面特性を供与することを特徴とする請求項１に記載の半
導体構造体。
【請求項９】 該半導体構造体はＳＯＩ構造体であり、前記第１層（２４）
は、立方晶系シリコンカーバイド層であることを特徴とする請求項８に記載の半
導体構造体。
【請求項１０】 請求項１に記載の半導体構造体を製造する方法であり、
・前記半導体表面層を構成する第１基板の一側面上に、及び／または該構造体の
前記支持基板を構成する第２基板の一側面上に、前記中間層を構成する複数の層
を形成する段階と、 ・前記第１基板の一側面と前記第２基板の一側面とを互いに対面させて、前記第
２基板上に前記第１基板を接合する段階と、 ・前記半導体表面層を形成する段階と、を含むことを特徴とする製造方法。
【請求項１１】 前記半導体表面層を形成する段階は、前記第１基板の厚さ
を減少させることにより行われることを特徴とする請求項１０に記載の製造方法
。
【請求項１２】 前記第２基板上に前記第１基板を接合する段階は、分子接
合法により行われることを特徴とする請求項１０または１１に記載の製造方法。
【請求項１３】 前記中間層を構成する複数の層を形成する段階は、少なく
とも１つの接合層を付着させる工程を含み、こうして分子接合を可能にすること
を特徴とする請求項１２に記載の製造方法。
【請求項１４】 前記接合層は酸化シリコン層であることを特徴とする請求
項１３に記載の製造方法。
【請求項１５】 前記第１層は、ＬＰＣＶＤ法による多晶質シリコンの付着
、ＰＥＣＶＤ法によるダイヤモンドの付着、アルミニウムターゲットからの陰極
スパッタリング法によるアルミナの付着、ＣＶＤ法によるチッ化シリコンの付着
、ＣＶＤ法によるチッ化アルミニウムの付着、ＣＶＤ法によるチッ化ホウ素の付
着、またはＣＶＤ法によるシリコンカーバイドの付着により形成された層である
ことを特徴とする請求項１０から１４のいずれか１項に記載の製造方法。
【請求項１６】 前記第１基板（１０）の厚さ減少は、矯正、化学的エッチ
ング、研磨、または、熱処理に続いて行われる分割面に沿ったイオン注入、から
選択された１または複数の手法により行われることを特徴とする請求項１１から １５ のいずれか１項に記載の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】発明の詳細な説明
【補正方法】変更
【補正内容】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】 本発明は、薄膜層半導体構造体と、その製造方法に関するものである。
【０００２】
【従来の技術】 薄膜層型半導体構造体とは、電子デバイスを形成して行く高純度半導体層（こ
の層はアクティブ層と呼ばれる）を表面に有し、基板が機械的支持機能を果たす
構造体である。この基板は、一般的に表面層から絶縁されている。基板は、固体
絶縁材料（ＳＯＳの場合には誘電体）、または導体、あるいは半導体から構成さ
れる。最後の形態の場合、基板を表面層の材料と同じ材料で構成してもよく（Ｓ
ＯＩの場合）、一般的にはこれを絶縁材によって表面層から絶縁する。ＳＯＩの
場合、機械的支持部である基板は、通常、シリコン基板で構成され、表面にシリ
カ層が形成される。しかし、溶融シリカ（水晶上に形成されたシリコン）の固体
基板で構成してもよい。その他の薄膜層半導体構造体として、シリコン＋AsGa（
ガリウム砒素）、シリコン＋SiC（炭化シリコン）、サファイア＋GaN（チッ化ガ
リウム）などが知られている。これらの構造体は、“Wafer Bonding（ウェーハ
接合）”として知られる手法、またはヘテロエピタキシ（heteroepitaxy）法に
よって製造される。
【０００３】 ＳＯＩ構造体のような薄膜層型半導体構造体は、電子デバイスを形成するため
に、より多く用いられるようになって来ている。ＳＯＩ構造体は、特に、VLSI論
理回路及びVLSIアナログ回路の製造、または電源素子の製造に用いられる。ＳＯ
Ｉ構造体（またはその基板）は、固体シリコン基板に対していくつかの利点を有
している。これら利点の１つは、シリコン層の直下に配置された絶縁材によって
、シリコン層内に作り込まれたデバイスの迷容量を減少させることができる点で
ある。そのような効果は、絶縁材が厚いほど顕著である。
【０００４】 現在普及しているＳＯＩ基板の製造方法は、ＳＩＭＯＸ（Separation by IMpl
anted OXygen，注入酸素による分離）法である。この手法における絶縁材は、シ
リコン基板に酸素を均一注入して形成された酸化シリコン（SiO2）層である。こ
れに対抗する手法として、英語圏では“Wafer Bonding”として知られる（以後
、分子接合法と称する）手法がある。例として、ＢＳＯＩ法（1989年刊行，Jap.
J. Appl. Phys., vol.28, L 725ページに掲載のJ. HAISMA等による論文参照）
、あるいは、ＵＮＩＢＯＮＤ法（1995年刊行，Electron. Lett., vol.31, 1201
ページに掲載のM. BRUEL等による論文参照）を挙げることができる。
【０００５】 ＳＩＭＯＸ法は、なおも広く用いられている。この手法は、極めて高い密度で
の酸素の注入に基づいており、わずか100〜400nmの厚さでシリコン層を作り込む
ことが可能である。この手法における主たる欠点は、高密度のイオン注入にかか
るコストが高いこと、及び、非標準的なマイクロ電子デバイスが必要であること
である。分子接合タイプの手法は、このような欠点を有しておらず、付加的に、
原則として、層の厚さと、絶縁材を構成している材料の特性とを調節できる特徴
を有している。ＵＮＩＢＯＮＤ法はさらに、コストが安く、シリコン層の均質性
に優れているという特徴を有している。
【０００６】
【発明が解決しようとする課題】 現在製造されているＳＯＩ基板の全ては、埋込み絶縁層のための基材として非
晶質シリカ（SiO2）を用いている。この材料は絶縁性が良く、製造が容易であり
、固定電荷と界面準位とをほとんどもたないのでシリコンとの間に極めて良好な
界面を提供する。さらに、この材料は誘電定数が小さい。このことは、迷容量の
減少につながるので、素子の高速化に好適な要因となる。
【０００７】 しかし、シリカは、熱伝導率が非常に低いという大きな欠点を有している。そ
の熱伝導率は、0.02Wm-1K-1程度である。このことは、短命さと局所温度上昇と
につながり、これらによって素子の適切な動作が阻害される。このような温度上
昇を軽減する１つの方法は、埋込みシリカ層の厚さを減少させることである。し
かし、厚さを減少させると、一方で、迷容量が増大し（それにより素子の動作速
度が低下する）、他方で、電気的な強度が低下する。さらに、絶縁層の厚さを減
少させることは、分子接合タイプの製造方法では難しい。なぜなら、この手法で
は、層の厚さが300nmを越えるような良好な結合性が容易に得られるからである
。
【０００８】 シリカに替えて、熱伝導率がより高い別の絶縁材料を用いることが考えられる
。そのような対処に参考となる文献として、欧州特許第0 707 338号公開公報、
欧州特許第0 570 321号公開公報、欧州特許第0 317 445号公開公報、国際特許出
願91/11822号公開公報がある。提案されている材料（例えばダイヤモンド）は、
電気的観点から、シリコンとの良好な界面を有していない。そのため、シリコン
との界面を形成するためにシリカの薄膜層が追加される。これらの解決策は、温
度の観点から言えば確かに効果的であるが、分子接合手法と組合せることは容易
ではない。想像できるように、高い熱伝導性を有する材料の接合は極めて困難で
ある。
【０００９】 シリコン上に炭化シリコンを配置し中間絶縁層を有する構造体、あるいは、シ
リコン上にガリウム砒素を配置し中間絶縁層を有する構造体もある。これらの構
造体は、超高周波の電源素子を製造するためにしばしば用いられる。このような
場合、素子内における熱の放散が相当にあるので、シリコン及び／または使用さ
れる誘電体の熱伝導性は、接合部を適温に保持するためには不十分である。
【００１０】 米国特許第5,773,151号明細書は、中間層によって支持基板から分離された表
面層を備えた半導体構造体を開示している。中間層は、良好な熱伝導性を有する
層を含む多層構造である。
【００１１】 欧州特許第0 553 854号公開公報は、中間層によって支持基板から分離された
半導体表面層を備え、前記中間層が半導体表面層を支持基板から電気的に絶縁す
る多層構造である薄膜層型半導体構造体を開示している。この中間層は、支持基
板に接し、例えばSiO2からなる絶縁層を含んでいてもよい。
【００１２】 国際特許出願WO94/15359号公開公報は、多晶質ダイヤモンド層と、多晶質シリ
コン層と、単結晶シリコン層とを順次支持する基板から形成され、集積回路構造
体を開示している。この集積回路構造体の内部には、島状にデバイスが形成され
る。
【００１３】
【課題を解決するための手段】 上記問題を解決するために、本発明は、電子素子を形成する半導体表面層と支
持基板との間に複数の層を有し、こうして、熱伝導機能と電気的絶縁機能とを分
離した薄膜層半導体構造体を提供する。このように機能を分離し、これら２つの
機能に対して適切な材料を選択することよって半導体構造体の最適化を図ること
ができる。これらの材料が良好な接合特性（機械的強度）をも有していなければ
ならないことを理解されたい。加えて、半導体層に接触する材料は、良好な電気
的界面特性も有していなければならない。すなわち、半導体表面に接触する層は
、良好な電気絶縁性と良好な電気的界面特性とを有する絶縁層で形成することが
できる。電子素子によって生じる温度上昇の問題を解消するために、熱伝導性の
良い材料からなる層が用いられる。熱伝導性の良い材料が支持基板との接合に適
していない場合には、接合性のよい他の層を用いてもよい。この層の熱伝導性は
低くてもよい。この層が絶縁層である場合、この層は、半導体表面層の下方にお
ける十分な厚さの低誘電率絶縁層を形成する役目も果たす。このようにして、電
子素子の迷容量を低く抑え、分子接合手法を用いる場合の接合を容易にすること
ができる。
【００１４】 本発明の目的は、中間層によって支持基板から分離された半導体表面層を備え
、前記中間層が、前記支持基板から前記半導体表面層を電気的に絶縁する多層構
造を有し、前記半導体表面層との間に良好な電気的界面特性を有し、かつ前記半
導体表面層から形成される１つまたは複数の電子デバイスの正常な動作を実現す
るために十分な熱伝導性を有する少なくとも一つの第１層を備えている薄膜層型
半導体構造体において、前記中間層が、前記第１層と前記支持基板との間に配置
された低誘電率の第２絶縁層をさらに備えていることを特徴とする半導体構造体
を提供することである。
【００１５】 好ましくは、前記第１層の厚さは、前記電子デバイスの放熱部分の寸法諸元の
関数として決定される。例えば、第１層の厚さは、好ましくは、放熱部の最大部
分の寸法諸元と同程度またはそれ以上とされる。第３層が用いられる場合には、
第１層の機能を最適化するために、第３層はできる限り薄く形成される。
【００１６】 前記第２層は、前記中間層と前記支持基板との間に十分な接合状態を実現可能
でなければならない。良好な接合状態とは、微小欠陥（局所的接合欠陥）が最小
限に抑えられた機械的接合状態を意味する。
【００１７】 前記中間層は、前記第１層と前記半導体表面層との間に配置された第３絶縁層
を備えていてもよく、該第３層は、前記中間層の上に電気的界面特性を形成する
。該半導体構造体がＳＯＩ構造体である場合、前記第３層は、例えば加熱酸化に
よって得られる酸化シリコンの層で形成される。
【００１８】 該半導体構造体がＳＯＩ構造体である場合、前記第２層は酸化シリコン層であ
ってもよい。
【００１９】 前記第１層は絶縁層でなくてもよい。その厚さは、半導体層の熱発生領域に応
じて調節される。この層は、多層構造であってもよい。
【００２０】 良好な熱伝導性を有する層が、電子素子内で発生する熱を放散させる機能を効
果的に発揮するためには、その層の厚さが十分でなければならない。逆に言えば
、この層と半導体層との間に配置された比較的熱伝導性が低い中間層の厚さを最
小限にしなければならない。実際上、良好な熱放散作用を得るために必要なこれ
らの層の厚さは、素子のサイズと動作（熱放散部のサイズ）、及び各材料（半導
体層、熱放散層、副次層、基板）の熱伝導性に依存する。前記第１層は、多晶質
シリコン、ダイヤモンド、アルミナ、チッ化シリコン、チッ化アルミニウム、チ
ッ化ホウ素、またはシリコンカーバイドから選択された材料により形成すること
ができる。
【００２１】 前記第１層は、前記半導体表面層と接触状態にあり、前記電気的界面特性を与
えることが可能である。該半導体構造体がＳＯＩ構造体である場合、前記第１層
は、立方晶系シリコンカーバイド層であってもよい。
【００２２】 前記半導体表面層と前記支持基板との間に存在する迷容量を抑制して、半導体
表面層から形成される１つまたは複数の電子デバイスの正常な動作を実現するた
めに、前記中間層の第２層は、十分な厚さを有する低誘電率の絶縁材料から形成
することが望ましい。
【００２３】 本発明のさらなる目的は、上記のような半導体構造体の製造方法を提供するこ
とである。この製造方法は、 ・前記半導体表面層を構成する第１基板の一側面上に、及び／または該構造体の
前記支持基板を構成する第２基板の一側面上に、前記中間層を構成する複数の層
を形成する段階と、 ・前記第１基板の一側面と前記第２基板の一側面とを互いに対面させて、前記第
２基板上に前記第１基板を接合する段階と、 ・前記半導体表面層を形成する段階と、を含むことを特徴とする。
【００２４】 前記半導体表面層を形成する段階は、前記第１基板の厚さを減少させることに
より行ってもよい。
【００２５】 前記第２基板上に前記第１基板を接合する段階は、分子接合法により行っても
よい。この場合、前記中間層を構成する複数の層を形成する段階は、分子接合を
可能にする少なくとも１つの接合層を付着させる工程を含む。前記接合層は、好
ましくは、酸化シリコン層である。
【００２６】 前記第１層は、ＬＰＣＶＤ法による多晶質シリコンの付着、ＰＥＣＶＤ法によ
るダイヤモンドの付着、アルミニウムターゲットからの陰極スパッタリング法に
よるアルミナの付着、ＣＶＤ法によるチッ化シリコンの付着、ＣＶＤ法によるチ
ッ化アルミニウムの付着、ＣＶＤ法によるチッ化ホウ素の付着、またはＣＶＤ法
によるシリコンカーバイドの付着により形成することができる。
【００２７】 前記第１基板の厚さ減少は、矯正、化学的侵食、研磨、または、熱処理に続い
て行われる分割面に沿ったイオン注入、から選択された１または複数の手法によ
り行うことができる。
【００２８】
【発明の実施の形態】 以下、図面を参照しながら行う非限定的な実施形態に関する説明によって、他
の利点及び特徴点を含めて、本発明はより良く理解される。
【００２９】 図１は、本発明による半導体構造体の第１実施形態を示している。この構造体
は、例えばシリコンからなる支持基板１と、シリコンからなる表面層２と、中間
層３とを備えている。中間層３は、熱伝導性の良い材料からなる少なくとも１つ
の層４と、半導体表面層２との良好な電気的界面特性を与える絶縁層５と、支持
基板１に接合された絶縁層６とを備えている。絶縁層６の熱伝導性は低くてもよ
い。
【００３０】 分子接合法を採用したＳＯＩ構造の場合には、層６は、特に、シリカであって
もよい。この層６は、多層構造であってもよい。
【００３１】 良好な熱伝導性を有する層４が、シリコンからなる表面層２との良好な電気的
界面特性をも有している場合には、層５を省略してもよい。
【００３２】 本発明による構造体は、製造の容易性と、半導体表面層の上にまたは層内に形
成される電子デバイスの良好な動作とを実現する材料を適切な厚さで保持するこ
とを可能にする。
【００３３】 層４（または複数の層４）は、熱分散体として作用し、デバイスが発散する熱
による温度上昇の抑制を可能する一方で、隣接する単一層または複数の層が、低
熱伝導性であること、及び比較的大きな厚さを有することを許容させる。
【００３４】 絶縁層５は、絶縁多層構造であってもよい。
【００３５】 熱的観点による本発明の利点は、以下に示すＳＯＩ構造体との比較から明らか
になる。局所的温度上昇は、直径を0.2μmと仮定し、次世代トランジスタによっ
て生成される温度上昇にほぼ対応する。結果的な温度上昇は、層５，６の材料（
シリカ）と厚さ（それぞれ0.1μm，0.3μm）とを特定し、層４の材料と厚さとを
変更することによって計算された。そのために、この構造体を半球構造と仮定す
る非常に簡単なモデルが用いられた。シリカよりも高い熱伝導率を有する種々の
材料から形成され、中程度（電子デバイス程度）の厚さを有する分散層４を追加
することによって、厚さ0.1μmのシリカ単一層５が存在する場合に対応する温度
上昇特性が得られることに留意されたい。
【００３６】 電子デバイスの動作速度の観点から、層４として絶縁材料を、かつ可能であれ
ば低誘電率の材料を選択すると有利である。実際、このようにして、誘電容量及
び誘電損失を低減することができる。
【００３７】 以下、図２Ａ〜２Ｄを参照して、本発明による半導体構造体の第１の製造方法
を説明する。
【００３８】 図２Ａは、例えばシリコンまたはＳｉＣからなる第１基板１０を示している。
基板１０の一側面には、絶縁材料からなり基板１０との良好な電気的界面特性を
有する層１５が形成されている。層１５は、好ましくは、加熱酸化によって得ら
れるシリカ層である。次いで、層１５の上には、十分な熱伝導性を有する層１４
が形成される。層１４は、ＬＰＣＶＤ法による多晶質シリコンの付着、ＰＥＣＶ
Ｄ法によるダイヤモンドの付着、アルミニウムターゲットからの陰極スパッタリ
ング法によるアルミナの付着、ＣＶＤ法によるチッ化シリコン、チッ化アルミニ
ウム、チッ化ホウ素の付着、またはＣＶＤ法によるＳｉＣの付着により形成する
ことができる。層１４の第２基板１１との直接接合が可能である場合を除き、層
１４の上に絶縁層１６′を形成してもよい。この層は、例えばＣＶＤ法により付
着されたシリカから形成され、接合を容易にするものである。
【００３９】 シリコン基板１０は、微小空隙を有し絶縁層１５，１４，１６′が形成された
基板表面に平行に配置された層１７を備えている。微小空隙を有する層１７は、
基板１０内に層１２を構造体における半導体表面層として画成する。微小空隙は
、仏国特許第681 472号公開公報に記載の条件で水素イオン注入し、続いて熱処
理を行うことによって基板１０を２つの部分に分離する分離面として形成される
。イオン注入工程は、層１５，１４，１６′の形成前に、または形成後に、行う
ことができる。あるいは、これらの層のうち１つの付着と他の層の付着との間で
行ってもよい。
【００４０】 図２Ｂは、例えばシリコンからなり支持基板として機能する第２基板１１を示
している。第２基板１１の一側面上には接合層１６″が既に形成されている。こ
の接合層は、好ましくは、加熱酸化処理によって形成されるシリカ層である。こ
の層は、基板１１が層１６′との直接接合に適していない場合にのみ必要とされ
る。
【００４１】 図２Ｃは、分子接合法による接合段階を示しており、解放状態で接合準備され
た２つの接合層１６′及び１６″を接触状態にもって行くところである。
【００４２】 次いで、適切な熱処理（仏国特許第681 472号公開公報参照）によって、基板
１０を微小空隙層１７に沿って２つの部分に分離することが可能である。こうし
て図２Ｄに示すように、シリコンからなる支持基板１１及び表面層１２を備え、
それらが中間層１３によって分離されたＳＯＩ構造体が形成される。中間層１３
は、電気的界面層１５と、十分な熱伝導性を有する層１４と、基板１１との良好
な接合を可能にする２重層１６（シリカからなる層１６′及び１６″から構成さ
れる）とを備えている。
【００４３】 次いで、表面層１２の解放面に研磨処理または洗浄処理を施してもよい。
【００４４】 次に、図３Ａ，３Ｂを参照しながら、本発明による半導体構造体の第２の製造
方法を説明する。
【００４５】 図３Ａは、例えばシリコンからなる第１基板２０と、その一側面上に例えばエ
ピタキシ法により形成され良好な熱伝導性を有する材料からなる層２４とを示し
ている。エピタキシ処理される材料は、例えば、公知の手法により精製された立
方晶系シリコンカーバイド（炭化珪素）である。層２４の上には、例えばシリカ
からなる絶縁層２６が付着形成される。
【００４６】 前述の形態と同様に、シリコン基板２０は、絶縁層２４，２６が形成された基
板面に平行に配置された微小空隙層２７を備えている。微小空隙層２７は、ＳＯ
Ｉ構造体の半導体表面層となる層２２を基板２０内に画成する。前述の形態と同
様に、微小空隙層２７は、仏国特許第681 472号公開公報に記載の条件で形成さ
れる。
【００４７】 例えばシリコンからなり、支持基板として機能する第２基板２１が既に形成さ
れている。
【００４８】 次いで、層２６の解放面（図３Ａ参照）と基板２１の解放面とを接触状態とし
、分子接合を行わせることによって２つの基板が接合される。こうして形成され
た構造体を図３Ｂに示す。
【００４９】 次いで、適切な熱処理によって、基板２０を微小空隙層２７に沿って２つの部
分に分離することが可能である。
【００５０】 本実施形態では、絶縁層２４のエピタキシ処理の後にイオン注入工程を実施す
ることが好ましい。シリコンカーバイドを用いている場合、シリコンカーバイド
に水素イオン注入することによって、完全な絶縁層とすることができる。こうし
て、必須の特性を備えたＳＯＩ構造体を形成することができる。
【００５１】 例えば本実施形態では、シリコン表面層との電気的界面特性を得るための特別
な層は存在しないことにも留意されたい。エピタキシ法によって形成され良好な
熱伝導性を有する層２４は、半導体表面層との良好な電気的界面特性を備えてい
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クロード・ジョソ フランス・Ｆ−38240・メイラン・アレ・ デ・トネル（番地なし) Ｆターム(参考） 5F032 AA04 AA06 AA07 AA09 AA45 CA05 CA18 DA02 DA07 DA13 DA53 DA60 DA71

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 中間層（３，１３，２３）によって支持基板（１，１１，２
    １）から分離された半導体表面層（２，１２，２２）を備え、前記中間層（３，
    １３，２３）が、前記支持基板から前記半導体表面層を電気的に絶縁する多層構
    造を有し、前記半導体表面層との間に良好な電気的界面特性を有し、かつ前記半
    導体表面層（２，１２，２２）から形成される１つまたは複数の電子デバイスの
    正常な動作を実現するために十分な熱伝導性を有する少なくとも１つの第１層を
    備えている薄膜層型半導体構造体において、 前記中間層は、前記第１層と前記支持基板との間に配置された低誘電率の第２
    絶縁層をさらに備えていることを特徴とする半導体構造体。
  2. 【請求項２】 前記第１層の厚さは、前記電子デバイスの放熱部分の寸法諸
    元の関数として決定されることを特徴とする請求項１に記載の半導体構造体。
  3. 【請求項３】 前記第２層は、前記中間層と前記支持基板との間に十分な接
    合状態を実現可能であることを特徴とする請求項１に記載の半導体構造体。
  4. 【請求項４】 前記中間層（３，１３）は、前記第１層と前記半導体表面層
    （２，１２）との間に配置された第３絶縁層（５，１５）を備え、該第３層は、
    前記中間層の上に電気的界面特性を形成することを特徴とする請求項１に記載の
    半導体構造体。
  5. 【請求項５】 該半導体構造体はＳＯＩ構造体であり、前記第３層（５，１
    ５）は酸化シリコン層であることを特徴とする請求項４に記載の半導体構造体。
  6. 【請求項６】 前記第３層（５，１５）は、例えば加熱酸化によって得られ
    る酸化シリコンの層であることを特徴とする請求項５に記載の半導体構造体。
  7. 【請求項７】 該構造体はＳＯＩ構造体であり、前記第２層（６，１６）は
    酸化シリコン層であることを特徴とする請求項１から６のいずれか１項に記載の
    半導体構造体。
  8. 【請求項８】 前記第１層（４，１４）は、多晶質シリコン、ダイヤモンド
    、アルミナ、チッ化シリコン、チッ化アルミニウム、チッ化ホウ素、またはシリ
    コンカーバイドから選択された材料により形成されていることを特徴とする請求
    項１から７のいずれか１項に記載の導体構造体。
  9. 【請求項９】 前記第１層（２４）は、前記半導体表面層（２２）と接触状
    態にあり、前記電気的界面特性を与えることが可能であることを特徴とする請求
    項１に記載の半導体構造体。
  10. 【請求項１０】 該半導体構造体はＳＯＩ構造体であり、前記第１層（２４
    ）は、立方晶系シリコンカーバイド層であることを特徴とする請求項９に記載の
    半導体構造体。
  11. 【請求項１１】 前記半導体表面層（２，１２，２２）と前記支持基板（１
    ，１１，２１）との間に存在する迷容量を抑制して、前記半導体表面層（２，１
    ２，２２）から形成される１つまたは複数の電子デバイスの正常な動作を実現す
    るために、前記中間層の前記第２層は、十分な厚さを有する低誘電率の絶縁材料
    から形成されていることを特徴とする請求項１から１０のいずれか１項に記載の
    半導体構造体。
  12. 【請求項１２】 請求項１に記載の半導体構造体を製造する方法であり、 ・前記半導体表面層を構成する第１基板の一側面上に、及び／または該構造体の
    前記支持基板を構成する第２基板の一側面上に、前記中間層を構成する複数の層
    を形成する段階と、 ・前記第１基板の一側面と前記第２基板の一側面とを互いに対面させて、前記第
    ２基板上に前記第１基板を接合する段階と、 ・前記半導体表面層を形成する段階と、を含むことを特徴とする製造方法。
  13. 【請求項１３】 前記半導体表面層を形成する段階は、前記第１基板の厚さ
    を減少させることにより行われることを特徴とする請求項１２に記載の製造方法
    。
  14. 【請求項１４】 前記第２基板上に前記第１基板を接合する段階は、分子接
    合法により行われることを特徴とする請求項１２または１３に記載の製造方法。
  15. 【請求項１５】 前記中間層を構成する複数の層を形成する段階は、少なく
    とも１つの接合層を付着させる工程を含み、こうして分子接合を可能にすること
    を特徴とする請求項１４に記載の製造方法。
  16. 【請求項１６】 前記接合層は酸化シリコン層であることを特徴とする請求
    項１５に記載の製造方法。
  17. 【請求項１７】 前記第１層は、ＬＰＣＶＤ法による多晶質シリコンの付着
    、ＰＥＣＶＤ法によるダイヤモンドの付着、アルミニウムターゲットからの陰極
    スパッタリング法によるアルミナの付着、ＣＶＤ法によるチッ化シリコンの付着
    、ＣＶＤ法によるチッ化アルミニウムの付着、ＣＶＤ法によるチッ化ホウ素の付
    着、またはＣＶＤ法によるシリコンカーバイドの付着により形成された層である
    ことを特徴とする請求項１２から１６のいずれか１項に記載の製造方法。
  18. 【請求項１８】 前記第１基板（１０）の厚さ減少は、矯正、化学的エッチ
    ング、研磨、または、熱処理に続いて行われる分割面に沿ったイオン注入、から
    選択された１または複数の手法により行われることを特徴とする請求項１３から
    １７のいずれか１項に記載の製造方法。
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