FR2781082A1 - Structure semiconductrice en couche mince comportant une couche de repartition de chaleur - Google Patents
Structure semiconductrice en couche mince comportant une couche de repartition de chaleur Download PDFInfo
- Publication number
- FR2781082A1 FR2781082A1 FR9808919A FR9808919A FR2781082A1 FR 2781082 A1 FR2781082 A1 FR 2781082A1 FR 9808919 A FR9808919 A FR 9808919A FR 9808919 A FR9808919 A FR 9808919A FR 2781082 A1 FR2781082 A1 FR 2781082A1
- Authority
- FR
- France
- Prior art keywords
- layer
- substrate
- semiconductor
- surface layer
- satisfactory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 90
- 239000000758 substrate Substances 0.000 claims abstract description 115
- 239000010410 layer Substances 0.000 claims description 227
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 53
- 239000002344 surface layer Substances 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 34
- 239000000463 material Substances 0.000 claims description 32
- 229910052710 silicon Inorganic materials 0.000 claims description 30
- 239000010703 silicon Substances 0.000 claims description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 29
- 238000004519 manufacturing process Methods 0.000 claims description 18
- 230000010070 molecular adhesion Effects 0.000 claims description 18
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 16
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 16
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 238000010438 heat treatment Methods 0.000 claims description 13
- 238000005468 ion implantation Methods 0.000 claims description 11
- 238000000926 separation method Methods 0.000 claims description 10
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 8
- 239000012212 insulator Substances 0.000 claims description 8
- 238000000407 epitaxy Methods 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 6
- 230000003071 parasitic effect Effects 0.000 claims description 6
- 229910052582 BN Inorganic materials 0.000 claims description 5
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 5
- 238000003776 cleavage reaction Methods 0.000 claims description 5
- 239000010432 diamond Substances 0.000 claims description 5
- 229910003460 diamond Inorganic materials 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 230000007017 scission Effects 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 claims description 4
- 239000001257 hydrogen Substances 0.000 claims description 4
- 229910052739 hydrogen Inorganic materials 0.000 claims description 4
- 238000010292 electrical insulation Methods 0.000 claims description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- 238000005546 reactive sputtering Methods 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- -1 hydrogen ions Chemical class 0.000 claims description 2
- 238000005304 joining Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 229910052580 B4C Inorganic materials 0.000 claims 1
- INAHAJYZKVIDIZ-UHFFFAOYSA-N boron carbide Chemical compound B12B3B4C32B41 INAHAJYZKVIDIZ-UHFFFAOYSA-N 0.000 claims 1
- 239000000377 silicon dioxide Substances 0.000 description 18
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910017214 AsGa Inorganic materials 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 238000013021 overheating Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 230000001143 conditioned effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 231100001261 hazardous Toxicity 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000001534 heteroepitaxy Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
- H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Materials Engineering (AREA)
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
- Thin Film Transistor (AREA)
Abstract
L'invention concerne une structure semiconductrice comprenant une couche superficielle semiconductrice (2) séparée d'un substrat support (1) par une zone intermédiaire (3). La zone intermédiaire (3) est une multicouche et comprend au moins une couche isolante électriquement (5) et au moins une couche de conductibilité thermique satisfaisante (4) pour assurer un fonctionnement considéré comme correct du ou des dispositifs électroniques qui doivent être élaborés à partir de la couche superficielle semiconductrice (2), la couche en contact avec la couche semiconductrice présentant en outre une qualité électrique d'interface considérée comme suffisamment bonne avec la couche semiconductrice (2).
Description
STRUCTURE SEMICONDUCTRICE EN COUCHE MINCE COMPORTANT
UNE COUCHE DE REPARTITION DE CHALEUR
Domaine technique La présente invention concerne une structure semiconductrice en couche mince et des
procédés de réalisation d'une telle structure.
Par structure semiconductrice en couche mince, on entend une structure possédant en surface une fine couche semiconductrice dans laquelle seront fabriqués des dispositifs électroniques (cette couche est dite couche active) et un substrat jouant un rôle mécanique de support. Ce substrat est généralement isolé électriquement de la couche de surface. Le substrat est constitué soit d'un matériau massif isolant (un diélectrique dans le cas du SOS), soit d'un matériau conducteur ou semiconducteur. Dans ce dernier cas, il peut s'agir du même matériau que celui de la couche de surface (cas du SOI), isolé généralement de la couche de surface par une couche d'isolant. Dans le cas du SOI, le substrat mécanique est usuellement constitué d'un substrat de silicium avec une couche de silice en surface, mais il peut aussi être constitué d'un substrat massif de silice fondu (silicium sur quartz). On connait également d'autres structures semiconductrices en couche mince comme l'AsGa sur silicium, le SiC sur silicium ou le GaN sur saphir, etc. Ces structures sont réalisées soit par des techniques dites de "Wafer Bonding", soit par hétéroépitaxie. Etat de la technique antérieure Les structures semiconductrices en couche mince comme par exemple les structures SOI sont de plus en plus utilisées pour réaliser des dispositifs électroniques. Les structures SOI sont utilisées en particulier pour fabriquer des circuits VLSI logiques et analogiques ou pour fabriquer des composants de puissance. Une structure (ou substrat) SOI présente plusieurs avantages par rapport à un substrat massif de
silicium. L'un de ces avantages est que l'isolant sous-
jacent à la couche de silicium permet de diminuer les capacités parasites des dispositifs élaborés dans la couche de silicium, et cela d'autant plus que cet
isolant est épais.
Un procédé devenu classique de réalisation d'un substrat SOI est le procédé SIMOX (Separation by IMplanted OXygen). Selon ce procédé, l'isolant est une couche enterrée d'oxyde de silicium SiO2 obtenue par implantation uniforme d'oxygène dans un substrat de silicium. Cette technique est maintenant concurrencée par d'autres procédés du type appelé "Wafer Bonding" selon la terminologie anglo-saxonne, (et que l'on désignera par la suite sous l'appellation d'adhésion moléculaire), par exemple le procédé BSOI (décrit par J. HAISMA et al. dans Jap. J. Appl. Phys., vol. 28, page L 725, 1989) ou le procédé UNIBOND (décrit par M.
BRUEL dans Electron. Lett., vol. 31, page 1201, 1995).
La technique SIMOX est encore largement utilisée. Elle est basée sur une implantation d'oxygène à très forte dose. Elle permet la fabrication de couches enterrées de silice uniquement pour des
épaisseurs comprises entre 100 et 400 nm.
L'inconvénient majeur de cette technique est son coût dû à l'implantation ionique à forte dose, et la nécessité de recourir à des équipements non standard en microélectronique. Les techniques de type à adhésion moléculaire ne présentent pas cet inconvénient et permettent en outre, dans le principe, de moduler les épaisseurs de couches ainsi que la nature du matériau constituant l'isolant. Le procédé UNIBOND permet en outre un moindre coût et une meilleurs homogénéité de
la couche de silicium.
Tous les substrats SOI actuels utilisent la silice amorphe SiO2 comme matériau de base de la couche d'isolant enterré. Ce matériau est un bon isolant, est facile à fabriquer et donne de très bonnes interfaces avec le silicium du fait qu'il possède peu de charges fixes et d'états d'interface. Il a de plus une faible constante diélectrique, ce qui est un facteur favorable pour la rapidité des composants à cause de la
diminution des capacités parasites.
La silice présente toutefois un gros inconvénient: sa très faible conductibilité thermique qui est de l'ordre de 0,02 W.m'l.K-1. Ceci entraine un échauffement transitoire et localisé important, tout à
fait gênant pour le bon fonctionnement des composants.
Une méthode pour réduire cet échauffement est de
diminuer l'épaisseur de la couche de silice enterrée.
Cependant, cette diminution d'épaisseur a pour inconvénients d'une part d'augmenter les capacités parasites (donc de diminuer la rapidité des composants) et, d'autre part, de diminuer la tenue électrique. Par ailleurs, la diminution d'épaisseur de la couche d'isolant n'est pas aisée à obtenir dans la mise en oeuvre des procédés du type à adhésion moléculaire o une bonne qualité de collage est obtenue beaucoup plus facilement avec des couches dont l'épaisseur dépasse
300 nm.
Il a donc été envisagé de remplacer la silice par un autre matériau isolant présentant une meilleure conductibilité thermique. Cependant, la résolution des problèmes électriques aux interfaces silicium/isolant avec les matériaux isolants proposes parait extrêmement hasardeuse. De plus, on ne sait pas actuellement fabriquer des substrats SOI avec ces matériaux. On ne sait pas en particulier obtenir un collage isolant/silicium permettant d'obtenir des
structures par les techniques d'adhésion moléculaire.
Il existe également les structures de type SiC sur silicium ou AsGa sur silicium avec généralement une couche isolante intermédiaire- Ces structures sont souvent utilisées pour la réalisation de composants hyperfréquence de puissance. De ce fait, la dissipation thermique dans le composant est énorme et la conductibilité thermique du silicium et/ou des diélectriques utilisés est insuffisante pour assurer une température de jonction qui ne soit pas
rédhibitoire.
Exposé de l'invention Pour remédier à ce problème, il est proposé, selon la présente invention, une structure semiconductrice en couche mince possédant plusieurs couches entre la couche superficielle semiconductrice, à partir de laquelle seront élaborés les composants électroniques, et le substrat support de façon à découpler les fonctions de conductibilité thermique et d'isolation électrique. Ce découplage permet d'optimiser, par un choix de matériaux adéquats ces deux fonctions, étant bien entendu que ces matériaux doivent permettre également une bonne qualité d'interface (tenue mécanique). Le matériau en contact avec la couche de semiconducteur doit en outre
présenter une interface de bonne qualité électrique.
Ainsi, la couche en contact avec la couche superficielle semiconductrice peut être réalisée au moyen d'une couche isolante offrant une bonne isolation
électrique et une bonne qualité électrique d'interface.
Une couche d'un matériau présentant une conductibilité thermique est utilisée pour remédier au problème de l'échauffement produit par les composants électroniques. Une autre couche peut être utilisée pour assurer la liaison de qualité avec le substrat support si la couche de bonne conductibilité thermique ne le permet pas. Elle peut être de faible conductibilité thermique. Si cette couche est isolante, son rôle peut être également de maintenir une épaisseur suffisante d'isolant de faible permittivité sous la couche superficielle semiconductrice afin de garder de faibles capacités parasites pour les composants électroniques et de permettre un collage aisé dans le cas de
l'utilisation de la technique d'adhésion moléculaire.
L'invention a donc pour objet une structure semiconductrice en couche mince comprenant une couche superficielle semiconductrice séparée d'un substrat support par une zone intermédiaire, caractérisée en ce que la zone intermédiaire est une multicouche et comprend au moins une couche isolante électriquement et au moins une couche de conductibilité thermique satisfaisante pour assurer un fonctionnement considéré comme correct du ou des dispositifs électroniques qui doivent être élaborés à partir de la couche superficielle semiconductrice, la couche en contact avec la couche semiconductrice présentant en outre une qualité électrique d'interface considérée comme suffisamment bonne avec la couche semiconductrice. De façon avantageuse, la zone intermédiaire doit présenter une épaisseur suffisante d'isolant de faible permittivité pour que les capacités parasites présentes entre la couche superficielle semiconductrice et le substrat soient suffisamment faibles pour assurer un fonctionnement considéré comme correct du ou des dispositifs électroniques qui doivent être élaborés à partir de la couche superficielle semiconductrice, et une adhérence considérée comme satisfaisante avec la couche superficielle semiconductrice d'une part et avec le substrat d'autre part, au moins pendant
l'élaboration de la structure.
La couche de bonne conductibilité thermique peut ne pas être isolante. Son épaisseur est ajustée en fonction des zones de génération de chaleur dans la couche semiconductrice. Elle peut notamment être multicouche. De façon plus précise, pour que la couche de bonne conductibilité thermique joue efficacement son rôle dans la diffusion de la chaleur générée dans les composants, son épaisseur devra être suffisante. A l'inverse, l'épaisseur de couches intermédiaires éventuelles de relativement faible conductibilité thermique entre cette couche et la couche semiconductrice devra être minimisée. Dans la pratique, les épaisseurs respectives de ces couches nécessaires à un bon fonctionnement thermique dépendront de la taille des composants et de leur fonctionnement (taille des zones de dissipation thermique) et des conductibilités thermiques des différents matériaux (couche semiconductrice, couche dissipatrice, sous-couches et substrat). Selon une première variante, la zone intermédiaire comprend une couche isolante adjacente à ladite couche superficielle semiconductrice et lui conférant ladite qualité électrique d'interface et ladite adhérence satisfaisante, une couche conférant ladite conductibilité thermique satisfaisante, et une couche conférant ladite adhérence satisfaisante avec le substrat si la couche de bonne conductibilité thermique ne le permet pas. Pour une structure SOI, la couche adjacente à la couche superficielle semiconductrice est avantageusement une couche d'oxyde de silicium obtenue, de préférence, par oxydation thermique. De préférence également, pour une structure SOI la couche conférant ladite adhérence satisfaisante avec le substrat est une couche d'oxyde de silicium. La couche conférant la conductibilité thermique satisfaisante peut être constituée d'un matériau choisi parmi le silicium polycristallin, le diamant, l'alumine, le nitrure de silicium, le nitrure d'aluminium, le nitrure de bore,
le carbure de silicium.
Selon une deuxième variante, la zone intermédiaire comprend une couche en contact avec la couche superficielle semiconductrice destinée à conférer ladite qualité électrique d'interface et ladite adhérence satisfaisante avec ladite couche superficielle, et conférant ladite conductibilité thermique satisfaisante. Cette couche est soit déposée, soit épitaxiée sur la couche superficielle et elle est par exemple une couche de carbure de silicium cubique pour une structure SOI. La zone intermédiaire comprend en outre une couche isolante déposée sur ladite couche de bonne conductibilité thermique et destinée à conférer l'isolation de ladite zone et ladite adhérence satisfaisante avec le substrat. Cette couche est avantageusement en oxyde de silicium pour une structure SOI. L'invention a aussi pour objet un procédé de réalisation d'une structure semiconductrice comprenant une couche superficielle semiconductrice séparée d'un substrat support par une zone intermédiaire, caractérisé en ce qu'il comprend les étapes suivantes: - fabrication sur une face d'un premier substrat d'une première couche d'un matériau présentant avec le premier substrat une qualité électrique d'interface considérée comme suffisamment bonne, - dépôt sur la couche fabriquée sur ladite face du premier substrat d'une deuxième couche de matériau, la première ou la deuxième couche possédant une conductibilité thermique satisfaisante pour assurer un fonctionnement considéré comme correct du ou des dispositifs électroniques qui doivent être élaborés à partir de la couche superficielle, la première et/ou la deuxième couche étant en outre isolante, - fabrication éventuellement d'une couche de collage sur un deuxième substrat destiné à constituer le substrat support de la structure, la couche de collage étant destinée à permettre un collage par adhésion moléculaire du deuxième substrat sur ladite face du premier substrat revêtue desdites première et deuxième couches de matériau, collage par exemple par adhésion moléculaire du premier et du deuxième substrat, procurant ainsi ladite zone intermédiaire, - réduction de l'épaisseur du premier
substrat jusqu'à obtenir ladite couche superficielle.
La couche de collage est avantageusement une couche d'oxyde de silicium obtenue par oxydation thermique pour une structure SOI. De même, la première couche est par exemple une couche isolante fabriquée sur ladite face du premier substrat, avantageusement une couche d'oxyde de silicium obtenue par oxydation thermique. La deuxième couche est par exemple la couche possédant une conductibilité thermique satisfaisante. Elle peut être une couche d'un matériau choisi parmi le silicium polycristallin déposé par LPCVD, le diamant déposé par PECVD, l'alumine déposée par pulvérisation cathodique réactive, le nitrure de silicium déposé par CVD, le nitrure d'aluminium déposé par CVD, le nitrure de bore déposé par CVD, du carbure de silicium déposé par CVD ou toute autre couche d'un matériau de bonne conductibilité thermique. Une couche de collage peut être également déposée sur ladite face du premier substrat revêtue desdites première et deuxième couches de matériau afin de contribuer au collage par adhésion moléculaire avec la couche de collage fabriquée sur le deuxième substrat. Cette couche de collage est avantageusement une couche d'oxyde de silicium déposée, par exemple, par CVD. La réduction de l'épaisseur du premier substrat peut être obtenue par l'utilisation d'une ou plusieurs techniques parmi: la rectification, l'attaque chimique, le polissage, la séparation suite à un traitement thermique le long d'un plan de clivage
induit par implantation ionique.
La fabrication de la première couche peut être obtenue par dépôt, épitaxie, oxydation,...,
suivant la nature du matériau de ladite couche.
L'invention a encore pour objet un procédé de réalisation d'une structure semiconductrice comprenant une couche superficielle semiconductrice séparée d'un substrat support par une zone intermédiaire, caractérisé en ce qu'il comprend les étapes suivantes: - épitaxie sur une face d'un premier substrat d'une première couche, - dépôt sur la première couche épitaxiée d'une deuxième couche, l'une des première ou deuxième couches possédant une conductibilité thermique satisfaisante pour assurer un fonctionnement considéré comme correct du ou des dispositifs électroniques qui doivent être élaborés à partir de la couche superficielle semiconductrice, l'autre des première et deuxième couches étant isolante et destinée à conférer à la zone intermédiaire une épaisseur suffisante d'isolant de faible permittivité pour que les capacités parasites présentes entre la couche superficielle semiconductrice et le substrat support soient suffisamment faibles pour assurer un fonctionnement considéré comme correct du ou des dispositifs électroniques qui doivent être élaborés dans la couche superficielle semiconductrice, et destinée à être rendue solidaire, par adhésion moléculaire, avec une adhérence considérée comme satisfaisante avec le substrat support, - implantation ionique, par des ions hydrogène, du premier substrat au travers des couches revêtant ladite face pour y induire, à une distance de ladite face correspondant à l'épaisseur de la couche superficielle semiconductrice, un plan de clivage le long duquel une séparation en deux parties du premier substrat pourra être obtenue grâce à un traitement thermique, solidarisation, par ladite adhésion moléculaire, du substrat support et du premier substrat revêtu desdites première et deuxième couches, traitement thermique afin d'obtenir
ladite séparation en deux parties du premier substrat.
La première couche épitaxiée peut être une couche de carbure de silicium cubique. L'implantation ionique mise en oeuvre peut être utilisée pour contribuer à parfaire l'isolation électrique de la couche de carbure de silicium cubique. Avantageusement, la deuxième couche déposée sur la couche épitaxiée est une couche
d'oxyde de silicium.
il
Brève description des dessins
L'invention sera mieux comprise et d'autres avantages et particularités apparaîtront à la lecture
de la description qui va suivre, donnée à titre
d'exemple non limitatif, accompagnée des figures annexées parmi lesquelles: - la figure 1 montre, en vue transversale, une structure semiconductrice à couche de répartition de chaleur selon la présente invention, - les figures 2A à 2D illustrent différentes étapes d'un premier procédé de réalisation d'une structure semiconductrice selon la présente invention, - les figures 3A et 3B illustrent différentes étapes d'un deuxième procédé de réalisation d'une structure semiconductrice selon la présente invention.
Description détaillée de modes de réalisation de
l'invention La figure 1 montre un premier exemple de structure semiconductrice selon l'invention. Cette structure comporte un substrat support 1 par exemple en silicium, une couche superficielle 2 en silicium et une zone intermédiaire 3. La zone intermédiaire 3 comporte au moins une couche 4 de bonne conductibilité thermique, une couche isolante 5 conférant une bonne qualité électrique de l'interface avec la couche semiconductrice superficielle 2 et une couche isolante 6, pouvant être de faible conductibilité thermique,
adhérant au substrat support 1.
Dans le cas d'une structure SOI mettant en oeuvre le procédé d'adhésion moléculaire, on peut en particulier réaliser la couche 6 en silice. Cette
couche 6 peut bien sûr être une multicouche.
Lorsque la couche 4 de bonne conductibilité thermique permet d'avoir directement une bonne interface électrique avec la couche superficielle en
silicium 2, la couche 5 peut être omise.
On peut également, si la couche 4 présente
une bonne adhérence au substrat 1, omettre la couche 6.
A titre d'exemple, on peut avoir un empilement du type
couche superficielle 2 en SiC - couche 5 en SiO2 -
couche 4 en SiC - support 1.
La structure selon l'invention permet de garder les matériaux et les épaisseurs permettant à la fois une fabrication aisée et un bon fonctionnement des dispositifs électroniques qui seront réalisés sur ou
dans la couche superficielle semiconductrice.
La couche 4 (ou les couches 4) agit comme répartiteur de la chaleur et permet de diminuer l'élévation de la température au niveau du dispositif émetteur de chaleur tout en permettant de garder la ou les couches sous-jacentes de faible conductibilité
thermique et de relativement forte épaisseur.
La couche isolante 5 peut également être
une multicouche isolante.
L'intérêt de l'invention du point de vue thermique peut être montré grâce à l'exemple suivant se rapportant à une structure SOI. On suppose un échauffement localisé de 0,2 lm de diamètre, correspondant à peu près à l'échauffement créé par un transistor de génération avancée. On a calculé l'échauffement résultant en fixant la nature (silice) et l'épaisseur des matériaux des couches 5 et 6 (respectivement 0,1 et 0,3 Dm) et on a fait varier la nature et l'épaisseur de la couche 4. On a utilisé pour cela un modèle très simple, assimilant la structure à une structure hémisphérique. On constate que l'adjonction d'une couche de répartition 4 d'épaisseur modérée (de l'ordre de la dimension du dispositif électronique) fabriquée dans des matériaux divers de conductibilités thermiques variées, mais néanmoins toujours supérieures à celles de la silice, permet de s'approcher assez vite de l'échauffement correspondant à la présence de la seule couche de silice 5 de 0,1 pm d'épaisseur. Du point de vue rapidité du dispositif électronique, on a intérêt à choisir pour la couche 4 un matériau isolant et si possible de faible constante diélectrique. Ceci permet en effet de diminuer les
capacités et les pertes diélectriques.
Un premier procédé de réalisation d'une structure semiconductrice selon la présente invention va maintenant être décrit en relation avec les figures
2A à 2D.
La figure 2A montre un premier substrat 10 par exemple en silicium ou en SiC sur une face duquel on a fabriqué une couche 15 d'un matériau isolant présentant avec le substrat 10 une qualité électrique d'interface considérée comme suffisamment bonne. De préférence, la couche 15 est une couche de silice obtenue par oxydation thermique. On dépose ensuite sur la couche 15 une couche 14 possédant une conductibilité thermique satisfaisante. Parmi les matériaux susceptibles d'être utilisés, on peut citer le silicium polycristallin déposé par LPCVD, le diamant déposé par PECVD, l'alumine déposé par pulvérisation cathodique réactive à partir d'une cible d'aluminium, le nitrure de silicium, le nitrure d'aluminium, le nitrure de bore déposés par CVD et le SiC déposé par CVD. Sur la couche 14, on peut éventuellement déposer une couche de collage 16', de préférence une couche de silice déposée par exemple par CVD, sauf si la couche 14 permet un
collage direct avec un deuxième substrat 11.
Le substrat en silicium 10 présente une couche 17 de microcavités disposée parallèlement à la face du substrat sur laquelle ont été obtenues les couches isolantes 15, 14 et 16'. Cette couche de microcavités 17 délimite dans le substrat 10 une couche 12 destinée à devenir la couche superficielle semiconductrice de la structure. Les microcavités ont été obtenues par implantation ionique d'hydrogène dans les conditions décrites dans le document FR-A-2 681 472 afin d'obtenir une séparation en deux parties du substrat 10 le long d'un plan de clivage lors d'un traitement thermique postérieur. L'opération d'implantation ionique peut être effectuée avant ou après l'obtention des couches isolantes 15, 14 et 16' ou entre le dépôt de l'une de ces couches et le dépôt
d'une autre couche.
La figure 2B montre un deuxième substrat 11 par exemple en silicium, servant de substrat support, sur une face duquel on a fabriqué une couche de collage 16". Cette couche de collage est de préférence une couche de silice réalisée par oxydation thermique. Elle n'est nécessaire que si la nature du substrat 11 ne permet pas un collage direct avec la couche 16' (ou
avec la couche 14 en l'absence de couche 16').
La figure 2C illustre l'étape de collage, par adhésion moléculaire, des deux substrats par mise en contact des faces libres et préparées des couches de
collage 16' et 16".
Un traitement thermique approprié (voir le document FR-A-2 681 472) permet ensuite d'obtenir la séparation en deux parties du substrat 10 le long de la couche de microcavités 17. On obtient alors la structure représentée à la figure 2D, qui est une structure SOI comprenant un substrat support 11 et une couche superficielle 12 en silicium séparés par une zone intermédiaire 13. La zone 13 comprend une couche d'interface électrique 15, une couche 14 de conductibilité thermique satisfaisante et une bicouche 16 (formée des couches 16' et 16" en silice) assurant
une bonne adhérence avec le substrat 11.
La face libre de la couche superficielle 12 peut ensuite être conditionnée par polissage et
nettoyage.
Dans cet exemple de réalisation, la couche 14 aurait pu être réalisée directement sur le substrat 11il et le report de cet ensemble effectué par collage sur le premier substrat surmonté de la couche 15. Une couche d'adhérence 16 peut être déposée sur la couche
14 avant report.
Un deuxième procédé de réalisation d'une structure semiconductrice selon la présente invention va maintenant être décrit en relation avec les figures
3A et 3B.
La figure 3A montre un premier substrat 20 par exemple en silicium sur une face duquel on a réalisé, par exemple par épitaxie un matériau de bonne conductibilité thermique pour obtenir une couche correspondante 24. Le matériau épitaxié peut être du carbure de silicium cubique élaboré selon les techniques connues. Sur la couche 24, on dépose ensuite une couche isolante 26, par exemple une couche de silice. Comme précédemment le substrat en silicium présente une couche 27 de microcavités disposée parallèlement à la face du substrat sur laquelle ont été déposées les couches isolantes 24 et 26. Cette couche de microcavités 27 délimite dans le substrat 20 une couche 22 destinée à devenir la couche
superficielle semiconductrice de la structure SOI.
Comme précédemment, la couche 27 de microcavités a été réalisée dans les conditions décrites dans le document
FR-A-2 681 472.
Un deuxième substrat 21 par exemple en
silicium, servant de substrat support, a été préparé.
On réalise ensuite le collage des deux substrats, par adhésion moléculaire, par mise en contact de la face libre de la couche 26 (voir la figure 3A) avec une face libre du substrat 21. Le
résultat obtenu est représenté à la figure 3B.
Une étape de traitement thermique approprié permet ensuite d'obtenir la séparation en deux parties
du substrat 20 le long de la couche de microcavités 27.
Dans cet exemple de réalisation, il est avantageux de réaliser l'étape d'implantation ionique après l'épitaxie de la couche isolante 24. En effet, l'implantation ionique d'hydrogène dans le carbure de silicium, lorsque ce matériau est utilisé, rend celui-ci parfaitement isolant. Ceci permet d'obtenir
une structure SOI de la qualité requise.
On constate aussi que, dans cet exemple de réalisation, il n'y a pas de couche particulière pour obtenir l'interface électrique avec la couche de silicium superficielle. En effet, la couche 24 de bonne conductibilité thermique étant obtenue par épitaxie, l'interface avec la couche superficielle semiconductrice est a priori de qualité électrique satisfaisante.
Claims (27)
1. Structure semiconductrice en couche mince comprenant une couche superficielle semiconductrice (2, 12, 22) séparée d'un substrat support (1, 11, 21) par une zone intermédiaire (3, 13, 33), caractérisée en ce que la zone intermédiaire (3, 13, 33) est une multicouche et comprend au moins une couche isolante électriquement et au moins une couche de conductibilité thermique satisfaisante pour assurer un fonctionnement considéré comme correct du ou des dispositifs électroniques qui doivent être élaborés à partir de la couche superficielle semiconductrice (2, 12, 22), la couche en contact avec la couche semiconductrice présentant en outre une qualité électrique d'interface considérée comme suffisamment
bonne avec la couche semiconductrice.
2. Structure semiconductrice selon la revendication 1, caractérisée en ce que la zone intermédiaire présente une épaisseur suffisante d'isolant de faible permittivité pour que les capacités parasites présentes entre la couche superficielle semiconductrice (2, 12, 22) et le substrat (1, 11, 21) soient suffisamment faibles pour assurer un fonctionnement considéré comme correct du ou des dispositifs électroniques qui doivent être élaborés à partir de la couche superficielle semiconductrice (2,
12, 22).
3. Structure semiconductrice selon l'une
des revendications 1 ou 2, caractérisée en ce que la
zone intermédiaire présente une adhérence considérée comme satisfaisante avec la couche superficielle semiconductrice (2, 12, 22) d'une part et avec le substrat (1, 11, 21) d'autre part, au moins pendant
l'élaboration de la structure.
4. Structure semiconductrice selon la revendication 3, caractérisée en ce que la zone intermédiaire (3, 13) comprend une couche (5, 15) isolante adjacente à ladite couche superficielle semiconductrice (2, 12) et lui conférant ladite qualité électrique d'interface et ladite adhérence satisfaisante, une couche (4, 14) conférant ladite conductibilité thermique satisfaisante, et une couche (6, 16) conférant ladite adhérence satisfaisante avec
le substrat (1, 11).
5. Structure semiconductrice selon la revendication 4, caractérisée en ce que, la structure semiconductrice étant une structure SOI, la couche (5, ) adjacente à ladite couche superficielle semiconductrice (2, 12) est une couche d'oxyde de silicium.
6. Structure semiconductrice selon la revendication 5, caractérisée en ce que la couche (5, ) adjacente à ladite couche superficielle semiconductrice (2, 12) est une couche d'oxyde de
silicium obtenue par oxydation thermique.
7. Structure semiconductrice selon l'une
quelconque des revendications 4 à 6, la structure
semiconductrice étant une structure SOI, caractérisée en ce que la couche (6, 16) conférant ladite adhérence satisfaisante avec le substrat (1, 11) est une couche
d'oxyde de silicium.
8. Structure semiconductrice selon l'une
quelconque des revendications 4 à 7, caractérisée en ce
que la couche (4, 14) conférant ladite conductibilité thermique satisfaisante est constituée d'un matériau choisi parmi le silicium polycristallin, le diamant, l'alumine, le nitrure de silicium, le nitrure d'aluminium, le nitrure de bore et le carbure de
silicium.
9. Structure semiconductrice selon la revendication 3, caractérisée en ce que la zone intermédiaire (23) comprend une couche (24) en contact avec la couche superficielle semiconductrice (22) et destinée à conférer ladite qualité électrique d'interface et ladite adhérence satisfaisante avec ladite couche superficielle semiconductrice (22), et conférant ladite conductibilité thermique satisfaisante.
10. Structure semiconductrice selon la revendication 9, caractérisée en ce que, la structure semiconductrice étant une structure SOI, ladite couche (24) en contact avec la couche superficielle semiconductrice (22) est une couche de carbure de
silicium cubique.
11. Structure semiconductrice selon l'une
des revendications 9 ou 10, caractérisée en ce que la
zone intermédiaire (23) comprend en outre une couche isolante (26) disposée sur ladite couche de conductibilité thermique satisfaisante et destinée à conférer l'isolation de ladite zone et ladite adhérence
satisfaisante avec le substrat (21).
12. Structure semiconductrice selon la revendication 11, caractérisée en ce que, la structure semiconductrice étant une structure SOI, la couche (26) déposée sur ladite couche de conductibilité thermique
satisfaisante est une couche d'oxyde de silicium.
13. Procédé de réalisation d'une structure semiconductrice comprenant une couche superficielle semiconductrice (12) séparée d'un substrat support (11) par une zone intermédiaire (13), caractérisé en ce qu'il comprend les étapes suivantes: - fabrication sur une face d'un premier substrat (10) d'une première couche d'un matériau (15) présentant avec le premier substrat (10) une qualité électrique d'interface considérée comme suffisamment bonne, - dépôt sur la couche (15) fabriquée sur ladite face du premier substrat (10) d'une deuxième couche de matériau (14), la première ou la deuxième couche possédant une conductibilité thermique satisfaisante pour assurer un fonctionnement considéré comme correct du ou des dispositifs électroniques qui doivent être élaborés à partir de la couche superficielle (12), la première et/ou la deuxième couche étant en outre isolante, - collage du premier substrat (10), du côté de ladite face, sur un deuxième substrat (11) destiné à constituer le substrat support de la structure, procurant ainsi ladite zone intermédiaire, réduction de l'épaisseur du premier substrat (10) jusqu'à obtenir ladite couche
superficielle (12).
14. Procédé de réalisation d'une structure semiconductrice comprenant une couche superficielle semiconductrice séparée d'un substrat support par une zone intermédiaire, caractérisé en ce qu'il comprend les étapes suivantes: - fabrication sur une face d'un premier substrat d'une première couche d'un matériau présentant avec le premier substrat une qualité électrique d'interface considérée comme suffisamment bonne, - dépôt, sur une face d'un deuxième substrat destiné à constituer le substrat support de la structure, d'une deuxième couche de matériau, la première ou la deuxième couche possédant une conductibilité thermique satisfaisante pour assurer un fonctionnement considéré comme correct du ou des dispositifs électroniques qui doivent être élaborés à partir de la couche superficielle, la première et/ou la deuxième couche étant en outre isolante, - collage du premier substrat sur le deuxième substrat, du côté desdites faces, procurant ainsi ladite zone intermédiaire.
15. Procédé selon l'une des revendications
13 ou 14, caractérisé en ce que le collage du premier substrat (10) sur le deuxième substrat (11) est réalisé
par adhésion moléculaire.
16. Procédé selon la revendication 15, caractérisé en ce qu'une couche de collage (16") a été fabriquée sur le deuxième substrat (11), la couche de collage (16") étant destinée à permettre ledit collage
par adhésion moléculaire.
17. Procédé selon la revendication 16, caractérisé en ce que la couche de collage (16") fabriquée sur le deuxième substrat (11) est une couche
d'oxyde de silicium obtenue par oxydation thermique.
18. Procédé selon l'une quelconque des
revendications 13 à 17, caractérisé en ce que la
première couche (15) fabriquée sur ladite face du premier substrat (10) est une couche d'oxyde de
silicium obtenue par oxydation thermique.
19. Procédé selon l'une quelconque des
revendications 13 à 18, caractérisé en ce que la couche
possédant une conductibilité thermique satisfaisante est une couche d'un matériau choisi parmi le silicium polycristallin déposé par LPCVD, le diamant déposé par PECVD, l'alumine déposée par pulvérisation cathodique réactive, le nitrure de silicium déposé par CVD, le nitrure d'aluminium déposé par CVD, le nitrure de bore déposé par CVD et le carbure de silicium déposé par CVD.
20. Procédé selon l'une quelconque des
revendications 13 à 19, caractérisé en ce qu'une couche
de collage (16') est également déposée sur le premier substrat (10) du côté de ladite face afin de contribuer au collage par adhésion moléculaire avec le deuxième
substrat (11).
21. Procédé selon la revendication 20, caractérisé en ce que la couche de collage (16') déposée sur le premier substrat (10) est une couche
d'oxyde de silicium.
22. Procédé selon la revendication 21, caractérisé en ce que la couche de collage (16') déposée sur le premier substrat (10) est une couche
d'oxyde de silicium déposée par CVD.
23. Procédé selon l'une quelconque des
revendications 13 à 22, caractérisé en ce que la
réduction de l'épaisseur du premier substrat (10) est obtenue par l'utilisation d'une ou plusieurs techniques parmi: la rectification, l'attaque chimique, le polissage, la séparation suite à un traitement thermique le long d'un plan de clivage induit par
implantation ionique.
24. Procédé de réalisation d'une structure semiconductrice comprenant une couche superficielle semiconductrice (22) séparée d'un substrat support (21) par une zone intermédiaire (23), caractérisé en ce qu'il comprend les étapes suivantes: - épitaxie sur une face d'un premier substrat (20) d'une première couche (24), - dépôt sur la première couche épitaxiée (24) d'une deuxième couche (26), l'une des première ou deuxième couches possédant une conductibilité thermique satisfaisante pour assurer un fonctionnement considéré comme correct du ou des dispositifs électroniques qui doivent être élaborés à partir de la couche superficielle semiconductrice (22), l'autre des première et deuxième couches étant isolante et destinée à conférer à la zone intermédiaire (23) une épaisseur suffisante d'isolant de faible permittivité pour que les capacités parasites présentes entre la couche superficielle semiconductrice (22) et le substrat support (21) soient suffisamment faibles pour assurer un fonctionnement considéré comme correct du ou des dispositifs électroniques qui doivent être élaborés à partir de la couche superficielle semiconductrice (22), et destinée à être rendue solidaire, par adhésion moléculaire, avec une adhérence considérée comme satisfaisante avec le substrat support (21), - implantation ionique, par des ions hydrogène, du premier substrat (20) au travers des couches (24, 26) revêtant ladite face pour y induire, à une distance de ladite face correspondant à l'épaisseur de la couche superficielle semiconductrice (22), un plan de clivage le long duquel une séparation en deux parties du premier substrat (20) pourra être obtenue grâce à un traitement thermique, - solidarisation, par ladite adhésion moléculaire, du substrat support (21) et du premier substrat (20) revêtu desdites première et deuxième couches (24, 26), - traitement thermique afin d'obtenir ladite séparation en deux parties du premier substrat (20).
25. Procédé selon la revendication 24, caractérisé en ce que la première couche (24) épitaxiée sur ladite face du premier substrat (20) est une couche
de carbure de silicium cubique.
26. Procédé selon la revendication 25, caractérisé en ce que ladite implantation ionique contribue à parfaire l'isolation électrique de la
couche de carbure de silicium cubique (24).
27. Procédé selon l'une quelconque des revendications 24 à 26, caractérisé en ce que la
deuxième couche (26) déposée sur la couche épitaxiée (24) est une couche d'oxyde de silicium.
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR9808919A FR2781082B1 (fr) | 1998-07-10 | 1998-07-10 | Structure semiconductrice en couche mince comportant une couche de repartition de chaleur |
EP99929439A EP1103072A1 (fr) | 1998-07-10 | 1999-07-08 | Structure semiconductrice en couche mince comportant une couche de repartition de chaleur |
KR1020017000370A KR100662694B1 (ko) | 1998-07-10 | 1999-07-08 | 열 분산층을 포함하는 박막 반도체 구조 |
JP2000559589A JP2002525839A (ja) | 1998-07-10 | 1999-07-08 | 熱伝導層を有する薄膜層型半導体構造体 |
PCT/FR1999/001659 WO2000003429A1 (fr) | 1998-07-10 | 1999-07-08 | Structure semiconductrice en couche mince comportant une couche de repartition de chaleur |
US10/093,889 US20020089016A1 (en) | 1998-07-10 | 2002-03-11 | Thin layer semi-conductor structure comprising a heat distribution layer |
US10/928,057 US7300853B2 (en) | 1998-07-10 | 2004-09-02 | Thin layer semi-conductor structure comprising a heat distribution layer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR9808919A FR2781082B1 (fr) | 1998-07-10 | 1998-07-10 | Structure semiconductrice en couche mince comportant une couche de repartition de chaleur |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2781082A1 true FR2781082A1 (fr) | 2000-01-14 |
FR2781082B1 FR2781082B1 (fr) | 2002-09-20 |
Family
ID=9528546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR9808919A Expired - Fee Related FR2781082B1 (fr) | 1998-07-10 | 1998-07-10 | Structure semiconductrice en couche mince comportant une couche de repartition de chaleur |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP1103072A1 (fr) |
JP (1) | JP2002525839A (fr) |
KR (1) | KR100662694B1 (fr) |
FR (1) | FR2781082B1 (fr) |
WO (1) | WO2000003429A1 (fr) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2816445A1 (fr) * | 2000-11-06 | 2002-05-10 | Commissariat Energie Atomique | Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible |
FR2826378A1 (fr) * | 2001-06-22 | 2002-12-27 | Commissariat Energie Atomique | Structure composite a orientation cristalline uniforme et procede de controle de l'orientation cristalline d'une telle structure |
US6982210B2 (en) | 2003-07-10 | 2006-01-03 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Method for manufacturing a multilayer semiconductor structure that includes an irregular layer |
WO2012066021A1 (fr) * | 2010-11-19 | 2012-05-24 | Soitec | Dispositif électronique destiné à des applications de puissance ou de radiofréquences et son procédé de fabrication |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2809867B1 (fr) * | 2000-05-30 | 2003-10-24 | Commissariat Energie Atomique | Substrat fragilise et procede de fabrication d'un tel substrat |
US6956268B2 (en) | 2001-05-18 | 2005-10-18 | Reveo, Inc. | MEMS and method of manufacturing MEMS |
US7045878B2 (en) | 2001-05-18 | 2006-05-16 | Reveo, Inc. | Selectively bonded thin film layer and substrate layer for processing of useful devices |
US7163826B2 (en) | 2001-09-12 | 2007-01-16 | Reveo, Inc | Method of fabricating multi layer devices on buried oxide layer substrates |
US6875671B2 (en) | 2001-09-12 | 2005-04-05 | Reveo, Inc. | Method of fabricating vertical integrated circuits |
JP5032743B2 (ja) * | 2002-09-18 | 2012-09-26 | ソワテク | バッファ層を有しないウエハからの緩和された有用層の形成 |
FR2851079B1 (fr) * | 2003-02-12 | 2005-08-26 | Soitec Silicon On Insulator | Structure semi-conductrice sur substrat a forte rugosite |
JP4641817B2 (ja) * | 2005-02-09 | 2011-03-02 | 株式会社神戸製鋼所 | 半導体装置用積層基板の製造方法及び半導体装置 |
KR101236211B1 (ko) | 2008-08-27 | 2013-02-25 | 소이텍 | 선택되거나 제어된 격자 파라미터들을 갖는 반도체 물질층들을 이용하여 반도체 구조물들 또는 소자들을 제조하는 방법 |
KR101478977B1 (ko) | 2009-11-18 | 2015-01-06 | 소이텍 | 글라스 접합층을 이용한 반도체 구조들 및 디바이스들의 제조 방법들 및 이와 같은 방법들에 의해 형성되는 반도체 구조들 및 디바이스들 |
JP4956649B2 (ja) | 2010-07-06 | 2012-06-20 | 三井造船株式会社 | 炭化珪素基板、半導体装置およびsoiウエハ |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0317445A2 (fr) * | 1987-11-20 | 1989-05-24 | Fujitsu Limited | Méthode pour fabriquer un substrat en carbure en carbure de silicium |
WO1991011822A1 (fr) * | 1990-01-24 | 1991-08-08 | Asea Brown Boveri Ab | Dispositif semi-conducteur et procede de fabrication de ce dernier |
EP0570321A2 (fr) * | 1992-05-15 | 1993-11-18 | International Business Machines Corporation | Structure à substrats liés comportant une couche isolant enterrée |
EP0707338A2 (fr) * | 1994-10-13 | 1996-04-17 | STMicroelectronics S.r.l. | Substrat semi-conducteur utilisé pour la fabrication de dispositifs semi-conducteurs intégrés, et procédé de fabrication |
US5773151A (en) * | 1995-06-30 | 1998-06-30 | Harris Corporation | Semi-insulating wafer |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05217824A (ja) * | 1992-01-31 | 1993-08-27 | Canon Inc | 半導体ウエハ及びその製造方法 |
JPH08505009A (ja) * | 1992-12-18 | 1996-05-28 | ハリス・コーポレーション | ダイヤモンド上シリコンの回路構造物及びその製造方法 |
US5543637A (en) * | 1994-11-14 | 1996-08-06 | North Carolina State University | Silicon carbide semiconductor devices having buried silicon carbide conduction barrier layers therein |
-
1998
- 1998-07-10 FR FR9808919A patent/FR2781082B1/fr not_active Expired - Fee Related
-
1999
- 1999-07-08 WO PCT/FR1999/001659 patent/WO2000003429A1/fr active IP Right Grant
- 1999-07-08 JP JP2000559589A patent/JP2002525839A/ja active Pending
- 1999-07-08 KR KR1020017000370A patent/KR100662694B1/ko not_active IP Right Cessation
- 1999-07-08 EP EP99929439A patent/EP1103072A1/fr not_active Ceased
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0317445A2 (fr) * | 1987-11-20 | 1989-05-24 | Fujitsu Limited | Méthode pour fabriquer un substrat en carbure en carbure de silicium |
WO1991011822A1 (fr) * | 1990-01-24 | 1991-08-08 | Asea Brown Boveri Ab | Dispositif semi-conducteur et procede de fabrication de ce dernier |
EP0570321A2 (fr) * | 1992-05-15 | 1993-11-18 | International Business Machines Corporation | Structure à substrats liés comportant une couche isolant enterrée |
EP0707338A2 (fr) * | 1994-10-13 | 1996-04-17 | STMicroelectronics S.r.l. | Substrat semi-conducteur utilisé pour la fabrication de dispositifs semi-conducteurs intégrés, et procédé de fabrication |
US5773151A (en) * | 1995-06-30 | 1998-06-30 | Harris Corporation | Semi-insulating wafer |
Non-Patent Citations (1)
Title |
---|
DI CIOCCIO L ET AL: "Silicon carbide on insulator formation by the Smart-Cut(R) process", MATERIALS SCIENCE AND ENGINEERING B, vol. 46, no. 1-3, April 1997 (1997-04-01), pages 349-356, XP004085343 * |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8481409B2 (en) | 2000-11-06 | 2013-07-09 | Commissariat A L'energie Atomique | Manufacturing process for a stacked structure comprising a thin layer bonding to a target substrate |
WO2002037556A1 (fr) * | 2000-11-06 | 2002-05-10 | Commissariat A L'energie Atomique | Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible |
US6974759B2 (en) | 2000-11-06 | 2005-12-13 | Commissariat A L'energie Atomique | Method for making a stacked comprising a thin film adhering to a target substrate |
FR2816445A1 (fr) * | 2000-11-06 | 2002-05-10 | Commissariat Energie Atomique | Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible |
CN1327505C (zh) * | 2000-11-06 | 2007-07-18 | 法国原子能委员会 | 制造含有粘接到目标基片上的薄层的叠置结构的方法 |
US8679946B2 (en) | 2000-11-06 | 2014-03-25 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Manufacturing process for a stacked structure comprising a thin layer bonding to a target substrate |
FR2826378A1 (fr) * | 2001-06-22 | 2002-12-27 | Commissariat Energie Atomique | Structure composite a orientation cristalline uniforme et procede de controle de l'orientation cristalline d'une telle structure |
WO2003005443A2 (fr) * | 2001-06-22 | 2003-01-16 | Commissariat A L'energie Atomique | Structure composite a orientation cristalline uniforme et procede de controle de l'orientation cristalline d'une telle structure |
WO2003005443A3 (fr) * | 2001-06-22 | 2003-10-16 | Commissariat Energie Atomique | Structure composite a orientation cristalline uniforme et procede de controle de l'orientation cristalline d'une telle structure |
US7258743B2 (en) | 2001-06-22 | 2007-08-21 | Commissariat A L'energie Atomique | Composite structure with a uniform crystal orientation and the method of controlling the crystal orientation of one such structure |
US6982210B2 (en) | 2003-07-10 | 2006-01-03 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Method for manufacturing a multilayer semiconductor structure that includes an irregular layer |
WO2012066021A1 (fr) * | 2010-11-19 | 2012-05-24 | Soitec | Dispositif électronique destiné à des applications de puissance ou de radiofréquences et son procédé de fabrication |
US9198294B2 (en) | 2010-11-19 | 2015-11-24 | Soitec | Electronic device for radiofrequency or power applications and process for manufacturing such a device |
Also Published As
Publication number | Publication date |
---|---|
JP2002525839A (ja) | 2002-08-13 |
KR100662694B1 (ko) | 2006-12-28 |
WO2000003429A1 (fr) | 2000-01-20 |
EP1103072A1 (fr) | 2001-05-30 |
KR20010071813A (ko) | 2001-07-31 |
FR2781082B1 (fr) | 2002-09-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7300853B2 (en) | Thin layer semi-conductor structure comprising a heat distribution layer | |
EP0801419B1 (fr) | Procédé d'obtention d'un film mince de matériau semiconducteur comprenant notamment des composants électroniques | |
FR2781082A1 (fr) | Structure semiconductrice en couche mince comportant une couche de repartition de chaleur | |
EP1922752B1 (fr) | Procede de report d'une couche mince sur un support | |
EP1671361B1 (fr) | Procede de fabrication d'une structure en forme de plaque, en particulier en silicium, application de procede, et structure en forme de plaque, en particulier en silicium | |
WO1998033209A1 (fr) | Procede d'obtention d'un film mince, notamment semiconducteur, comportant une zone protegee des ions, et impliquant une etape d'implantation ionique | |
FR2756847A1 (fr) | Procede de separation d'au moins deux elements d'une structure en contact entre eux par implantation ionique | |
EP1653504A1 (fr) | Structure composite à forte dissipation thermique | |
WO1998020543A2 (fr) | Procede de fabrication d'un film mince sur un support et structure ainsi obtenue | |
FR2923079A1 (fr) | Substrats soi avec couche fine isolante enterree | |
FR2789518A1 (fr) | Structure multicouche a contraintes internes controlees et procede de realisation d'une telle structure | |
FR2797140A1 (fr) | Procede de fabrication de connexions traversantes dans un substrat et substrat equipe de telles connexions | |
FR2910700A1 (fr) | PROCEDE DE FABRICATION D'UN SUBSTRAT SOI ASSOCIANT DES ZONES A BASE DE SILICIUM ET DES ZONES A BASE DE GaAs | |
FR2906078A1 (fr) | Procede de fabrication d'une structure micro-technologique mixte et une structure ainsi obtenue | |
JP2011109125A (ja) | ボンディング層が消滅する間接ボンディング | |
FR2850487A1 (fr) | Procede de realisation de substrats mixtes et structure ainsi obtenue | |
WO2006070167A1 (fr) | Procede de report d'un circuit sur un plan de masse | |
FR3051596A1 (fr) | Procede de fabrication d'un substrat de type semi-conducteur contraint sur isolant | |
FR3062517A1 (fr) | Structure pour application radiofrequence | |
WO2014135802A1 (fr) | Procédé de réalisation d'un collage direct métallique conducteur | |
FR3051595A1 (fr) | Procede de fabrication d'un substrat de type semi-conducteur contraint sur isolant | |
FR2855910A1 (fr) | Procede d'obtention d'une couche tres mince par amincissement par auto-portage provoque | |
FR2625839A1 (fr) | Procede de passivation d'un circuit integre | |
EP1593152B1 (fr) | Structure semi-conductrice sur substrat a forte rugosite | |
EP0701319A1 (fr) | Porte-substrat électrostatique |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
ST | Notification of lapse |
Effective date: 20100331 |