JP2002511988A - 周波数変調入力または中間値を用いたアナログ−デジタル変換 - Google Patents

Abstract

(57)【要約】 周波数変調信号をデジタル出力に変換する方法および装置について開示する。変換器の出力は、サンプリングインターバルＴにわたる各サブサンプリングインターバルにおけるゼロクロス数の三角状重み付け和である。

Description

【発明の詳細な説明】 周波数変調入力または中間値を用いたアナログ−デジタル変換 技術分野 本発明は信号処理に関し、より詳しくは周波数変調(ＦＭ)信号から対応するデ ジタル信号への変換、および／または、アナログ信号から対応するデジタル信号 への変換に関する。 背景技術 本発明者らは、“Delta-Sigma Modulators using Frequency-Modulated Inter mediate Values”(Hovin,M.,Olsen A.,Lande,T.S.,Toumazou,L.,I.E.E.E.J.Soli d State Circuits,Vol.32,No.1,Jan.1997)という論文において、搬送信号がアナ ログ入力信号x(t)によって周波数変調されることにより周波数変調信号ｆｍ（ｔ ）を生成する回路について記述している。周波数変調信号ｆｍ（ｔ）の立ち上が りエッジは、デジタルモジュロ２ⁿカウンタによってカウントされ、その総カウ ント数がサンプリング周波数ｆ_sでサンプリングされる。サンプリングされたカ ウントを微分すると、アナログ入力ｘ（ｔ）に対応するデジタル出力ｙ_nが生成 される。 この公知の回路は、サンプリング処理前にカウント処理がアナログ入力信号ｘ （ｔ）を効果的に積分するため、すぐれた信号対雑音特性を示す。よって、積分 された入力信号に対してサンプリングが行なわれ、量子化雑音Ｑ_nが付加される ことになる。サンプリング後、量子化された積分入力信号は量子化雑音Ｑととも に微分され、出力信号ｙ_nを生成する。従って、デジタル信号ｙ_nは式１によって 得られる。 ここで、ｚ^-1は単位遅延演算子であり、ｘ_nはｘ（ｔ）の量子化値である。量子 化雑音Ｑと（１−Ｚ^-1）の積は、一次のデルタ−シグマノイズシェーピングと等 価であり、これによりアナログ−デジタル変換器の信号対雑音比が向上する。 このタイプの基本的な周波数−デジタル変換器は、ＦＭ信号の立ち上がりエッ ジ数が連続的にカウントされた後、連続するサンプリング周期Ｔ_s（＝１／ｆ_s） ごとのカウント値の差が「ダンプ」されて出力されるため、「カウントアンドダ ンプ」変換器として知られる。そのようなカウントアンドダンプシステムは、連 続するサンプリング周期Ｔ_sごとの立ち上がりエッジのカウント数を加算し、デ シメーションして、デシメーション周期Ｔ_d＝１／ｆ_d（ｆ_s＞ｆ_d）における推定 瞬間周波数を得るような、オーバーサンプリングにも使用することができる。 本発明は、公知の「カウントアンドダンプ」式周波数−デジタル変換器および アナログ−デジタル変換器の改善を図るものである。 発明の開示 本発明の第一の態様は、振動信号を、サンプリングインターバルＴにわたる振 動信号の瞬間周波数を表わすデジタル信号に変換する方法であり、この方法では 、振動信号が振動信号の継続的サイクルの対応する点の発生をカウントするデジ タルカウンタに入力され、カウンタからの出力がサンプリング周波数ｆ_s（ここ で１／ｆ_s＜Ｔ）で読み取られて複数のサンプリングのサブインターバルＴ_sに対 する複数のカウント値が得られ、各カウント値がインターバルＴにおけるそれぞ れのサブインターバルＴ_sの位置の関数である重みで重み付けされ、重み付けさ れたサブインターバルが合計されて出力が生成される。 本発明の方法によれば、この方法によって生成されるデジタル出力がサンプリ ングインターバルＴにわたる各サブインターバルＴ_sに対するカウント値の重み 付け和になるように、各サブインターバルＴ_sのサイクルカウント値に重み付け 情報が適用される。これにより、サンプリングインターバルにおける各サブイン ターバルの位置に関係する出力の中に、情報が組み込まれることになり、これに よって信号対雑音比が増大する。公知の「カウントアンドダンプ」変換器では、 各サブインターバルＴ_sの重み付けは等しく、位置情報が含まれていない。 重み関数は、サンプリングインターバルＴの初めと終わりにおいて最小値を取 ることが好ましく、サンプリングインターバルの中央で最大値を取ってもよい。 これにより、インターバルＴの中央部におけるサブインターバルの方が、サンプ リング時に切り落とされ得る端部のサブインターバルよりも大きな重みが付され る。重み関数は、サンプリングインターバルの中央の両側のいずれにおいてもサ ブインターバルの重み付けが等しくなるように、対称的であることが好ましい。 好適な実施例では、重み付けは三角形状であるが、他の重み関数も同様に用い ることができる。インターバルＴにわたり、適用される重みは線形に増加し、例 えば第一のサブインターバルの最小値から中央サブインターバルで最大重み付け が得られるまで各Ｔ_sごとに１ずつ増加し、それから重みは線形に減少し、最終 サブインターバルで最小値が得られるまで、例えば各Ｔ_sごとに１ずつ減少する 。 出力は、連続するデジタル出力に関連するサンプリングインターバルＴがオー バーラップするように、すなわち、少なくとも２つの連続したデジタル出力が、 少なくともいくつかの共通したサブインターバルＴ_sに関連したカウント値を含 むように、１／Ｔ以上の周波数で出力されることが好ましい。この実施例におい ては出力周波数はｆ_d（＝１／Ｔ_d）であり、Ｔ＝２Ｔ_dである。従って２つの連 続した出力はＤ（＝Ｔ_d／Ｔ_s）個のサブインターバルを共通に含むが、各Ｔ₃が それぞれのサンプリングインターバルＴおいて異なった位置で出現するため、各 出力における各Ｔ_sのカウント値に対する重み付けは異なる。前記数量Ｄはデシ メーション比である。 重み付けは、信号処理部品を適切に構成したものによって、各カウント値に適 用することができる。しかし、好適な実施例では、連続したカウント値は連続し たサブインターバルＴ_sにわたって合計され、合計されたカウント値が規則的な デシメーションインターバルＴ_dでサンプリングされた後、サンプリングされた 合計値がＴ_dに同期した微分回路で２回微分される。この方法による出力は、サ ンプリングインターバル２Ｔ_dにわたって、各サブインターバルＴ_sにおける振動 信号の連続したサイクルにおける対応した点の発生回数を、三角状重み付け和し たものである。 これ自体が新規性を有する構成であり、本発明の更なる態様は、振動信号を、 振動信号の瞬間周波数を表わすデジタル信号に変換する方法を提供する。この方 法において、振動信号は、振動信号の連続するサイクルの対応する点の出現をカ ウントするカウンタに入力され、カウンタからの出力は、サブサンプリング周波 数ｆ_sでサンプリングされる。サンプリングされた出力は、連続したサブサンプ リングインターバルＴ_sにわたって合計され、合計されたカウント値は、サンプ リング周波数ｆ_dでサンプリングされた後、サンプリング周波数ｆ_dでクロックさ れる微分回路によって２回微分されて出力を生成する。この方法の１つの利点は 、サンプリングによって生じる量子化雑音が、デルタシグマノイズシェーピング されていることである。 振動信号の連続するサイクルの対応する点は、信号の立ち上がりまたは立ち下 がりエッジであることが好ましい。デジタルカウンタは、振動信号の立ち上がり または立ち下がりエッジによってクロックされる累算器であり、信号の立ち上が り（または立ち下がり）エッジによってクロックされて、カウント値が増加する ように構成されたものであることが好ましい。あるいは、ラッチを用いて、制限 された振動信号のサンプリングを行なってもよい。サンプリング周波数をラッチ のクロック入力に適用し、制限された振動信号をラッチのラッチ入力に適用する ようにしてもよい。さらに、ラッチの出力は、カウンタのためのクロック信号と して利用するようにしてもよい。 上記の方法をアナログ信号から対応するデジタル信号への変換に適用するには 、アナログ信号は、搬送周波数を周波数変調するためにのみ用いればよい。上記 の方法を用いて、そのアナログ信号に対応する周波数変調信号の瞬間周波数に対 応するデジタル信号を得ることができる。 本発明は、上記した方法を実行するための回路にも適用できる。 本発明のさらに他の態様は、振動信号を、サンプリングインターバルＴにわた る振動信号の瞬間周波数を表わすデジタル信号に変換する変換器を提供する。こ の変換器は、振動信号のサイクルを継続的にカウントするカウンタと、カウンタ の出力をサブサンプリング周波数ｆ_sでサンプリングするサンプラと、サンプリ ング期間Ｔにわたるサンプリングされたカウント値の重み付け和の形式で出力を 生成する重み付け手段と、を備える。 以下に記載する本発明の実施例は例示することのみを目的としており、添付の 図面を参照しながら説明する。 図面の簡単な説明 図１は、本発明の１つの実施例に係る周波数−デジタル変換器の概略図である 。 図２は、図１の実施例を簡素化した本発明に係る周波数−デジタル変換器の概 略図である。 図３は、図２の変換器の出力と公知の「カウントアンドダンプ」式変換器の出 カの比較を示す。 図４は、本発明に係る周波数−デジタル変換器の実際的な実現例を示す。 図５は、図４の実施例の測定された出力スペクトルを示す。 図６は、図４の実施例のさらに測定された出力スペクトル示す。 図７は、三角形状に重み付けされたゼロクロスカウンタに付加された周波数変 調器を示す。 図８は、電源変調リング発振器を示す。 図９は、圧力変調リング発振器を示す。 図１０は、音変調リング発振器を示す。 図１１は、加速度変調リング発振器を示す。 図１２は、sinc³デシメータと組み合わされた二次ＦΔΣM回路を示す。 図１３は、図１２に示す回路を簡素化したものを示す。 図１４は、一次および二次ＦΔΣM回路の模擬出力スペクトルを示す。 発明を実施するための最良の形態 図１は、本発明の第一の実施例に係る周波数−デジタル変換器の概略図である 。この変換器は、オーバーサンプルされた周波数デルタシグマ変調器（ＦΔΣM ）２を備えており、その変調器の出力はsinc²デシメータ４に出力される。この ＦΔΣＭ２は、位相検出器として、入力周波数変調信号ＦＭの立ち上がりエッジ でクロックされるレジスタを有するモジュロ２ⁿアキュムレータ６を備える。レ ジスタが立ち上がりエッジによってクロックされるたびに、レジスタの内容に二 進法の１がアキュムレータ６の加算器によって加算される。従って、アキュムレ ータ６の出力は、回路の動作開始時からＦＭ信号に発生した立ち上がりエッジ数 （正のゼロクロッシング数）に等しいｎビットワードである。 アキュムレータ６の出力は、サブサンプリング周波数ｆ_sでクロックされるレ ジスタ８に供給される。このレジスタは、インターバルＴ_s＝１／ｆ_sの間、アキ ュ ムレータ６の瞬間出力、すなわち最新のサブサンプリングインターバルＴ_s終了 時点までに発生した立ち上がりエッジの総数を記憶する。したがって、レジスタ ８は、アキュムレータ６の非同期出力をサブサンプリング周波数ｆ_sでサンプリ ングして、サブサンプリングィンターバルＴ_sにわたるＦＭ信号の瞬間周波数に 等しいデジタル値である同期出力を生成する。 レジスタ８の出力は微分器１０に供給され、微分器１０は、現在のサブサンプ リングインターバルに対するレジスタ８の出力から、先のサブサンプリングイン ターバルに対する出力を減算する。従って、微分器１０の出力は、現在のサンプ リングインターバルＴ_sにおける立ち上がりエッジ数に等しいｎビットワードで ある。 微分器１０の出力は、sinc²デシメータ４の入力に供給される。sinc²デシメー タ４は、サブサンプリング周波数ｆ_sでクロックされるモジュロ２^mアキュムレー タ１２を含み、その後に同じアキュムレータ１４が続いている。従って、直列の ２つのアキュムレータ１２、１４の出力は、回路の動作開始以来発生した立ち上 がりエッジの合計値の合計である。 直列の２つのアキュムレータの出力は、デシメーション周波数ｆ_dで作動する スイッチ１６に供給される。サブサンプリングインターバルＴｓに対するデシメ ーションインターバルＴ_dの比は、デシメーション比Ｄ（＝Ｔ_d／Ｔ_s＝ｆ_s／ｆ_d ）である。従って、Ｄ個のサブサンプリングインターバル毎に、直列のアキュム レータ１２、１４の出力が、sinc²デシメータ４の次のステージに供給される。 sinc²デシメータ４の次のステージは、各々がデシメーション周波数ｆ_dでクロ ックされる直列の２つの微分器１８、２０である。よって、sinc²デシメータの 出力、すなわち図１の変換器の出力は、回路の動作開始時から発生した立ち上が り エッジの合計値の合計が、２つのデシメーションインターバルＴ_dにわたって微 分されたものである。sinc²デシメータ４では、入力が２回積分されてから周波 数ｆ_dでダウンサンプルされ、その後２回微分される。従って、sinc²デシメータ ４はデルタシグマノイズシェーピングも行なう。 上記回路の動作を、図１の回路を簡素化した図２を参照しながらより詳細に説 明する。ＦΔΣMの最小ワード長ｎは、ＦＭ信号の最大周波数偏差Δｆをｆ_sで除 した値の関数である。次のsinc²デシメータの最低ワード長ｍは、通常ｎよりも はるかに大きい。しかし、図１の回路でｎがｍに等しく設定された場合は、微分 器１０はその次のアキュムレータ１２の逆であり、従ってこれら２つの要素は除 くことができる。こうして、ｎ＝ｍとすることにより、図１の回路から図２の回 路を形成することができる。従って、図２の回路は、第一のアキュムレータを、 ＦＭ信号の立ち上がりエッジによってクロックされる非同期カウンタで置き換え たsinc²デシメータとみなすことができる。この回路の動作について詳細に説明 する。ＦＭ信号がアナログ信号ｘ（ｔ）で変調されるとすると、ｎ番目のサブサ ンプリングインターバルに対するレジスタ８の出力ａ_nは、次式によって表わさ れる。 ここで、ｘ_iはｊ番目のサブサンプリングインターバルで発生する立ち上がりエ ッジ数であり、これはＦＭ信号の推定瞬間周波数であり、これはまたｊ番目のサ ブサンプリングインターバルにおける変調アナログ信号ｘ（ｔ）のサンプル数に 等しい。 ｎ番目のサブサンプリングインターバルに対するアキュムレータ１４の出力ｂ_n は、 と表わすことができ、ｎ番目のでデシメーションインターバルに対するスイッチ １６からの微分器１８への入力ｃ_nは、このスイッチがＤ個のサブサンプリング インターバル毎に作動するため、 と表わすことができる。 微分器１８の出力ｄ_nは、次式により得られる。 よって、回路の出力ｙ_nは、次式により得られる。 式１および６から、 が得られる。 ここで、ｘ_D(n-2)+k+jは、サブサンプリングインターバルD(n−２）＋ｋ＋ｊに おける立ち上がりエッジ数である。式７から、図２の回路の出力は、ｘ_{D(n-2)+k +j} からＸ_Dnまでのサブサンプリングインターバルにおける立ち上がりエッジカウ ント数の三角状重み付け和であることがわかる。 Ｄ＝４のとき、y₁＝x_-2＋2x_-1＋3x₀＋4x₁＋3x₂＋2x₃＋ｘ₄， y₂＝x₂＋2x₃＋3 x₄＋4x₅＋3x₆＋2x₇+x₈等である。よって、この回路は、デシメーションインター バルを２Ｄ−１個の非オーバーラップインターバルに分割し、各サブインターバ ルにおける立ち上がりエッジ数をカウントし、それぞれのカウントに対応する重 みを掛けて合計して、出力ｙ_nを生成する。ラップアラウンドを避けるため、モ ジュロ２^mは式７の数値範囲よりも大きい必要がある。 図３は、図２の回路の出力と従来のカウントアンドダンプ式周波数−デジタル 変換器の出力とを対比したものである。図２ａは、合計出力において重み１で等 しく重み付けされたカウントアンドダンプ式周波数−デジタル変換器の例を示す 。図２ｂは、ＦＭ信号を示し、図２ｃは本発明による三角状重み付けサンプリン グを示す。図２ｃに示すように、連続する出力の三角状重み付けウィンドウは、 ５０％オーバーラップする。従来のカウントアンドダンプ式周波数−デジタル変 換器の均一ウィンドウ関数を三角状重み付けウィンドウに置き換えることによっ て、一次デルタシグマノイズシェーピングが達成される。 図２の回路の信号対量子化雑音比（ＳＱＮＲ）は、次式によって表わされる。 ここで、ｆ_Nは変調信号のナイキスト周波数である。この式は、ホビン他による ２つの論文“Novel second-orderΔ-Σmodulator/frequency to digital conver ter”，IEEE Electronics Letters Vol．31，No．2 pp．81-82 1995および“Del ta sigma modulators using frequency modulated intermediate values”IEEE J．Solid State Circuits vol.32 No.1 Jan 1997に記載されている。第１項は通 常の立ち上がりエッジカウント式周波数−デジタル変換器の分解能を示しており 、第２項はデルタシグマノイズシェーピングにより向上した分解能を示している 。sinc²デシメータの後に低域通過フィルタが設置されていると、ｆ_dは通常は４ ｆ_Nとして選択される。 上述の回路について実際的な適用例を説明する。例１ 周波数変調センサを使用したデジタル測定システムにおいて、センサ出力仕様 がΔｆ＝８００Ｈｚ，ｆ_N＝１ｋＨｚである場合、ナイキスト周波数で作動しカ−２ｄＢであり、これは１ビット以下に等しい。ｆ_s＝５０ＭＨｚである本発明 の回路の分解能は=６８ｄＢであり、これは１１ビットよりもわずかに大きい。例２ ＦＭ音声復調器において、ＦＭ信号仕様はΔｆ＝１ＭＨｚ，ｆ_N＝２０ｋＨｚ である。ＣＭＯＳのＶＬＳＩを用いて、本発明に係る回路はｆ_s＞２００ＭＨｚ で作動可能であり、これは７７ｄＢ以上すなわち１２ビット以上の分解能を提供 する。従来のカウント周波数−デジタル変換器で得られる最大分解能は約６ビッ ト である。例３ 三角状重み付けゼロクロス検出器をＴＴＬで実現し、ｆ_s=４ＭＨｚ、最大変調 信号周波数ｆ_m＝５００Ｈｚ（ｆ_N＝１ｋＨｚ）であった。２７１Ｈｚの単一正弦 信号で変調された搬送周波数６１０ｋＨｚのＦＭ信号は、ＨＰ８１１６Ａ／ＨＰ ３２４５Ａ信号発生器のセットで提供された。グリッチを回避するため、図４に 示すように、第一ステップのアキュムレーションに先立って、ＤラッチによりＦ Ｍ信号をｆ_sに同期させ、また、１６ビットのデシメータワード長が選択された 。 Δｆ＝６０ｋＨｚ、デシメーション比Ｄ＝１６のときに測定された出力スペク トルを図５に示す。図５のプロットから、デルタシグマ変換から発生する成形量 子化誤差が、１〜１００ｋＨｚの範囲で見られる。約１０ｋＨｚを超える周波数 では、いくらかの過剰な雑音が見られるが、これは恐らく等価量子化レベル０， １に対する狭い内部信号範囲（ｆ_c±Δｆ／ｆ_s＝[０．１３７５，０．１６７５] ）の位置によるものであると考えられる。約１ｋＨｚよりも低い周波数では、信 号発生器自体のスペクトルに対応する高調波歪みを有する雑音フロアが出現する 。図６に、Ｄ＝１０００のときの測定された出力スペクトルを示す。この場合、 出力ワードレートｆ_dは４ｋＨｚである。変換器出力が適切に低域通過フィルタ でフィルタされた場合に、ＳＱＮＲは、式８により理論上は７４ｄＢであり、こ れは、ｆ_Nで作動する標準的なゼロクロスカウント式周波数−デジタル変換器よ りも、約３２ｄＢ向上している。しかし、信号発生器自体から発生すると考えら れる雑音により、測定されたＳＮＲは５６ｄＢであった。周波数変調器の追加によるアナログーデジタル変換 周波数変調器を、三角状重み付けゼロクロス（ＺＣ）カウンタに追加すること により、アナログ−デジタル変換器が実現できる(図７参照)。周波数変調器は、 例えば、変調リング発振器により実現することができる。インバータでリング発 振器を構成した場合、インバータ遅延は、以下の様々な方法によって変調するこ とができる。インバータ電源変調による遅延変調 インバータをベースにしたリング発振器の周波数は、限定された周波数域にお けるインバータ電源電圧の一次関数により近似することができる。図８に電源変 調リング発振器を示し、この場合のアナログ入力信号はインバータの電源電圧で ある。これにより、デジタル部品のみからなるアナログ−デジタル変換器が提供 される。 それぞれのインバータ出力における信号はそれ自体がＦＭ信号であるため、こ れらをサンプリングし合計することにより分解能を増大させることができる。各 ノードをこのようにサンプリングすることにより、リング発振器を任意の偶数個 のインバータで構成することができる。分解能は、１つのインバータの最大遅延 偏差のみによって決定される。３インバータ式リング発振器において、サンプリ ングされた全てのノード値を合計すると、結果は１か２に限定される。従って、 けた上げビットを有さない１ビット加算器を使用することにより、信号から常に 「１」が減算されることになる。けた上げのない３入力１ビット加算器は、３入 力ＸＯＲゲートによって実現できる(３つの入力のうちの１つがハイであるとき にのみ出力はハイである)。温度による遅延変調 インバータ電源に基準電圧を使用すると、インバータのトランジスタゲインが 温度によって直接的に変調されるので、リング発振器を温度センサ（図示せず） として使用することができる。圧力／音による遅延変調 リング発振器をシリコン薄膜上に形成して、ガスまたは真空を内包するＴＥＴ Ｔパッケージ内の１つの壁を構成すると(図９参照)、トランジスタゲインがシリ コン内の応力によって変調されるので、圧力変調リング発振器を提供できる。 パッケージに穴を形成してパッケージがＩＫＫＥＴＥＴＴを構成すると、音変 調リング発振器を提供できる(図１０参照)。加速度による遅延変調 シリコンダイの自由端に重りを付け、他端をパッケージに固定することにより 、シリコンの曲げ範囲は、加速度による応力にさらされるようになる。従って、 インバータをこの曲げ範囲内に一列に配置することにより、加速度変調リング発 振器を提供できる(図１１参照)。二次ノイズシェーピング 三角状重み付けゼロクロス（ＺＣ）カウンタは、入力ステージに更に１つのア ナログステージを追加し、また、第三のモジュロ微分器／積分器対を追加するこ とにより、等価な二次デルタシグマノイズシェーピングを提供するように拡張す ることができる。 “Delta-Sigma Modulators Using Frequency-Modulated Intermediate Va lues”,(Hovin,M.,Olsen,A.,Lande,T.S.,Tomazou,C.,I.E.E.E J.Solid State Ci rcuits,Vol.32,No.1,Jan．1997)、およびHovin,M.,Master Thesis,UIO95,pp．33 -68に記載されているとおり、二次ＦΔΣMは図１２に示すように提供することが できる。二次デルタシグマ変換器の最適なデシメータフィルタはsinc³変換器で あり、これは図１２に示されている。 デシメータと同じモジュールサイズをＦΔΣM出力微分器で選択することによ り(ｎ＝ｍ)、この回路を図１３に示すように簡素化することができる。この回路 において、ＦΔΣM出力微分器はデシメータ入力アキュムレータによって相殺さ れる。二次演算で必要とされるすべての追加的な部品は、鎖線の囲い内に示され ている。この囲い外の回路は、一次の三角状重み付けＺＣカウンタである。 図１４は、一次の三角状重み付けＺＣカウンタ（上方のデータ）および図１３ に示す二次演算（下方のデータ）の模擬出力スペクトルを示す。いずれのシミュ レーションにおいても、ｆ_s＝４０ＭＨｚ、ｆ_d＝３１２ｋＨｚ、ＦＭ搬送周波数 ＝５０ＭＨｚ、最大ＦＭ偏差５ＭＨｚ、ワード長＝２０ビットである。一次回路 では変調信号＝１１ｋＨｚ、修正した回路では９ｋＨｚである。二次回路のノイ ズシェーピング能力が向上したことが明らかに証明されている。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ， ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，Ｌ Ｓ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ， ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，Ｅ Ｅ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ， ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，Ｍ Ｄ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ， ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，Ｕ Ｚ，ＶＮ，ＹＵ，ＺＷ

Claims (1)

1. 【特許請求の範囲】 １．振動信号を、サンプリングインターバルＴにわたる振動信号の周波数を表 わすデジタル信号に変換する方法であって、 前記振動信号の連続するサイクルの対応した点の発生がカウントされ、そのカ ウント値が１／ｆ_s＜Ｔであるサンプリング周波数ｆ_sで読み取られて複数のサン プリングサブインターバルＴ_sに対する複数のカウント値を供給し、各カウント 値が前記インターバルＴにおけるそれぞれのサブインターバルＴ_sの位置の関数 である重みによって重み付けされ、重み付けされたサブインターバルカウントが 合計されて出力を供給する、方法。 ２．前記重み関数が前記サンプリングインターバルＴの最初および最後におい て最低値をとる、請求項１記載の方法。 ３．前記重み関数がサンプリング期間Ｔの中央で最大値をとる、請求項２記載 の方法。 ４．前記重み関数がサンプリング期間Ｔの中央に関して対称である、請求項１ ないし３のいずれかに記載の方法。 ５．前記重み関数が三角形状である、請求項１ないし４のいずれかに記載の方 法。 ６．連続した出力値のサンプリング期間がオーバラップする、請求項１ないし ５のいずれかに記載の方法。 ７．振動信号を、振動信号の周波数を表わすデジタル信号に変換する方法であ って、 前記振動信号の連続したサイクルの対応した点の発生がカウントされ、そのカ ウント値がサブサンプリング周波数ｆ_sでサンプリングされ、サンプリングされ た出力が連続したサブサンプリングインターバルＴ_sにわたって合計され、合計 されたカウントがサンプリング周波数ｆ_dでサンプリングされた後に、サンプリ ング周波数ｆ_dでクロックされる連続した微分器で２度微分されて、出力を供給 する、方法。 ８．前記サンプリングされた出力の合計が、さらに、連続するサブサンプリン グインターバルＴ_sにわたって合計され、これらのさらに合計されたカウント値 がサンプリング周波数ｆ_dでサンプリングされ、また、前記出力がサンプリング 周波数ｆ_dでクロックされる微分器によってさらに微分されて出力を提供する、 請求項７記載の方法。 ９．前記振動信号が周波数変調信号である、請求項１ないし８のいずれかに記 載の方法。 １０．前記振動信号の立ち上がりまたは立ち下がりエッジ数がカウントされる 、請求項１から９のいずれかに記載の方法。 １１．アナログ−デジタル変換の方法であって、 搬送信号がアナログ信号によって周波数変調され、その周波数変調された信号 が、請求項１ないし１０のいずれかに記載の方法によってデジタル信号に変換さ れる方法。 １２．前記搬送信号がリング発振器によって生成される、請求項１１記載の方 法。 １３．前記変調リング発振器が変調可能なインバータ遅延を有する複数のイン バータを備える、請求項１２記載の方法。 １４．前記インバータ遅延は、前記アナログ信号が前記複数のインバータの少 なくとも１つの電源電圧を形成するように構成することによって変調される、請 求項１３記載の方法。 １５．前記インバータ遅延が温度によって変調される、請求項１３記載の方法 。 １６．前記インバータ遅延が圧力によって変調される、請求項１３記載の方法 。 １７．前記インバータ遅延が加速度によって変調される、請求項１３記載の方 法。 １８．振動信号を、サンプリングインターバルＴにわたる前記振動信号の周波 数を表わすデジタル信号に変換する変換器であって、 前記振動信号のサイクルを連続的にカウントするカウンタと、前記カウンタの 出力をサブサンプリング周波数ｆ_sでサンプリングするサンプラと、サンプリン グ期間Ｔにわたってサンプリングされたカウント値の重み付け和の形式で出力を 生成する重み付け手段と、を備える変換器。 １９．前記重み付け手段は、その出力がデシメーション周波数ｆ_dでサンプリ ングされるアキュムレータと、その後段に設置され、デシメーション周波数ｆ_d でクロックされる２つの微分器と、を備える、請求項１８記載の変換器。 ２０．前記重み付け手段は、その出力がデシメーション周波数ｆ_dでサンプリ ングされるアキュムレータと、その後段に配置され、デシメーション周波数ｆ_d でクロックされる３つの微分器を含む、請求項１８記載の変換器。 ２１．搬送周波数をアナログ信号で変調する周波数変調器と、請求項１８、１ ９、および２０のいずれかに記載の変換器とを備え、前記周波数変調器の出力が 前記変換器の入力に供給される、アナロ−デジタル変換器。 ２２．前記周波数変調器が、変調リング発振器を備える、請求項２１記載のア ナログ−デジタル変換器。 ２３．前記変調リング発振器が、変調可能なインバータ遅延を有する複数のイ ンバータを備える、請求項２２記載のアナログ−デジタル変換器。 ２４．前記インバータ遅延は、前記アナログ信号が前記複数のインバータの少 なくとも１つの電源電圧を形成するように構成することによって変調される、請 求項２３記載のアナログ−デジタル変換器。 ２５．前記インバータ遅延が温度によって変調される、請求項２３記載のアナ ログ−デジタル変換器。 ２６．前記インバータ遅延が圧力によって変調される、請求項２３記載のアナ ログ−デジタル変換器変換器。 ２７．前記インバータ遅延が加速度によって変調される、請求項２３記載のア ナログ−デジタル変換器。