JP2002511186A - プログラマブル集積受動デバイス及びその製造方法 - Google Patents

Abstract

(57)【要約】 製造中にプログラム可能な値を備える集積受動デバイスのアレイ構造を提供する方法。本方法は、実質的に導電性の第１の層（３４）を形成すること、及びその実質的に導電性の第１の層の上に集積受動デバイスのアレイ構造の複数の受動素子のアレイ要素（４０ａ、４０ｂ）を形成することを備える。本発明はさらに、複数の受動素子のアレイ要素の上に絶縁層（４２）を形成することを備える。本方法にはさらに、ビア（４４）を絶縁層中に選択的に形成することが含まれる。ビアは、絶縁層上に続いて堆積される実質的に導電性の第２の層（４６）と複数の受動素子のアレイ要素のうち選択された受動素子のアレイ要素との間に電気的接触を形成する。

Description

【発明の詳細な説明】 プログラマブル集積受動デバイス及びその製造方法 発明の背景 本発明は、一般に集積回路（ＩＣ）の製造に関する。より詳細には、本発明は 、製造過程においてキャパシタ値を選択可能なプログラマブルキャパシタ、及び その製造方法に関する。 集積回路は、多くの離散回路及び離散装置を１つの「集積された」回路内に統 合する。現在、集積回路が離散装置ソリューションとして優勢な１つの理由は、 離散式回路の製造、組み立て、試験に掛かるコストにある。例えば、今日、マイ クロプロセッサは、１００万個以上のトランジスタを各辺が５ｃｍ未満の矩形パ ッケージの中に組み込んでいる。プリント回路基板上に離散的且つ分散的に配置 されている同数個のトランジスタは、その数倍の規模のスペースを要求する。当 業者に知られている集積回路技術の他の利点には、信頼性、並びにコストが含ま れる。 昨今の集積回路技術における小型化、及びそれに伴いもたらされる利益は、受 動素子の集積に対しても同様に適用し得る。受動素子、例えば、キャパシタ、抵 抗、インダクタ等が集積されるとき、これら素子は受動素子集積回路と呼ばれる 。 例えば、受動薄膜集積回路の設計においては、異なる値のキャパシタが必要と される。例として、フィルタ又はターミネータ類の設計では、異なる機能性及び 性能を提供するために、抵抗、及びキャパシタは異なる構成並びに値で組み合わ される。従来、この設計は、通常、各回路タイプ及び各値についての、カスタム 設計並びに集積回路レイアウト構成により達成されている。この過程は時間を要 し、誤りをもたらし易く、経済性に劣る。 以下の記述では、説明上、集積キャパシタが選択されている。しかしながら、 発明の概念は、他のタイプの受動素子、例えば、抵抗、インダクタ等に対しても 適用されることに留意すべきである。従来技術では、これまで入手不可能であっ た値を有する集積キャパシタが要求されるとき、要求値を備えるキャパシタを含 む集積回路を生成するために新規のカスタム設計が必要であった。特定の容量値 及び特性を備えるカスタム設計は、設計され、検証されなければならず、また、 要求マスクが生成されなければならず、さらに、要求集積回路を製造するために 製造ステップが構築されなければならないので、このカスタム設計による解決方 法は、極めて多くの時間、努力及び経験を必要とする。以上の説明から理解され るように、カスタム設計による解決方法は、近代電子回路装置により要求される 極めて幅広い装置的価値基準の観点から不利である。 以上の観点から、所定の単一設計を用いて幅広い値を実現し得る、受動素子集 積回路構造及びその製造方法が要求されている。この要求は、従来のカスタム設 計解決方法における上記制限の全てを解決し、これによって、設計所要時間の迅 速化、設計誤りの低減化、製造コストの低減化が提供される。 発明の概要 一つの実施形態では、本発明は製造中にプログラム可能な値を備える集積受動 デバイスのアレイ構造を提供する方法に関係する。本方法は、実質的に導電性の 第１の層を形成すること、及びその実質的に導電性の第１の層の上に集積受動デ バイスのアレイ構造の複数の受動素子のアレイ要素を形成することを備える。本 発明はさらに、複数の受動素子のアレイ要素の上に絶縁層を形成することを備え る。本方法にはさらに、ビアを絶縁層中に選択的に形成することが含まれる。ビ アは、絶縁層上に続いて堆積される実質的に導電性の第２の層と複数の受動素子 のアレイ要素のうち選択された受動素子のアレイ要素との間に電気的接触を形成 する。 他の実施形態では、本発明は、プログラマブルな値を有する集積受動デバイス のアレイ構造を形成する方法に関連する。この方法は、実質的に導電性の第１の 層を形成し、集積受動デバイスのアレイ構造の複数の受動素子のアレイ要素と実 質的に導電性の第１の層とを電気的に結合することを備える。複数の受動素子の アレイ要素は、実質的に導電性の第１の層の上に堆積されている。本方法にはま た、集積受動デバイスのアレイ構造を形成するために実質的に導電性の第２の層 と複数の受動素子のアレイ要素のうち選択された受動素子のアレイ要素とを電気 的に結合することを備える。選択された受動素子のアレイ要素は、複数の受動素 子のアレイ要素のサブセットを意味する。 さらに他の実施形態では、本発明は、第１ノード、第１ノードに電気的に結合 されている複数の受動素子のアレイ要素を有する、集積プログラマブル受動装置 のアレイ構造に関連する。集積プログラマブル受動装置のアレイ構造はさらに、 複数の受動素子のアレイ要素のうち選択された受動素子のアレイ要素に選択的に 電気的結合されている第２ノードをさらに備える。複数の受動素子のアレイ要素 のうち選択された受動素子のアレイ要素は、複数の受動素子のアレイ要素のサブ セットを意味し、プログラマブル受動装置のアレイ構造の値は、実質的に選択さ れた複数の受動素子のアレイ要素の値の集合によって決定される。 他の実施形態では、本発明は複数のキャパシタアレイ要素を有するキャパシタ アレイ構造に関連する。製造中、個々のキャパシタアレイ要素は、最終キャパシ タ構造に含ませるために、あるいは、最終キャパシタ構造から除外するために選 択される。含まれたキャパシタアレイ要素の容量値は、最終キャパシタ構造の容 量値に寄与する。これに対して、除外されたキャパシタアレイの容量値は、最終 キャパシタ構造の容量値に寄与しない。 他の実施形態では、キャパシタアレイ要素は二進法的に関連付けられている。 この実施形態では、あるアレイ要素は、より小さいアレイ要素の２倍の容量値を 有する。例えば、連続キャパシタアレイ要素のセル表面積は、直近の小さい方の セル表面積に対して２倍ずつ増加する。容量はキャパシタを形成するプレートの 表面積に正比例するので、アレイ構造中にｎ個の独立セルを備えることにより、 ２ｎ個の異なる容量値を各アレイ構造について手に入れることができる。 本発明に係るさらに他の実施形態によれば、あるキャパシタアレイ要素は、コ ンタクトを設けることによって組み込みのために選択され、これにより、そのコ ンタクトを介して最終キャパシタ構造のプレート及びノード間における電気的パ スの存在を許容する。これに対して、他の所定のキャパシタアレイ要素は、コン タクトが備えられていないときに、最終キャパシタ構造から除外され、これによ り、最終キャパシタ構造のプレート及びノード間における電気的パスの形成が禁 止される。この方法では、キャパシタアレイ構造の個々のキャパシタアレイ要素 は、コンタクトマスクを適当に設計することにより、プログラム可能に組み込み 又は除外のために選択され得る。 本発明のこれら及び他の利点は、以下の詳細な記載及び図面を参照することに より明らかになろう。 図面の簡単な説明 図１（ａ）及び図１（ｂ）は、本発明に係るプログラマブルキャパシタを実現 する、本発明の一局面に従う並列結合されているキャパシタを有するキャパシタ アレイ構造の概略を図示する。 図１（ｃ）は、最終キャパシタ構造の容量値に寄与する選択及び非選択キャパ シタアレイ要素の概念的な回路図である。 図２は、本発明に係る発明の実施の形態の１つに従う、キャパシタアレイレイ アウトの平面図を図示する。 図３ａ〜ｊは、本発明に係る発明の実施の形態の１つに従う、キャパシタアレ イ構造の製造及びプログラミングに関する関連ステップを図示する。 好適な発明の実施の形態の詳細な説明 本発明の一局面に従うと、発明に係るプログラマブルキャパシタの値は、キャ パシタをプログラマブルキャパシタアレイ構造として製造することにより、製造 過程中において選択され得る。キャパシタの値は、個々のキャパシタアレイ要素 を選択的に含めることにより、製造過程中にプログラム可能に決定され得る。最 終のプログラマブルキャパシタアレイ構造に組み込まれるキャパシタアレイ要素 は、得られるキャパシタの容量値に寄与する。一方、最終のプログラマブルキャ パシタアレイ構造に組み込まれないキャパシタアレイ要素は、得られるキャパシ タの容量値に寄与しない。この概念は、図を参照する以下の説明によりより良く 理解されるであろう。 図１（ａ）〜図１（ｃ）は、本発明の一局面に従うプログラマブルキャパシタ アレイの基礎をなす概念を図示する。図１ａは複数のプログラマブルに関連付け られているキャパシタアレイ要素Ｃ₁、Ｃ₂、Ｃ_3...Ｃ_nからなるプログラマブル キャパシタＣを図示している。プログラマブルに関連付けられているキャパシタ ア レイ要素Ｃ_1...Ｃ_nは、選択時に、各々がプログラマブルキャパシタアレイ中の 他のキャパシタアレイ要素と並列結合されるように配置されている。当業者によ って容易に理解されるように、図１ａのプログラマブルキャパシタアレイの実効 容量値は、ノード１００及びノード１０２に並列結合されているキャパシタアレ イ要素の累積容量に等しい。すなわち、ノード１００とノード１０２間のプログ ラマブルキャパシタＣの値は、最終キャパシタ構造中に組み込まれるキャパシタ アレイ要素Ｃ_1...Ｃ_nによって決定される。 １つの発明の実施の形態では、キャパシタアレイ要素Ｃ₁〜Ｃ_nは、二進法で互 いに関連付けられている。すなわち、キャパシタアレイ要素の値は、２の因数だ け連続増加する。例えば、図１ｂでは、６個のキャパシタアレイ要素Ｃ₁〜Ｃ₆を 備えるプログラマブルキャパシタアレイが図示されている。キャパシタアレイ要 素Ｃ₁〜Ｃ₆が二進法に従い関連付けられているとき、例えば、キャパシタアレイ 要素Ｃ₂はキャパシタアレイ要素Ｃ₁の２倍の容量値を有し、キャパシタアレイ要 素Ｃ₃はキャパシタアレイ要素Ｃ₂の２倍の容量値を有する。キャパシタアレイ要 素Ｃ_mの容量値は最小のキャパシタアレイ要素Ｃ₁の容量値の２^(m-1)倍に等しい ことは理解されるべきである（ｍは１〜ｎの間の任意の整数であり、プログラマ ブルキャパシタアレイ中のキャパシタアレイ要素の全数である）。 理解を容易にするために二進法に従い関連付けられたキャパシタアレイ要素に ついて説明したが、キャパシタアレイ要素の容量値は、任意の予め定められた関 係によって互いに関連付けられ得る。例えば、キャパシタアレイ要素間の容量値 は、線形的、幾何学的、対数関数的、あるいは、指数関数的な関係に従って関連 付けられ得る。当然ながら、キャパシタアレイ要素間の容量値は、任意の他の恣 意的な予め定められた方法によっても互いに関連付けられ得る。 図１ｂでは、キャパシタアレイ要素Ｃ₂及びＣ₃は、最終のキャパシタ構造に組 み込まれていない。このように、図１ｂのキャパシタ構造のキャパシタ容量は、 実質的に、キャパシタアレイ要素Ｃ₁、Ｃ₄、Ｃ₅及びＣ₆（あるいは、Ｃ₁＋８Ｃ₁ ＋１６Ｃ₁＋３２Ｃ₁＝５７Ｃ₁）の容量値の合計に等しい。これまでの説明から 理解されるように、個々のキャパシタアレイ要素を選択的に最終のキャパシタ構 造に組み込み、あるいは、最終のキャパシタ構造から除去することにより別の容 量値が取得され得る。 採用される具体的な製造技術によっては、集積回路のレイアウトは、ある構造 におけるレイヤ間の寄生容量を増大させる場合があり得る。あるキャパシタアレ イ要素に関連する寄生容量は、たとえ、その特定のキャパシタアレイ要素が最終 のキャパシタ構造に組み込まれない場合であっても、最終のキャパシタ構造の容 量値に寄与し得る。この概念を説明するために、図１ｃは図１ｂの最後のキャパ シタ構造の容量値に含まれたキャパシタアレイ要素及び最後のキャパシタ構造の 容量値から除外された各キャパシタアレイ要素のそれぞれの寄与を表象的に図示 する。 図１ｃを参照すると、キャパシタアレイ要素Ｃ１が組み込みの対象に選択され ている。したがって、その容量値は、図１ｂの最終キャパシタ構造について得ら れた容量値に寄与する。図１ｃでは、キャパシタアレイ要素Ｃ１の組み込みが、 ノード１００及びノード１０２に対してキャパシタＣ１を接続することによって 表象的に図示されている。 キャパシタアレイ要素Ｃ₂は組み込みの対象に選択されていない。したがって 、その容量値は、図１ｂの最終キャパシタ構造について得られた容量値に寄与し ない。しかしながら、図１ｃに図示されるように、キャパシタアレイ要素Ｃ２に 関係する寄生容量値は依然として最終キャパシタ構造の容量値に寄与する。この 結果、図１ｃでは、寄生キャパシタＣ_2p（ｐは寄生容量を示す）は表象的にノー ド１００に結合される。同様に、キャパシタアレイ要素Ｃ₃は選択されていない 。図１ｃに図示されているように、キャパシタアレイ要素Ｃ₃に関連する寄生キ ャパシタＣ_3pは、依然として得られたキャパシタ構造の容量値に寄与する。 最後に、キャパシタアレイ要素Ｃ₄及びＣ₅は組み込みの対象に選択されている 。この結果、これらの容量値は、図１ｃに図示されるように、結果として得られ るキャパシタ構造の値に寄与する。図１ｃはまた、発明に係るキャパシタアレイ 構造のプログラマブルな局面を視覚化するためにも役立つ。所定のキャパシタア レイ要素が最終キャパシタ構造への組み込みのために選択されたとき、そのキャ パシタは、スイッチによりキャパシタノード（図１ｃの場合にはノード１００） に結合されているとみなされ得る。所定のキャパシタアレイ要素が最終キャパシ タ構造への組み込みのために選択されていないとき、そのキャパシタはキャパシ タノードに結合されていない。これに対して、非選択キャパシタアレイ要素に関 連する寄生キャパシタは、キャパシタノードに結合されていると見なされ得る。 図２は、本発明に係る発明の実施の形態の１つに従う、プログラマブルキャパ シタアレイのレイアウトを図示する。前述したように他の関係も同様に採用され 得るが、説明を容易にするために、図２のキャパシタアレイ要素は二進法に従い 関連付けられている。 周知のように、キャパシタは、所定の厚さの誘電体を導電領域、又は、導電プ レート間に配置することにより生成され、誘電体に接触しているプレートの表面 面積に正比例し、また、誘電率に正比例すると共に誘電体の厚さに反比例する容 量を有する。この方法では、所定の誘電率及び厚さであって、表面積が２倍の場 合には、容量も２倍になる。図２では、キャパシタＣ₂の表面積はキャパシタＣ₁ の表面積の２倍である。同様にして、キャパシタＣ₃の表面積はキャパシタＣ₂の 表面積の２倍であり、キャパシタＣ₄の表面積はキャパシタＣ₃の表面積の２倍で ある、以下同様。 本発明の一局面に従えば、プログラマブルキャパシタアレイの各キャパシタア レイ要素は、最終キャパシタ構造にキャパシタアレイ要素が組み込まれるか否か に関わりなく、そのプレート及び誘電層を備えるように製造される。組み込むキ ャパシタアレイ要素を選択するとき、共通導線及びそのキャパシタプレート間の 導電パスの形成を促進するためにキャパシタプレート（必然的ではないが、一般 的に上側プレート）に接点が形成される。共通導線は、最終キャパシタ構造のノ ード、例えば、図１ａ、図１ｂ及び図１ｃのノード１００、を表している。この 結果、コンタクトを備えることにより、選択されたキャパシタアレイ要素が共通 導線、及び最終キャパシタ構造の残りの他の選択キャパシタアレイ要素と並列に 結合され得る。 キャパシタアレイ要素が最終キャパシタアレイ構造への組み込みのために選択 されていない場合には、そのキャパシタアレイ要素については接点は与えられな い。したがって、非選択キャパシタのプレートと共通導線との間には導電パスは 存在せず、また、キャパシタアレイ要素は、本質的に最終キャパシタ構造の残り の部分から電気的に切断されている。 上記概念は図３ａ〜図３ｊを参照することによりよりよく理解され得るであろ う。図３ａ〜図３ｊは、これによりプログラマブルキャパシタアレイが生成され 、アレイの要素のうち選択されたものがプログラム可能に最終キャパシタ構造に 組み込まれる、本発明に係る発明の実施の形態の１つに従う製造方法を図示する 。図３ａはｎ＋型基板３０と共に開始する工程を図示する。図３ｂは従来の半導 体製造技術を用いてｎ＋型基板３０上に成長させられるｐ−型エピタキシャル層 ３２を図示する。 図３ｃでは、ｐ−型エピタキシャル層３２の選択部を介して基板３０に到達す る深いｎ＋拡散が従来のマスク及び拡散技術を用いて実行される。このｎ＋領域 ３４は、後に形成されるキャパシタアレイ要素の底面プレートとして機能する。 拡散領域は、キャパシタアレイ全体の下方に横たわるように選択される。さらに 、ｎ＋領域は、（標準ＭＯＳゲートトランジスタで期待されるように）最終的に 下側キャパシタプレートに対して物理的に接触するウェハの底に対する低抵抗パ スとして機能すると共に、最終キャパシタ構造が印加電圧によって変化しないこ とを保証するために作用する。 例えば、図１（ｃ）を参照すると、キャパシタＣ₁〜Ｃ₆の下側プレートは、電 気的に接続されている。したがって、以下に説明するように、キャパシタアレイ 要素の組み込みの選択は、キャパシタアレイ要素の上側プレートを使用して実行 される。 図３ｄでは、個々のキャパシタアレイ要素を他のキャパシタアレイ要素から分 離するためにフィールドの酸化が選択的に実行される。このフィールドの酸化は 、従来のマスク及び堆積技術を用いて実行される。図３ｅに図示されるように、 選択ゲートの酸化が実行される。ゲート酸化膜領域３８ａ、３８ｂは、ｎ＋領域 ３４の内、フィールド酸化膜領域３６によって覆われていない部分上で成長させ られる。これらゲート酸化膜領域３８（ａ）、３８（ｂ）はプログラマブルキャ パシタアレイのキャパシタアレイ要素の誘電体を形成する。好適な発明の実施の 形態では、誘電体は二酸化珪素（SiO₂）である。しかしながら、誘電体は窒化珪 素、酸化珪素と窒化珪素のサンドウィッチ結合、あるいは、他の任意の誘電体物 質の層を意味し得る。 次に、図３ｆに図示されるようにポリシリコン層が堆積されマスクされる。こ れらポリシリコン領域４０ａ、４０ｂは、誘電体領域３８ａ、３８ｂに関連する キャパシタアレイ要素の上側プレートを形成する。 次に、図３ｇに図示されるように中間酸化層４２が適用される。この中間酸化 層４２は個々のキャパシタアレイ要素を、続いて堆積される導電層から電気的に 遮断する。 図３ｇでは、キャパシタアレイは本質的に「未プログラム」状態である。この 段階で、本発明に従い用意されたウェハは、製品に対する顧客の仕様が受け取ら れるまで保存され得る。図３ｇのキャパシタを特定の要求値にプログラムするた めに、最終キャパシタ構造に組み込まれるキャパシタアレイ要素Ｃ_1...Ｃ_nの特 定の組み合わせが先ず確かめられる。例えば、要求容量値は、組み込みキャパシ タアレイ要素の可能な組み合わせ、及びその結果得られる容量値を列挙する定義 済みテーブルと比較され得る。 最終キャパシタアレイ構造に組み込むための所定のキャパシタアレイ要素を選 択するために、コンタクトエッチングを実行するためにコンタクトマスクが用い られる。続いて堆積される導電層との電気的接触を形成するためにキャパシタア レイ要素のサイトに（中間酸化層４２を通過する）コンタクトホールが備えられ ている場合には、そのキャパシタアレイ要素は組み込みの対象として選択される 。これに対して、キャパシタアレイ要素にそれを覆う中間酸化層４２を貫通する コンタクトホールが備えられていない場合には、キャパシタアレイ要素と続いて 堆積される導電層との間に電気的な接触は形成され得ない。したがって、後者の キャパシタアレイ要素は、非選択、すなわち、最終キャパシタ構造の容量値に（ その寄生容量を除いて）寄与しないものと見なされ得る。 図３ｈに図示されているように、コンタクトホール４４は、ポリシリコントッ ププレート４０ｂが露出するように中間酸化層４２を貫通エッチングすることに より形成される。図３ｉは、コンタクトホール４４を介してポリシリコントップ プレート４０ｂと接触する金属層４６の堆積を図示する。この金属層は、全ての 選択キャパシタアレイ要素に接続された連続トッププレートとして機能し、抵抗 値及びインダクタンスの寄生効果を都合良く最小化する。 図３ｈから判るように、ポリシリコントッププレート４０（ｂ）に関連するキ ャパシタアレイ要素は、最終キャパシタ構造に組み込むために選択される。一方 、ポリシリコントッププレート４０ａにはコンタクトホールが形成されておらず 、それらに関連するキャパシタアレイ要素は最終キャパシタ構造から遮断されて いる。しかしながら、直列に配置されている２個のキャパシタにより形成される 寄生キャパシタが存在する。第１のキャパシタは、トッププレートとして機能す る金属層、主誘電体として機能する中間酸化層、及びボトムプレートとして機能 するポリシリコン層から形成されている。第２のキャパシタは、トッププレート として機能するポリシリコン層、誘電体として機能するゲート酸化膜、及びボト ムプレートとして機能するｎ＋層から形成されている。非選択キャパシタアレイ 要素のサイトに関連するこの寄生キャパシタは、依然として、図１ｃを用いて説 明したように最終キャパシタ構造の容量値に寄与する。実施に当たっては、寄生 容量値は、通常のキャパシタアレイ要素の容量値よりかなり小さく、一般的に、 非選択キャパシタアレイ要素の１／２０〜１／４０である。図３ｉの金属層堆積 ステップに続いて、全体構造を保護するために、図３ｊに図示するようにパッシ ベーション層５０が一般的な方法で堆積させられる。 上記発明の実施の形態では、常に、分離されているキャパシタアレイ要素が存 在することに特に留意すべきである。あるキャパシタアレイ要素が最終キャパシ タ構造に組み込まれるか、あるいは、除外されるかは、そのトッププレートに対 する電気的パスを形成するために、そのキャパシタアレイ要素上の中間酸化層に コンタクトホールが備えられているか否かによる。したがって、得られるキャパ シタ構造の値は、コンタクトマスク上に選択コンタクトホールの存在または欠落 を適当にプログラムすることにより決定される。 以上、いくつかの好適な発明の実施の形態に従い本発明の説明してきたが、本 発明の範囲内に在る変更例、置換例、及び等価例が存在する。例として、説明を 容易にするために、ｎ＋タイプ基板を参考にして発明の概念について説明してき たが、所定の処理実行時におけるｎタイプ又はｐタイプの物質は入れ替えられ得 る。さらに、本発明の概念は、異なるタイプの誘電体材料、ドーピング濃度を採 用するキャパシタアレイ、及びエピタキシャル層を有しないキャパシタアレイに 対しても同様に適用し得る。また、本説明中ではプログラム可能な素子（featur e）はコンタクトマスクの使用を通じて生成されるが、プログラマブルな受動素 子は、金属マスク、第１金属層及び第２金属層間のビアマスク、ポリマスク、ア クティブマスク等の使用を通じても生成され得ることに留意すべきである。また さらに、ここで説明した発明の概念は、能動装置（例えば、トランジスタ、ダイ オード等）と共に同一の集積回路上に集積される受動装置（キャパシタ、抵抗、 インダクタ等）に対しても適用可能である。本発明に係る方法及び装置を実施す る他の方法は数多く存在することに留意すべきである。したがって、本明細書は 、本発明の趣旨及び範囲を逸脱しない範囲内で全ての変形例、置換例、及び等価 物を含んでいるものと解釈されるべきである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ， ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，Ｆ Ｉ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ， ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，Ｍ Ｗ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ， ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＷ 【要約の続き】

Claims (1)

1. 【特許請求の範囲】 １．製造中にプログラム可能な値を有する集積受動デバイスのアレイ構造を提 供するための方法であって、 実質的に導電性の第１の層を形成し、 その実質的に導電性の第１の層の上に前記集積受動デバイスのアレイ構造の複 数の受動素子のアレイ要素を形成し、 前記複数の受動素子のアレイ要素の上に絶縁層を形成し、 その絶縁層上に続いて堆積される実質的に導電性の第２の層と、選択された前 記複数の受動素子のアレイ要素との間に電気的接触を形成するためのビアを、前 記絶縁層中に選択的に形成することを備える、方法。 ２．請求項１に記載の方法において、前記複数の受動素子のアレイ要素は、キ ャパシタを意味する、方法。 ３．請求項２に記載の方法において、前記キャパシタは、前記実質的に導電性 の第１の層と前記絶縁層との間に堆積された酸化層中に形成される誘電体部を有 する、方法。 ４．請求項３に記載の方法において、前記誘電体部の面積は、前記複数の受動 素子のアレイ要素が互いに二進法的に関連することを許容するように選択されて いる、方法。 ５．請求項１に記載の方法において、前記ビアの選択的形成は、前記絶縁層中 をエッチングするために適当なマスクを選択することを含む、方法。 ６．プログラマブルな値を有する集積受動デバイスのアレイ構造を形成する方 法であって、 実質的に導電性の第１の層を形成し、 その実質的に導電性の第１の層の上方に堆積されている前記集積受動デバイス のアレイ構造の複数の受動素子のアレイ要素と、前記実質的に導電性の第１の層 とを電気的に結合し、 前記集積受動デバイスのアレイ構造を形成するために、実質的に導電性の第２ の層と前記複数の受動素子のアレイ要素のサブセットを意味する前記複数の受動 素子のアレイ要素のうち選択された受動素子のアレイ要素とを電気的に結合する ことを備える、方法。 ７．請求項６に記載の方法において、前記集積受動デバイスのアレイ構造の値 は、実質的に前記選択された受動素子のアレイ要素の値の集合によって決定され る、方法。 ８．請求項６に記載の方法において、前記選択された受動素子のアレイ要素は 、前記実質的に導電性の第１の層と前記実質的に導電性の第２の層との間に並列 して電気的に結合されるように構成されている、方法。 ９．請求項６に記載の方法はさらに、二進法的に関連付けられている値を有す る前記複数の受動素子のアレイ要素の個々の受動素子のアレイ要素を形成して、 前記実質的に導電性の第１の層の上に前記複数の受動素子のアレイ要素を形成す ることを備える、方法。 １０．請求項６に記載の方法はさらに、前記複数の受動素子のアレイ要素の個 々の受動素子アレイ要素を、前記実質的に導電性の第１及び第２の層の間に堆積 されている酸化層中に形成して前記実質的に導電性の第１の層の上に前記複数の 受動素子のアレイ要素を形成することを備える、方法。 １１．請求項１０に記載の方法はさらに、 前記酸化層の上に絶縁層を形成し、 前記実質的に導電性の第２の層が前記絶縁層を介して前記複数の受動素子のア レイ要素のうち選択された各受動素子のアレイ要素と電気的に接触することを許 容するために、前記複数の受動素子のアレイ要素のうち選択された各受動素子の アレイ要素に前記絶縁層を貫通するビアを設けることを備える、方法。 １２．請求項１１に記載の方法において、前記実質的に導電性である第２の層 から電気的に遮断されるべく、前記複数の受動素子要素から１つ以上の受動素子 要素が選択される、方法。 １３．請求項１１に記載の方法において、前記複数の受動素子のアレイ要素は キャパシタを意味する、方法。 １４．集積プログラマブル受動装置のアレイ構造であって、 第１ノード、 その第１ノードに電気的に結合されている複数の受動素子のアレイ要素、 前記複数の受動素子のアレイ要素のサブセットを意味する前記複数の受動素子 のアレイ要素のうち選択された受動素子のアレイ要素に電気的に選択的に結合さ れている第２ノードを備え、前記プログラマブル受動装置のアレイ構造の値は、 実質的に前記選択された受動素子のアレイ要素の値の集合によって決定される、 集積プログラマブル受動装置のアレイ構造。 １５．請求項１４に記載の集積プログラマブル受動装置のアレイ構造において 、前記選択された受動素子アレイは、前記第１及び第２ノード間で並列に電気的 に結合されるべく構成されている、集積プログラマブル受動装置のアレイ構造。 １６．請求項１４に記載の集積プログラマブル受動装置のアレイ構造において 、前記選択された受動素子アレイの個々の受動素子のアレイ要素の値は、二進法 的に関連付けられている、集積プログラマブル受動装置のアレイ構造。 １７．請求項１４に記載の集積プログラマブル受動装置のアレイ構造において 、前記複数の受動素子のアレイ要素は、キャパシタを意味する、集積プログラマ ブル受動装置のアレイ構造。 １８．請求項１７に記載の集積プログラマブル受動装置のアレイ構造において 、前記第１ノードは実質的に導電性の第１の層内に実現され、前記第２ノードは 前記実質的に導電性の第１の層の上方にある導電性の第２の層内に実現されてい る、集積プログラマブル受動装置のアレイ構造。 １９．請求項１８に記載の集積プログラマブル受動装置のアレイ構造において 、前記複数の受動素子のアレイ要素は、それぞれ、前記実質的に導電性の第１及 び第２の層の間に堆積されている誘導性物質層から形成されている誘導体部を含 んでいる、集積プログラマブル受動装置のアレイ構造。 ２０．請求項１９に記載の集積プログラマブル受動装置のアレイ構造において 、前記誘電性物質の層は絶縁層によって前記実質的に導電性の第２の層から分離 され、前記選択された各受動素子のアレイ要素は、前記第２ノードが前記絶縁層 を介して前記選択された各受動素子のアレイ要素と電気的に接触することを許容 するように、前記絶縁層を貫通するビアを備える、集積プログラマブル受動装置 のアレイ構造。 ２１．請求項１４に記載の集積プログラマブル受動装置のアレイ構造において 、前記複数の受動素子のアレイ要素の内の少なくとも１つは、前記第２ノードと は電気的に遮断されている、集積プログラマブル受動装置のアレイ構造。