JP2002369535A - 整流回路 - Google Patents

Abstract

(57)【要約】 【課題】 損失を増大させることなく、力率が改善され
た整流回路を提供する。 【解決手段】 交流電源の一端とブリッジ回路の第１の
入力端との間及び交流電源の他端とブリッジ回路の第２
の入力端との間に直列に接続された第１のリアクトル
と、ブリッジ回路の第１の入力端とブリッジ回路の第１
の出力端との間に並列に接続された第１のスイッチ素子
と、ブリッジ回路の第２の入力端とブリッジ回路の第２
の出力端との間に並列に接続された第２のスイッチ素子
と、第１のスイッチ素子に対して並列に接続された第１
のコンデンサと、第１のスイッチ素子に対して直列に接
続された第２のリアクトルと、第２のスイッチ素子に対
して並列に接続された第２のコンデンサと、第２のスイ
ッチ素子に対して直列に接続された第３のリアクトル
と、第１及び第２のスイッチ素子のオン／オフを制御す
る制御手段とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、整流回路に関し、
さらに詳細には、スイッチング素子を利用した整流回路
に関する。

【０００２】

【従来の技術】交流電源の電圧波形を整流しこれを負荷
に供給する整流回路としては、力率がより高いことが望
ましく、このため、従来より、力率の改善が図られた種
々の整流回路が提案されている。その一例として、特開
平２−２９９４７０号公報に記載された整流回路が挙げ
られる。

【０００３】図１３は、同公報に記載された従来の整流
回路を示す回路図である。

【０００４】図１３に示されるように、同公報に記載さ
れた従来の整流回路は、ダイオード２〜５からなるブリ
ッジ回路の出力部分に設けられたトランジスタ９を備
え、これを入力電圧の波形に同期して導通させることに
より、力率の向上が図られている。

【０００５】

【発明が解決しようとする課題】しかしながら、図１３
に示した従来の整流回路においては、電流経路に３つの
ダイオードが必ず介在することから（タイオード２→６
→５、または、タイオード３→６→４）、ダイオード３
段分の損失が常に発生してしまう。このため、従来の整
流回路においては、力率は改善されるものの損失が増大
してしまういう問題が生じていた。

【０００６】したがって、本発明の目的は、損失を増大
させることなく、力率が改善された整流回路を提供する
ことである。

【０００７】

【課題を解決するための手段】本発明のかかる目的は、
交流電源の一端に接続される第１の入力端、前記交流電
源の他端に接続される第２の入力端、負荷の一端に接続
される第１の出力端及び前記負荷の他端に接続される第
２の出力端を備えるブリッジ回路と、前記交流電源の前
記一端と前記ブリッジ回路の前記第１の入力端との間及
び前記交流電源の前記他端と前記ブリッジ回路の前記第
２の入力端との間の少なくとも一方に直列に接続された
第１のリアクトルと、前記ブリッジ回路の前記第１の入
力端と前記ブリッジ回路の前記第１の出力端との間に並
列に接続された第１のスイッチ素子と、前記ブリッジ回
路の前記第２の入力端と前記ブリッジ回路の前記第２の
出力端との間に並列に接続された第２のスイッチ素子
と、前記第１のスイッチ素子に対して並列に接続された
第１のコンデンサと、前記第１のスイッチ素子に対して
直列に接続された第２のリアクトルと、前記第２のスイ
ッチ素子に対して並列に接続された第２のコンデンサ
と、前記第２のスイッチ素子に対して直列に接続された
第３のリアクトルと、前記第１及び第２のスイッチ素子
のオン／オフを制御する制御手段とを備える整流回路に
よって達成される。

【０００８】本発明によれば、電流経路に介在するダイ
オードの数を従来の整流回路に比べて削減することがで
きるので、損失を増大させることなく、力率を改善する
ことができる。しかも、本発明によれば、第１のコンデ
ンサ及び第２のリアクトルによって第１のスイッチ素子
のスイッチング損失が大幅に低減されており、第２のコ
ンデンサ及び第３のリアクトルによって第２のスイッチ
素子のスイッチング損失が大幅に低減されていることか
ら、高効率にて整流を行うことができる。

【０００９】本発明の好ましい実施態様においては、前
記制御手段は、前記交流電源の電圧の一方のゼロクロス
点から±λ／１６の範囲（λは前記交流電源の電圧周
期）において前記第１のスイッチ素子をオフ状態からオ
ン状態に変化させ、前記交流電源の電圧の他方のゼロク
ロス点から±λ／１６の範囲において前記第２のスイッ
チ素子をオフ状態からオン状態に変化させる。

【００１０】本発明の好ましい実施態様によれば、第１
及び第２のスイッチ素子のターンオンのタイミングが適
切に設定されているので、入力電流の波形の好ましくな
い変形を効果的に防止しつつ、力率向上の効果を十分に
得ることができる。

【００１１】本発明のさらに好ましい実施態様において
は、前記制御手段は、前記一方のゼロクロス点と実質的
に一致するタイミングにおいて前記第１のスイッチ素子
をオフ状態からオン状態に変化させ、前記他方のゼロク
ロス点と実質的に一致するタイミングにおいて前記第２
のスイッチ素子をオフ状態からオン状態に変化させる。

【００１２】本発明のさらに好ましい実施態様によれ
ば、第１及び第２のスイッチ素子のターンオンのタイミ
ングがより適切に設定されているので、入力電流の波形
の好ましくない変形をより効果的に防止しつつ、力率向
上の効果をより十分に得ることができる。

【００１３】本発明のさらに好ましい実施態様において
は、前記制御手段は、前記交流電源の電圧の一方のゼロ
クロス点よりλ／８経過時（λは前記交流電源の電圧周
期）から±λ／１６の範囲において前記第１のスイッチ
素子をオン状態からオフ状態に変化させ、前記交流電源
の電圧の他方のゼロクロス点よりλ／８経過時から±λ
／１６の範囲において前記第２のスイッチ素子をオン状
態からオフ状態に変化させる。

【００１４】本発明のさらに好ましい実施態様によれ
ば、第１及び第２のスイッチ素子のターンオフのタイミ
ングが適切に設定されているので、力率向上の効果を十
分に得つつ、入力電流の波形の後半部分のピークの大幅
な低下を効果的に防止することができる。

【００１５】本発明のさらに好ましい実施態様において
は、前記制御手段は、前記一方のゼロクロス点よりλ／
８経過時と実質的に一致するタイミングにおいて前記第
１のスイッチ素子をオン状態からオフ状態に変化させ、
前記他方のゼロクロス点よりλ／８経過時と実質的に一
致するタイミングにおいて前記第２のスイッチ素子をオ
ン状態からオフ状態に変化させる。

【００１６】本発明のさらに好ましい実施態様によれ
ば、第１及び第２のスイッチ素子のターンオフのタイミ
ングがより適切に設定されているので、力率向上の効果
をより十分に得つつ、入力電流の波形の後半部分のピー
クの大幅な低下をより効果的に防止することができる。

【００１７】本発明のさらに好ましい実施態様において
は、前記制御手段は、前記第１及び第２のスイッチ素子
のオン期間をλ／１６〜３λ／１６の範囲（λは前記交
流電源の電圧周期）に設定する。

【００１８】本発明のさらに好ましい実施態様によれ
ば、第１及び第２のスイッチ素子のオン期間が適切に設
定されているので、力率向上の効果を十分に得ることが
できる。

【００１９】本発明のさらに好ましい実施態様において
は、前記制御手段は、前記第１及び第２のスイッチ素子
のオン期間を約λ／８に設定する。

【００２０】本発明のさらに好ましい実施態様によれ
ば、第１及び第２のスイッチ素子のオン期間がより適切
に設定されているので、力率向上の効果をより十分に得
ることができる。

【００２１】本発明のさらに好ましい実施態様において
は、前記第１のコンデンサと前記第２のリアクトルとの
間に接続された第３のコンデンサと、前記第２のコンデ
ンサと前記第３のリアクトルとの間に接続された第４の
コンデンサとをさらに備え、前記第２のリアクトル、前
記第１のスイッチ素子、前記第１のコンデンサ及び前記
第３のコンデンサにより構成されるループは第１の共振
回路を構成し、前記第２のリアクトル及び前記第３のコ
ンデンサにより構成されるループは第２の共振回路を構
成し、前記第３のリアクトル、前記第２のスイッチ素
子、前記第２のコンデンサ及び前記第４のコンデンサに
より構成されるループは第３の共振回路を構成し、前記
第３のリアクトル及び前記第４のコンデンサにより構成
されるループは第４の共振回路を構成する。

【００２２】本発明のさらに好ましい実施態様によれ
ば、第１及び第２の共振回路により第１のスイッチ素子
のスイッチング損失が低減され、第３及び第４の共振回
路により第２のスイッチ素子のスイッチング損失が低減
されるので、高効率にて整流を行うことができる。

【００２３】本発明のさらに好ましい実施態様において
は、前記第３のコンデンサの容量が前記第１のコンデン
サの容量よりも大きく、前記第４のコンデンサの容量が
前記第２のコンデンサの容量よりも大きい。

【００２４】本発明のさらに好ましい実施態様によれ
ば、第１の共振回路に流れる共振電流により第１のコン
デンサをほぼ完全に放電させることができ、第３の共振
回路に流れる共振電流により第２のコンデンサをほぼ完
全に放電させることができるので、第１及び第２のスイ
ッチ素子のスイッチング損失を確実に低減させることが
可能となる。

【００２５】本発明のさらに好ましい実施態様において
は、前記第１乃至第４の共振回路に挿入された複数のダ
イオードをさらに備える。

【００２６】本発明のさらに好ましい実施態様において
は、前記ダイオードのリカバリ電流を前記第１のリアク
トルを介して出力する手段をさらに備える。

【００２７】本発明のさらに好ましい実施態様によれ
ば、ダイオードのリカバリ電流が回生されるので、より
高効率にて整流を行うことができる。

【００２８】本発明のさらに好ましい実施態様において
は、前記制御回路は、前記第１のスイッチ素子及び前記
第２のスイッチ素子のオン／オフを共通の信号によって
制御する。

【００２９】本発明のさらに好ましい実施態様によれ
ば、制御回路の回路構成を簡素化することができる。

【００３０】本発明のさらに好ましい実施態様において
は、前記第１及び第２のスイッチ素子が、バイポーラト
ランジスタ、ＭＯＳＦＥＴ、ＩＧＢＴ、ＢＳＩＴ、ＢＩ
ＭＯＳまたはＢＪＴである。

【００３１】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明の好ましい実施態様について詳細に説明する。

【００３２】図１は、本発明の好ましい実施態様にかか
る整流回路２０を示す回路図である。

【００３３】図１に示されるように、本実施態様にかか
る整流回路２０は、ブリッジを構成するダイオード２１
〜２４と、交流電源の一端とブリッジの一方の入力端と
の間に接続されたリアクトル２５と、交流電源の他端と
ブリッジの他方の入力端との間に接続されたリアクトル
２６と、ダイオード２３に対して並列に接続された第１
のトランジスタ２７及びリアクトル２８からなる直列回
路と、ダイオード２４に対して並列に接続された第２の
トランジスタ２９及びリアクトル３０からなる直列回路
と、ブリッジの出力端間に接続された平滑コンデンサ３
１と、平滑コンデンサ３１の両端間にこの順で直列に接
続されたダイオード３２、ダイオード３３及びコンデン
サ３４と、ダイオード２１及びダイオード２３の節点と
ダイオード３２及びダイオード３３の節点との間に接続
されたコンデンサ３５と、リアクトル２８及び第１のト
ランジスタ２７の節点とダイオード３３とコンデンサ３
４の節点との間に接続されたダイオード３６と、平滑コ
ンデンサ３１の両端間にこの順で直列に接続されたダイ
オード３７、ダイオード３８及びコンデンサ３９と、ダ
イオード２２及びダイオード２４の節点とダイオード３
７及びダイオード３８の節点との間に接続されたコンデ
ンサ４０と、リアクトル３０及び第２のトランジスタ２
９の節点とダイオード３８とコンデンサ３９の節点との
間に接続されたダイオード４１と、交流電源より供給さ
れる交流電圧Ｖｓのゼロクロス点を検出するゼロクロス
検出回路４２と、ゼロクロス検出回路４２による検出結
果に基づいて第１及び第２のトランジスタ２７、２９の
オン／オフを制御する制御回路４３とを備えている。平
滑コンデンサ３１の両端は整流回路２０の出力端子であ
り、ここに負荷を接続することにより、かかる負荷に直
流電圧を印加することができる。

【００３４】ここで、コンデンサ３４、ダイオード３
３、コンデンサ３５、リアクトル２８及び第１のトラン
ジスタ２７からなるループは第１の共振回路を構成し、
ダイオード３３、コンデンサ３５、リアクトル２８及び
ダイオード３６からなるループは第２の共振回路を構成
している。同様に、コンデンサ３９、ダイオード３８、
コンデンサ４０、リアクトル３０及び第２のトランジス
タ２９からなるループは第３の共振回路を構成し、ダイ
オード３８、コンデンサ４０、リアクトル３０及びダイ
オード４１からなるループは第４の共振回路を構成して
いる。尚、本実施態様においては、コンデンサ３５の容
量はコンデンサ３４の容量よりも大きく設定されてお
り、コンデンサ４０の容量はコンデンサ３９の容量より
も大きく設定されている。

【００３５】ゼロクロス検出回路４２は、交流電源より
供給される交流電圧Ｖｓの負側から正側へのゼロクロス
点を検出したことに応答して第１の検出信号ａを活性化
し、逆に、交流電源より供給される交流電圧Ｖｓの正側
から負側へのゼロクロス点を検出したことに応答して第
２の検出信号ｂを活性化する回路である。これら第１の
検出信号ａ及び第２の検出信号ｂはいずれも制御回路４
３に供給され、制御回路４３は、第１の検出信号ａが活
性化されたこと応答して、第１のトランジスタ駆動信号
Ａを交流電源の周期λの１／８の期間だけハイレベルと
し、第２の検出信号ｂが活性化されたことに応答して、
第２のトランジスタ駆動信号Ｂを交流電源の周期λの１
／８の期間だけハイレベルとする。図１に示されるよう
に、これら第１のトランジスタ駆動信号Ａ及び第２のト
ランジスタ駆動信号Ｂは、それぞれ第１及び第２のトラ
ンジスタ２７及び２９のベース電極に印加される。

【００３６】図２は、本実施態様にかかる整流回路２０
の動作の概略を示すタイミング図である。

【００３７】図２に示されるように、本実施態様にかか
る整流回路２０においては、交流電源の電圧Ｖｓの負側
から正側へのゼロクロス点からλ／８の期間において第
１のトランジスタ２７がオンし、交流電源の電圧Ｖｓの
正側から負側へのゼロクロス点からλ／８の期間におい
て第２のトランジスタ２９がオンするため、第１のトラ
ンジスタ２７のオンに基づくリアクトル電流Ｉ１及び第
２のトランジスタ２９のオンに基づくリアクトル電流Ｉ
２が発生する。このため、入力電流Ｉｉｎの波形は、交
流電源の電圧Ｖｓの波形により近くなっていることが分
かる。

【００３８】図３は、本実施態様にかかる整流回路２０
の動作をより詳細に示すタイミング図である。

【００３９】図３においては、第１のトランジスタ駆動
信号Ａがハイレベルとなる期間及びその前後における、
第１のトランジスタ２７にかかる電圧Ｖ２７、第１のト
ランジスタ２７に流れる電流Ｉ２７、第１のトランジス
タ２７のオンに基づくリアクトル電流Ｉ１、ダイオード
２１に流れる電流Ｉ２１、コンデンサ３４に流れる電流
Ｉ３４、コンデンサ３５に流れる電流Ｉ３５、コンデン
サ３４にかかる電圧Ｖ３４及びコンデンサ３５にかかる
電圧Ｖ３５の変化が示されている。さらに、図３におい
ては、第２のトランジスタ駆動信号Ｂがハイレベルとな
る期間及びその前後における、第２のトランジスタ２９
にかかる電圧Ｖ２９、第２のトランジスタ２９に流れる
電流Ｉ２９、第２のトランジスタ２９のオンに基づくリ
アクトル電流Ｉ２、ダイオード２２に流れる電流Ｉ２
２、コンデンサ３９に流れる電流Ｉ３９、コンデンサ４
０に流れる電流Ｉ４０、コンデンサ３９にかかる電圧Ｖ
３９及びコンデンサ４０にかかる電圧Ｖ４０の変化も併
せて示されている。

【００４０】図３に示されるように、第１のトランジス
タ駆動信号Ａがローレベルからハイレベルに変化すると
（時刻ｔ０）、第１のトランジスタ２７にかかる電圧Ｖ
２７は急速にゼロまで低下するが、第１のトランジスタ
２７にはリアクトル２８が直列に接続されていることか
ら、第１のトランジスタ２７に流れる電流Ｉ２７は緩や
かに増加する。これにより、第１のトランジスタ２７の
ターンオン時におけるスイッチング損失は極めて小さく
なる。かかる動作は、第２のトランジスタ駆動信号Ｂが
ローレベルからハイレベルに変化する場合においても同
様である。

【００４１】尚、第１のトランジスタ２７（第２のトラ
ンジスタ２９）が、ゼロクロス点と完全に一致するタイ
ミングでターンオンすれば、リアクトル２８（リアクト
ル３０）が接続されているか否かに関わらずスイッチン
グ損失は実質的に発生しない。しかしながら、ゼロクロ
ス検出回路４２が交流電圧Ｖｓのゼロクロス点を検出し
てから、制御回路４３が第１のトランジスタ駆動信号Ａ
（第２のトランジスタ駆動信号Ｂ）を実際にハイレベル
に変化させるまでの間には、所定の動作時間が必要であ
り、さらに、第１のトランジスタ駆動信号Ａ（第２のト
ランジスタ駆動信号Ｂ）がハイレベルに変化してから第
１のトランジスタ２７（第２のトランジスタ２９）が実
際にオンするまでの間にも、所定の時間が必要であるこ
とから、第１のトランジスタ２７（第２のトランジスタ
２９）が実際にターンオンするタイミングは、ゼロクロ
ス点から僅かに遅れてしまう。したがって、かかる動作
遅延を考慮すれば、図３に示されるように、時刻ｔ０の
直前において第１のトランジスタ２７（第２のトランジ
スタ２９）には既にある程度の電圧がかかっているもの
と考えられるが、上述したように、第１のトランジスタ
２７（第２のトランジスタ２９）にはリアクトル２８
（リアクトル３０）が直列に接続されていることから、
第１のトランジスタ２７（第２のトランジスタ２９）の
ターンオン時におけるスイッチング損失は極めて小さく
なる。

【００４２】また、第１のトランジスタ２７がターンオ
ンすると（時刻ｔ０）、コンデンサ３４、ダイオード３
３、コンデンサ３５、リアクトル２８及び第１のトラン
ジスタ２７からなる第１の共振回路に共振電流が流れ、
これによって、コンデンサ３４に充電されていた電荷は
放電される。この場合、コンデンサ３５の容量がコンデ
ンサ３４の容量よりも大きく設定されていることから、
コンデンサ３４はほぼ完全に放電されることになる。コ
ンデンサ３４がほぼ完全に放電されたことによって第１
の共振回路による共振動作が終了すると、次に、ダイオ
ード３３、コンデンサ３５、リアクトル２８及びダイオ
ード３６からなる第２の共振回路に共振電流が流れ、こ
れによって、コンデンサ３５はほぼ完全に充電される。
コンデンサ３５がほぼ完全に充電されると、第２の共振
回路による共振動作も終了する（時刻ｔ１）。かかる動
作は、第３及び第４の共振回路においても同様である。

【００４３】次に、第１のトランジスタ駆動信号Ａがハ
イレベルからローレベルに変化すると（時刻ｔ２）、第
１のトランジスタ２７に流れる電流Ｉ２７は急速にゼロ
まで低下するが、第１のトランジスタ２７にはコンデン
サ３４が並列に接続されていることから、第１のトラン
ジスタ２７にかかる電圧Ｖ２７は緩やかに増加し、コン
デンサ３４は再び充電状態となる（時刻ｔ３）。これに
より、第１のトランジスタ２７のターンオフ時における
スイッチング損失は極めて小さくなる。第１のトランジ
スタ２７のターンオフによりダイオード２１とダイオー
ド２３との節点の電位が上昇すると、充電状態であった
コンデンサ３５が放電され（時刻ｔ４）、上述した時刻
ｔ０以前の状態となる。かかる動作も、第２のトランジ
スタ駆動信号Ｂがハイレベルからローレベルに変化する
場合においても同様である。

【００４４】このように、本実施態様にかかる整流回路
２０は、ダイオード２３に対して並列に接続された第１
のトランジスタ２７及びダイオード２４に対して並列に
接続された第２のトランジスタ２９を備え、第１のトラ
ンジスタ２７を交流電源の電圧Ｖｓの負側から正側への
ゼロクロス点からλ／８の期間においてオンさせるとと
もに、第２のトランジスタ２９を交流電源の電圧Ｖｓの
正側から負側へのゼロクロス点からλ／８の期間におい
てオンさせているので、入力電流Ｉｉｎの波形が交流電
源の電圧Ｖｓの波形により近くなり、これにより力率が
向上する。

【００４５】しかも、本実施態様にかかる整流回路２０
では、主となる電流経路に２つのダイオードしか介在し
ないことから（タイオード２１→２４、または、タイオ
ード２２→２３）、従来の整流回路よりも損失が小さ
く、さらに、第１〜第４の共振回路が設けられているこ
とから、第１のトランジスタ２７及び第２のトランジス
タ２９のスイッチング損失が大幅に低減されており、こ
れにより、高効率にて整流を行うことができる。

【００４６】尚、上記実施態様においては、第１のトラ
ンジスタ２７のオン期間を交流電源の電圧Ｖｓの負側か
ら正側へのゼロクロス点からλ／８の期間に設定し、第
２のトランジスタ２９のオン期間を交流電源の電圧Ｖｓ
の正側から負側へのゼロクロス点からλ／８の期間に設
定しているが、本発明はこれに限定されるものではな
い。

【００４７】例えば、第１のトランジスタ２７がオンす
るタイミング及び第２のトランジスタ２９がオンするタ
イミングを、ゼロクロス点よりもやや早く設定してもよ
く、逆に、ゼロクロス点よりもやや遅く設定してもよ
い。但し、当該タイミングをゼロクロス点より過度に早
く設定すると、入力電流Ｉｉｎの波形がゼロクロス点の
直前部分において変形するおそれがあり、逆に、当該タ
イミングをゼロクロス点より過度に遅く設定すると、第
１及び第２のトランジスタ２７、２９による力率向上の
効果が十分に得られなくなってしまう。したがって、入
力電流Ｉｉｎの波形の好ましくない変形を防止しつつ、
力率向上の効果を十分に得るためには、上記タイミング
をゼロクロス点から±λ／１６の範囲に設定することが
好ましい。最も好ましいタイミングは、上記実施態様に
かかる整流回路２０のようにゼロクロス点と一致するタ
イミングである。

【００４８】また、第１のトランジスタ２７がオフする
タイミング及び第２のトランジスタ２９がオフするタイ
ミングについても、ゼロクロス点からλ／８経過時より
もやや早く設定してもよく、逆に、ゼロクロス点からλ
／８経過時よりややも遅く設定してもよい。但し、当該
タイミングをゼロクロス点からλ／８経過時より過度に
早く設定すると、第１及び第２のトランジスタ２７、２
９による力率向上の効果が十分に得られなくなってしま
い、逆に、当該タイミングをゼロクロス点からλ／８経
過時より過度に遅く設定すると、入力電流Ｉｉｎの波形
のうち後半部分のピークが大幅に低くなってしまう。し
たがって、力率向上の効果を十分に得つつ、入力電流Ｉ
ｉｎの波形の後半部分のピークの大幅な低下を防止する
ためには、上記タイミングをゼロクロス点よりλ／８経
過時から、±λ／１６の範囲に設定することが好まし
い。最も好ましいタイミングは、上記実施態様にかかる
整流回路２０のようにゼロクロス点からλ／８経過時で
ある。

【００４９】さらに、上述のように、第１及び第２のト
ランジスタ２７、２９がオンするタイミングをゼロクロ
ス点とは異なるタイミングに設定し、及び／又は、第１
及び第２のトランジスタ２７、２９がオフするタイミン
グをゼロクロス点からλ／８経過時とは異なるタイミン
グに設定する場合においては、第１及び第２のトランジ
スタ２７、２９のオン期間がλ／１６〜３λ／１６の範
囲となるように、第１及び第２のトランジスタ２７、２
９のオンタイミング及びオフタイミングを設定すること
が好ましい。第１及び第２のトランジスタ２７、２９の
最も好ましいオン期間は、上記実施態様にかかる整流回
路２０のようにλ／８である。

【００５０】また、上記実施態様にかかる整流回路２０
においては、第１のトランジスタ２７を第１のトランジ
スタ駆動信号Ａによって駆動し、第２のトランジスタ２
９を第２のトランジスタ駆動信号Ｂによって駆動してい
るが、一方のトランジスタがオンしている期間において
は他方のトランジスタに並列接続されているダイオード
（ダイオード２３またはダイオード２４）が導通状態と
なっているので、これらを共通の信号によって駆動して
も構わない。

【００５１】尚、上記実施態様にかかる整流回路２０に
おいては、ゼロクロス検出回路４２を用いて交流電源の
電圧Ｖｓのゼロクロス点を検出しているが、このような
ゼロクロス検出回路４２によって電圧Ｖｓのゼロクロス
点を直接検出するのではなく、間接的な方法を用いて、
電圧Ｖｓのゼロクロス点を実質的に示す信号を生成し、
これに基づいて第１及び第２のトランジスタ２７、２９
のオン／オフを制御しても構わない。次に、このような
方法を用いた例について説明する。

【００５２】図４は、本発明の好ましい他の実施態様に
かかる整流回路５０を示す回路図である。

【００５３】図４に示されるように、本実施態様にかか
る整流回路５０は、上記実施態様にかかる整流回路２０
に設けられているゼロクロス検出回路４２及び制御回路
４３が、それぞれブリッジ回路５１及び制御回路５２に
置き換えられている点において異なる。他の構成要素
は、上記実施態様にかかる整流回路２０と同様であるの
で、重複する説明は省略する。

【００５４】ブリッジ回路５１は、ダイオード５３〜５
６及び抵抗５７、５８からなり、ダイオード５３〜５６
によって交流電源の電圧Ｖｓが整流されるとともに、そ
の出力電圧が抵抗５７、５８によって分圧される。

【００５５】一方、制御回路５２は、ツェナーダイオー
ド５９と、コンパレータ６０と、遅延回路６１とを備え
ており、コンパレータ６０の反転入力端子（−）にはブ
リッジ回路５１からの出力電圧Ｖ１が供給され、非反転
入力端子（＋）にはツェナーダイオード５９によるツェ
ナー電圧Ｖ２が印加されている。コンパレータ６０から
の出力信号ｃは、遅延回路６１によってＴｄｅｌａｙ分
の遅延が与えられ、その遅延信号Ｃは、第１及び第２の
トランジスタ２７、２９のベース電極に共通に印加され
る。

【００５６】図５は、本実施態様にかかる整流回路５０
の動作を示すタイミング図である。

【００５７】本実施態様にかかる整流回路５０において
は、コンパレータ６０によってブリッジ回路５１の出力
電圧Ｖ１とツェナー電圧Ｖ２が比較されていることか
ら、図５に示されるように、コンパレータ６０の出力信
号ｃは、λ／２ごとに発生するパルス波形となり、パル
スの中心は交流電源の電圧Ｖｓのゼロクロス点と一致す
ることになる。したがって、遅延回路６１による遅延量
Ｔｄｅｌａｙが出力信号ｃのパルス幅の１／２となるよ
うに設定すれば、遅延回路６１から出力される遅延信号
Ｃの立ち上がりエッジは交流電源の電圧Ｖｓのゼロクロ
ス点と実質的に一致することになる。さらに、抵抗５
７、５８による分圧比及びツェナーダイオード５９のツ
ェナー電圧の設定により、コンパレータ６０の出力信号
ｃのパルス幅をλ／８に設定すれば、遅延回路６１から
出力される遅延信号Ｃの立ち下がりエッジを交流電源の
電圧Ｖｓのゼロクロス点から実質的にλ／８経過時とす
ることができる。

【００５８】以上により、本実施態様にかかる整流回路
５０においては、ゼロクロス検出回路を用いることな
く、第１及び第２のトランジスタ２７、２９を交流電源
の電圧Ｖｓのゼロクロス点からλ／８の期間においてオ
ンさせることができるので、簡易な回路構成によって、
上記実施態様にかかる整流回路２０と同じ効果を得るこ
とができる。

【００５９】図６は、本発明の好ましいさらに他の実施
態様にかかる整流回路７０を示す回路図である。

【００６０】図６に示されるように、本実施態様にかか
る整流回路７０は、上記実施態様にかかる整流回路５０
に設けられている制御回路５２が、制御回路７１に置き
換えられている点において異なる。他の構成要素は、上
記実施態様にかかる整流回路５０と同様であるので、重
複する説明は省略する。

【００６１】制御回路７１は、ツェナーダイオード７２
と、コンパレータ７３と、ワンショットパルス生成回路
７４とを備えており、コンパレータ７３の非反転入力端
子（＋）にはブリッジ回路５１からの出力電圧Ｖ１が供
給され、反転入力端子（−）にはツェナーダイオード７
２によるツェナー電圧Ｖ３が印加されている。本実施態
様においては、ツェナーダイオード７２のツェナー電圧
Ｖ３が、ブリッジ回路５１からの出力電圧Ｖ１に比べて
十分に低く設定されている。コンパレータ７３からの出
力信号ｄはワンショットパルス生成回路７４に供給さ
れ、ワンショットパルス生成回路７４は、コンパレータ
７３からの出力信号ｄの立ち上がりエッジに応答して、
その出力信号Ｄのレベルを所定の期間だけハイレベルと
する。出力信号Ｄは、第１及び第２のトランジスタ２
７、２９のベース電極に共通に印加される。

【００６２】図７は、本実施態様にかかる整流回路７０
の動作を示すタイミング図である。

【００６３】本実施態様にかかる整流回路７０において
は、コンパレータ７３によってブリッジ回路５１の出力
電圧Ｖ１とツェナー電圧Ｖ３が比較されていることか
ら、図７に示されるように、コンパレータ７３の出力信
号ｄは、λ／２ごとに発生するパルス波形となり、パル
スの中心は交流電源の電圧Ｖｓのゼロクロス点と一致す
る。この場合、上述のとおり、ツェナーダイオード７２
のツェナー電圧Ｖ３が、ブリッジ回路５１からの出力電
圧Ｖ１に比べて十分に低く設定されていることから、コ
ンパレータ７３の出力信号ｄの立ち上がりエッジは、交
流電源の電圧Ｖｓのゼロクロス点から僅かに遅れたタイ
ミングにおいて現れることになる。したがって、ワンシ
ョットパルス生成回路７４の出力信号Ｄのパルス幅をλ
／８に設定すれば、出力信号Ｄの立ち下がりエッジを交
流電源の電圧Ｖｓのゼロクロス点から約λ／８経過時と
することができる。

【００６４】以上により、本実施態様にかかる整流回路
７０においても、ゼロクロス検出回路を用いることな
く、第１及び第２のトランジスタ２７、２９を交流電源
の電圧Ｖｓのほぼゼロクロス点から約λ／８の期間にお
いてオンさせることができるので、簡易な回路構成によ
って、上記実施態様にかかる整流回路２０と同じ効果を
得ることができる。また、本実施態様においては、ツェ
ナーダイオード７２のツェナー電圧Ｖ３をブリッジ回路
５１からの出力電圧Ｖ１に比べ十分に低く設定している
ので、ワンショットパルス生成回路７４の出力信号Ｄの
パルス幅の設定によって、第１及び第２のトランジスタ
２７、２９のオン／オフタイミングを実質的に決めるこ
とができる。このため、第１及び第２のトランジスタ２
７、２９のオン／オフタイミングの設定が非常に簡単で
あるという利点を有している。

【００６５】尚、本実施態様にかかる整流回路７０にお
いては、コンパレータ７３の反転入力端子（−）と非反
転入力端子（＋）を逆にしても構わない。コンパレータ
７３の反転入力端子（−）と非反転入力端子（＋）を逆
にすれば、コンパレータ７３の出力信号ｄ立ち上がりエ
ッジは、交流電源の電圧Ｖｓのゼロクロス点から僅かに
早いタイミングにおいて現れることになる。

【００６６】図８は、本発明の好ましいさらに他の実施
態様にかかる整流回路８０を示す回路図である。

【００６７】図８に示されるように、本実施態様にかか
る整流回路８０は、上記実施態様にかかる整流回路５０
に設けられている制御回路５２が、制御回路８１に置き
換えられている点において異なる。他の構成要素は、上
記実施態様にかかる整流回路５０と同様であるので、重
複する説明は省略する。

【００６８】制御回路８１は、第１のツェナーダイオー
ド８２と、第２のツェナーダイオード８３と、第１のコ
ンパレータ８４と、第２のコンパレータ８５と、Ｓ／Ｒ
フリップフロップ８６とを備えている。第１のコンパレ
ータ８４の反転入力端子（−）にはブリッジ回路５１か
らの出力電圧Ｖ１が供給され、非反転入力端子（＋）に
は第１のツェナーダイオード８２によるツェナー電圧Ｖ
４が印加されている。また、第２のコンパレータ８５の
非反転入力端子（＋）にはブリッジ回路５１からの出力
電圧Ｖ１が供給され、反転入力端子（−）には第２のツ
ェナーダイオード８３によるツェナー電圧Ｖ５が印加さ
れている。本実施態様においては、第１のツェナーダイ
オード８２のツェナー電圧Ｖ４が、ブリッジ回路５１か
らの出力電圧Ｖ１に比べて十分に低く設定されていると
ともに、第２のツェナーダイオード８３のツェナー電圧
Ｖ５が、第１のツェナーダイオード８２のツェナー電圧
Ｖ４よりも高く設定されている。

【００６９】また、第１のコンパレータ８４からの出力
信号ｅはＳ／Ｒフリップフロップ８６のセット入力端子
（Ｓ）に供給され、第２のコンパレータ８５からの出力
信号ｆはＳ／Ｒフリップフロップ８６のリセット入力端
子（Ｒ）に供給されており、Ｓ／Ｒフリップフロップ８
６の出力信号Ｑは、第１及び第２のトランジスタ２７、
２９のベース電極に共通に印加される。

【００７０】図９は、本実施態様にかかる整流回路８０
の動作を示すタイミング図である。

【００７１】本実施態様にかかる整流回路８０において
は、第１のコンパレータ８４によってブリッジ回路５１
の出力電圧Ｖ１とツェナー電圧Ｖ４が比較されているこ
とから、図９に示されるように、第１のコンパレータ８
４の出力信号ｅは、λ／２ごとに発生するパルス波形と
なり、パルスの中心は交流電源の電圧Ｖｓのゼロクロス
点と一致する。この場合、上述のとおり、第１のツェナ
ーダイオード８２のツェナー電圧Ｖ４が、ブリッジ回路
５１からの出力電圧Ｖ１に比べて十分に低く設定されて
いることから、第１のコンパレータ８４の出力信号ｅの
立ち上がりエッジは、交流電源の電圧Ｖｓのゼロクロス
点より僅かに早いタイミングにおいて現れることにな
る。

【００７２】一方、第２のコンパレータ８５によってブ
リッジ回路５１の出力電圧Ｖ１とツェナー電圧Ｖ５が比
較されていることから、図９に示されるように、第２の
コンパレータ８５の出力信号ｆは、交流電源の電圧Ｖｓ
のゼロクロス点間の所定期間においてハイレベルとな
る。

【００７３】このため、Ｓ／Ｒフリップフロップ８６
は、交流電源の電圧Ｖｓのゼロクロス点よりも僅かに早
いタイミングにおいてセットされ、ゼロクロス点の経過
後、所定の時間が経過するとリセットされる。すなわ
ち、出力信号Ｑは、交流電源の電圧Ｖｓのゼロクロス点
よりも僅かに早いタイミングにおいてハイレベルとな
り、ゼロクロス点の経過後、所定の時間が経過するとロ
ーレベルとなる。

【００７４】したがって、抵抗５７、５８による分圧比
及び第２のツェナーダイオード８３のツェナー電圧の設
定により、Ｓ／Ｒフリップフロップ８６がリセットされ
るタイミングをゼロクロス点からλ／８経過時に設定す
れば、ほぼゼロクロス点から約λ／８の期間においてＳ
／Ｒフリップフロップ８６の出力信号Ｑをハイレベルと
することができる。

【００７５】以上により、本実施態様にかかる整流回路
８０においても、ゼロクロス検出回路を用いることな
く、第１及び第２のトランジスタ２７、２９を交流電源
の電圧Ｖｓのほぼゼロクロス点から約λ／８の期間にお
いてオンさせることができるので、簡易な回路構成によ
って、上記実施態様にかかる整流回路２０と同じ効果を
得ることができる。また、本実施態様においては、Ｓ／
Ｒフリップフロップ８６を用いているので、抵抗５７、
５８による分圧比の設定及び第２のツェナーダイオード
８３のツェナー電圧Ｖ５の設定によって、第１及び第２
のトランジスタ２７、２９のオン／オフタイミングを実
質的に決めることができる。このため、第１及び第２の
トランジスタ２７、２９のオン／オフタイミングの設定
が非常に簡単であるという利点を有している。

【００７６】図１０は、本発明の好ましいさらに他の実
施態様にかかる整流回路９０を示す回路図である。

【００７７】図１０に示されるように、本実施態様にか
かる整流回路９０は、上記実施態様にかかる整流回路５
０に設けられているブリッジ回路５１が、ブリッジ回路
９１に置き換えられている点において異なる。ブリッジ
回路９１は、ブリッジ回路５１に備えられているダイオ
ード５３、５６を削除した構成を有している。他の構成
要素は、上記実施態様にかかる整流回路５０と同様であ
るので、重複する説明は省略する。

【００７８】図１１は、本実施態様にかかる整流回路９
０の動作を示すタイミング図である。

【００７９】図１１に示されるように、本実施態様にか
かる整流回路９０においては、ブリッジ回路９１の出力
電圧Ｖ６の波形が、上記各実施態様において用いられて
いるブリッジ回路５１の出力電圧Ｖ１の波形と異なって
いる。尚、参考として、図１１には、ブリッジ回路５１
の出力電圧Ｖ１の波形も併せて示されている。

【００８０】しかしながら、ブリッジ回路９１の出力電
圧Ｖ６もブリッジ回路５１の出力電圧Ｖ１と同様、交流
電源の電圧Ｖｓのゼロクロス点において実質的に０Ｖと
なるため、ブリッジ回路９１の出力電圧Ｖ６をブリッジ
回路５１の出力電圧Ｖ１と同様に取り扱うことが可能で
ある。したがって、本実施態様にかかる整流回路９０に
おいても、上記実施態様にかかる整流回路５０とほぼ同
様の動作を行うことができる。

【００８１】尚、本実施態様にかかる整流回路９０にお
いては、制御回路５２を用いているが、図６に示した制
御回路７１や、図８に示した制御回路８２を用いても構
わない。

【００８２】図１２は、本発明の好ましいさらに他の実
施態様にかかる整流回路１００を示す回路図である。

【００８３】図１２に示されるように、本実施態様にか
かる整流回路１００は、上記実施態様にかかる整流回路
２０に備えられているリアクトル２５が、第１巻線２５
ａ及び第２巻線２５ｂからなり、リアクトル２６が、第
１巻線２６ａ及び第２巻線２６ｂからなる点において異
なる。第２巻線２５ｂは、ダイオード２１及びダイオー
ド２３の節点とリアクトル２８との間に挿入されてお
り、第２巻線２６ｂは、ダイオード２２及びダイオード
２４の節点とリアクトル３０との間に挿入されている。
その他の構成要素は、上記実施態様にかかる整流回路２
０と同様であるので、重複する説明は省略する。

【００８４】ここで、リアクトル２５が第１巻線２５ａ
及び第２巻線２５ｂに分割されているということは、第
１巻線２５ａと第２巻線２５ｂが同一の磁心に巻かれた
巻線によって構成されることを意味する。また、リアク
トル２５は、第１巻線２５ａと第２巻線２５ｂとが互い
に逆極性となるように巻線方向が定められる。さらに、
第１巻線２５ａには、第２巻線２５ｂより十分に大きい
インダクタンスが与えられている。同様に、リアクトル
２６が第１巻線２６ａ及び第２巻線２６ｂに分割されて
いるということは、第１巻線２６ａと第２巻線２６ｂが
同一の磁心に巻かれた巻線によって構成されることを意
味する。また、リアクトル２６は、第１巻線２６ａと第
２巻線２６ｂとが互いに逆極性となるように巻線方向が
定められる。さらに、第１巻線２６ａには、第２巻線２
６ｂより十分に大きいインダクタンスが与えられてい
る。

【００８５】本実施態様にかかる整流回路１００におい
ては、第１のトランジスタ２７がオフした後、リアクト
ル２５の第２巻線２５ｂ、リアクトル２８、ダイオード
３６、ダイオード３３及びコンデンサ３５からなる共振
回路に電流が環流した際、リアクトル２５の第１巻線２
５ａと第２巻線２５ｂとの間の磁気結合の働きにによ
り、これらダイオード３３、３６が発生するリカバリ電
流がリアクトル２５の第１巻線２５ａを介して出力され
ることになる。同様に、第２のトランジスタ２９がオフ
した後、リアクトル２６の第２巻線２６ｂ、リアクトル
３０、ダイオード４１、ダイオード３８及びコンデンサ
４０からなる共振回路に電流が環流した際、リアクトル
２６の第１巻線２６ａと第２巻線２６ｂとの間の磁気結
合の働きににより、これらダイオード３８、４１が発生
するリカバリ電流がリアクトル２６の第１巻線２６ａを
介して出力されることになる。

【００８６】このため、本実施態様にかかる整流回路１
００によれば、上記各実施態様による効果に加え、より
高効率にて整流を行うことができるという効果を得るこ
とができる。

【００８７】尚、本実施態様においても、上記各実施態
様にかかる整流回路５０、７０、８０のようにゼロクロ
ス検出回路４２の代わりにブリッジ回路５１を用い、且
つ、制御回路４３の代わりに制御回路５２、７１または
８１を用いても構わない。この場合、上記実施態様にか
かる整流回路９０のように、ブリッジ回路５１ではなく
ブリッジ回路９１を用いても構わない。

【００８８】本発明は、以上の実施態様に限定されるこ
となく、特許請求の範囲に記載された発明の範囲内で種
々の変更が可能であり、それらも本発明の範囲内に包含
されるものであることはいうまでもない。

【００８９】例えば、上記各実施態様にかかる整流回路
２０、５０、７０、８０、９０、１００においては、交
流電源の一端に接続されたリアクトル２５と、交流電源
の他端に接続されたリアクトル２６を備えているが、こ
れら２つのリアクトルを備えることは本発明において必
須ではなく、これらの一方を省略しても構わない。この
場合、全体の部品点数が削減されるという利点がある
が、鉄損が増大する。したがって、２つのリアクトルを
設けるか、その一方を削除するかは、目的に応じて選択
すればよい。

【００９０】また、上記各実施態様にかかる整流回路５
０、７０、８０においては、ブリッジ回路５１に抵抗５
７、５８からなる分圧回路が設けられているが、これ
は、交流電源の電圧Ｖｓとツェナー電圧とが大きく異な
る場合にこれらの電圧レベルを接近させ、コンパレータ
６０、７３、８４、８５による比較を容易とすることを
目的とした設けられたものであり、ブリッジ回路５１に
おいて必須な要素ではない。同様に、上記実施態様にか
かる整流回路９０のブリッジ回路９１が備える抵抗５
７、５８もブリッジ回路９１において必須な要素ではな
い。

【００９１】さらに、上記各実施態様にかかる整流回路
２０、５０、７０、８０、９０、１００においては、第
１及び第２のトランジスタ２７、２９としてバイポーラ
トランジスタを用いているが、双方向スイッチである限
りバイポーラトランジスタである必要はなく、他のスイ
ッチ素子、例えば、ＭＯＳＦＥＴ（電界効果トランジス
タ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジス
タ）、ＢＳＩＴ（バイポーラモード静電誘導型トランジ
スタ）、ＢＩＭＯＳ（バイポーラ電界効果トランジス
タ）、ＢＪＴ（バイポーラ接合型トランジスタ）等を用
いても構わない。

【００９２】

【発明の効果】以上説明したように、本発明による整流
回路は、ブリッジを構成するダイオード２３に対して並
列に接続された第１のトランジスタ２７及びダイオード
２４に対して並列に接続された第２のトランジスタ２９
を備え、これらトランジスタを適切なタイミングでオン
／オフ制御していることから、損失を増大させることな
く、力率を改善することが可能となる。しかも、本発明
による整流回路では、主となる電流経路に２つのダイオ
ードしか介在しないことから、従来の整流回路よりも損
失が小さく、さらに、第１のトランジスタ２７及び第２
のトランジスタ２９にそれぞれ共振回路が付加されてい
ることから、第１のトランジスタ２７及び第２のトラン
ジスタ２９のスイッチング損失が大幅に低減されてお
り、これにより、高効率にて整流を行うことができる。

【図面の簡単な説明】

【図１】本発明の好ましい実施態様にかかる整流回路２
０を示す回路図である。

【図２】整流回路２０の動作の概略を示すタイミング図
である。

【図３】整流回路２０の動作をより詳細に示すタイミン
グ図である。

【図４】本発明の好ましい他の実施態様にかかる整流回
路５０を示す回路図である。

【図５】整流回路５０の動作を示すタイミング図であ
る。

【図６】本発明の好ましいさらに他の実施態様にかかる
整流回路７０を示す回路図である。

【図７】整流回路７０の動作を示すタイミング図であ
る。

【図８】本発明の好ましいさらに他の実施態様にかかる
整流回路８０を示す回路図である。

【図９】整流回路８０の動作を示すタイミング図であ
る。

【図１０】本発明の好ましいさらに他の実施態様にかか
る整流回路９０を示す回路図である。

【図１１】整流回路９０の動作を示すタイミング図であ
る。

【図１２】本発明の好ましいさらに他の実施態様にかか
る整流回路１００を示す回路図である。

【図１３】従来の整流回路を示す回路図である。

【符号の説明】

１ 交流電源 ２〜６ ダイオード ７ 平滑コンデンサ ８ 負荷 ９ トランジスタ １０ リアクトル ２０ 整流回路 ２１〜２４ ダイオード ２５，２６，２８，３０ リアクトル ２５ａ，２６ａ 第１巻線 ２５ｂ，２６ｂ 第２巻線 ２７ 第１のトランジスタ ２９ 第２のトランジスタ ３１ 平滑コンデンサ ３２，３３，３６〜３８，４１ ダイオード ３４，３５，３９，４０ コンデンサ ４２ ゼロクロス検出回路 ４３ 制御回路 ５０ 整流回路 ５１ ブリッジ回路 ５２ 制御回路 ５３〜５６ ダイオード ５７，５８ 抵抗 ５９ ツェナーダイオード ６０ コンパレータ ６１ 遅延回路 ７０ 整流回路 ７１ 制御回路 ７２ ツェナーダイオード ７３ コンパレータ ７４ ワンショットパルス生成回路 ８０ 整流回路 ８１ 制御回路 ８２ 第１のツェナーダイオード ８３ 第２のツェナーダイオード ８４ 第１のコンパレータ ８５ 第２のコンパレータ ８６ Ｓ／Ｒフリップフロップ ９０ 整流回路 ９１ ブリッジ回路 １００ 整流回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高柳 善信 東京都中央区日本橋一丁目13番１号 ティ ーディーケイ株式会社内 Ｆターム(参考） 5H006 AA02 CA01 CA07 CB01 CC07 DB01 DC05

Claims (13)

【特許請求の範囲】
1. 【請求項１】 交流電源の一端に接続される第１の入力
   端、前記交流電源の他端に接続される第２の入力端、負
   荷の一端に接続される第１の出力端及び前記負荷の他端
   に接続される第２の出力端を備えるブリッジ回路と、前
   記交流電源の前記一端と前記ブリッジ回路の前記第１の
   入力端との間及び前記交流電源の前記他端と前記ブリッ
   ジ回路の前記第２の入力端との間の少なくとも一方に直
   列に接続された第１のリアクトルと、前記ブリッジ回路
   の前記第１の入力端と前記ブリッジ回路の前記第１の出
   力端との間に並列に接続された第１のスイッチ素子と、
   前記ブリッジ回路の前記第２の入力端と前記ブリッジ回
   路の前記第２の出力端との間に並列に接続された第２の
   スイッチ素子と、前記第１のスイッチ素子に対して並列
   に接続された第１のコンデンサと、前記第１のスイッチ
   素子に対して直列に接続された第２のリアクトルと、前
   記第２のスイッチ素子に対して並列に接続された第２の
   コンデンサと、前記第２のスイッチ素子に対して直列に
   接続された第３のリアクトルと、前記第１及び第２のス
   イッチ素子のオン／オフを制御する制御手段とを備える
   整流回路。
2. 【請求項２】 前記制御手段は、前記交流電源の電圧の
   一方のゼロクロス点から±λ／１６の範囲（λは前記交
   流電源の電圧周期）において前記第１のスイッチ素子を
   オフ状態からオン状態に変化させ、前記交流電源の電圧
   の他方のゼロクロス点から±λ／１６の範囲において前
   記第２のスイッチ素子をオフ状態からオン状態に変化さ
   せることを特徴とする請求項１に記載の整流回路。
3. 【請求項３】 前記制御手段は、前記一方のゼロクロス
   点と実質的に一致するタイミングにおいて前記第１のス
   イッチ素子をオフ状態からオン状態に変化させ、前記他
   方のゼロクロス点と実質的に一致するタイミングにおい
   て前記第２のスイッチ素子をオフ状態からオン状態に変
   化させることを特徴とする請求項２に記載の整流回路。
4. 【請求項４】 前記制御手段は、前記交流電源の電圧の
   一方のゼロクロス点よりλ／８経過時（λは前記交流電
   源の電圧周期）から±λ／１６の範囲の範囲において前
   記第１のスイッチ素子をオン状態からオフ状態に変化さ
   せ、前記交流電源の電圧の他方のゼロクロス点よりλ／
   ８経過時から±λ／１６の範囲の範囲において前記第２
   のスイッチ素子をオン状態からオフ状態に変化させるこ
   とを特徴とする請求項１乃至３のいずれか１項に記載の
   整流回路。
5. 【請求項５】 前記制御手段は、前記一方のゼロクロス
   点よりλ／８経過時と実質的に一致するタイミングにお
   いて前記第１のスイッチ素子をオン状態からオフ状態に
   変化させ、前記他方のゼロクロス点よりλ／８経過時と
   実質的に一致するタイミングにおいて前記第２のスイッ
   チ素子をオン状態からオフ状態に変化させることを特徴
   とする請求項４に記載の整流回路。
6. 【請求項６】 前記制御手段は、前記第１及び第２のス
   イッチ素子のオン期間をλ／１６〜３λ／１６の範囲
   （λは前記交流電源の電圧周期）に設定することを特徴
   とする請求項１乃至５のいずれか１項に記載の整流回
   路。
7. 【請求項７】 前記制御手段は、前記第１及び第２のス
   イッチ素子のオン期間を約λ／８に設定することを特徴
   とする請求項６に記載の整流回路。
8. 【請求項８】 前記第１のコンデンサと前記第２のリア
   クトルとの間に接続された第３のコンデンサと、前記第
   ２のコンデンサと前記第３のリアクトルとの間に接続さ
   れた第４のコンデンサとをさらに備え、前記第２のリア
   クトル、前記第１のスイッチ素子、前記第１のコンデン
   サ及び前記第３のコンデンサにより構成されるループは
   第１の共振回路を構成し、前記第２のリアクトル及び前
   記第３のコンデンサにより構成されるループは第２の共
   振回路を構成し、前記第３のリアクトル、前記第２のス
   イッチ素子、前記第２のコンデンサ及び前記第４のコン
   デンサにより構成されるループは第３の共振回路を構成
   し、前記第３のリアクトル及び前記第４のコンデンサに
   より構成されるループは第４の共振回路を構成すること
   を特徴とする請求項１乃至７のいずれか１項に記載の整
   流回路。
9. 【請求項９】 前記第３のコンデンサの容量が前記第１
   のコンデンサの容量よりも大きく、前記第４のコンデン
   サの容量が前記第２のコンデンサの容量よりも大きいこ
   とを特徴とする請求項８に記載の整流回路。
10. 【請求項１０】 前記第１乃至第４の共振回路に挿入さ
    れた複数のダイオードをさらに備えることを特徴とする
    請求項８または９に記載の整流回路。
11. 【請求項１１】 前記ダイオードのリカバリ電流を前記
    第１のリアクトルを介して出力する手段をさらに備える
    ことを特徴とする請求項１０に記載の整流回路。
12. 【請求項１２】 前記制御回路は、前記第１のスイッチ
    素子及び前記第２のスイッチ素子のオン／オフを共通の
    信号によって制御することを特徴とする請求項１乃至１
    １のいずれか１項に記載の整流回路。
13. 【請求項１３】 前記第１及び第２のスイッチ素子が、
    バイポーラトランジスタ、ＭＯＳＦＥＴ、ＩＧＢＴ、Ｂ
    ＳＩＴ、ＢＩＭＯＳまたはＢＪＴであることを特徴とす
    る請求項１乃至１２のいずれか１項に記載の整流回路。