JP4330288B2

JP4330288B2 - 整流回路

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Publication number: JP4330288B2
Application number: JP2001168350A
Authority: JP
Inventors: 一行伊藤; 豊石原; 善信高柳
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 2001-06-04
Filing date: 2001-06-04
Publication date: 2009-09-16
Anticipated expiration: 2021-06-04
Also published as: JP2002369535A

Description

【０００１】
【発明の属する技術分野】
本発明は、整流回路に関し、さらに詳細には、スイッチング素子を利用した整流回路に関する。
【０００２】
【従来の技術】
交流電源の電圧波形を整流しこれを負荷に供給する整流回路としては、力率がより高いことが望ましく、このため、従来より、力率の改善が図られた種々の整流回路が提案されている。その一例として、特開平２−２９９４７０号公報に記載された整流回路が挙げられる。
【０００３】
図１３は、同公報に記載された従来の整流回路を示す回路図である。
【０００４】
図１３に示されるように、同公報に記載された従来の整流回路は、ダイオード２〜５からなるブリッジ回路の出力部分に設けられたトランジスタ９を備え、これを入力電圧の波形に同期して導通させることにより、力率の向上が図られている。
【０００５】
【発明が解決しようとする課題】
しかしながら、図１３に示した従来の整流回路においては、電流経路に３つのダイオードが必ず介在することから（タイオード２→６→５、または、タイオード３→６→４）、ダイオード３段分の損失が常に発生してしまう。このため、従来の整流回路においては、力率は改善されるものの損失が増大してしまういう問題が生じていた。
【０００６】
したがって、本発明の目的は、損失を増大させることなく、力率が改善された整流回路を提供することである。
【０００７】
【課題を解決するための手段】
本発明のかかる目的は、交流電源の一端に接続される第１の入力端、前記交流電源の他端に接続される第２の入力端、負荷の一端に接続される第１の出力端及び前記負荷の他端に接続される第２の出力端を備えるブリッジ回路と、前記交流電源の前記一端と前記ブリッジ回路の前記第１の入力端との間及び前記交流電源の前記他端と前記ブリッジ回路の前記第２の入力端との間の少なくとも一方に直列に接続された第１のリアクトルと、前記ブリッジ回路の前記第１の入力端と前記ブリッジ回路の前記第１の出力端との間に並列に接続された第１のスイッチ素子と、前記ブリッジ回路の前記第２の入力端と前記ブリッジ回路の前記第２の出力端との間に並列に接続された第２のスイッチ素子と、前記第１のスイッチ素子に対して並列に接続された第１のコンデンサと、前記第１のスイッチ素子に対して直列に接続された第２のリアクトルと、前記第２のスイッチ素子に対して並列に接続された第２のコンデンサと、前記第２のスイッチ素子に対して直列に接続された第３のリアクトルと、前記第１及び第２のスイッチ素子のオン／オフを制御する制御手段とを備える整流回路によって達成される。
【０００８】
本発明によれば、電流経路に介在するダイオードの数を従来の整流回路に比べて削減することができるので、損失を増大させることなく、力率を改善することができる。しかも、本発明によれば、第１のコンデンサ及び第２のリアクトルによって第１のスイッチ素子のスイッチング損失が大幅に低減されており、第２のコンデンサ及び第３のリアクトルによって第２のスイッチ素子のスイッチング損失が大幅に低減されていることから、高効率にて整流を行うことができる。
【０００９】
本発明の好ましい実施態様においては、前記制御手段は、前記交流電源の電圧の一方のゼロクロス点から±λ／１６の範囲（λは前記交流電源の電圧周期）において前記第１のスイッチ素子をオフ状態からオン状態に変化させ、前記交流電源の電圧の他方のゼロクロス点から±λ／１６の範囲において前記第２のスイッチ素子をオフ状態からオン状態に変化させる。
【００１０】
本発明の好ましい実施態様によれば、第１及び第２のスイッチ素子のターンオンのタイミングが適切に設定されているので、入力電流の波形の好ましくない変形を効果的に防止しつつ、力率向上の効果を十分に得ることができる。
【００１１】
本発明のさらに好ましい実施態様においては、前記制御手段は、前記一方のゼロクロス点と実質的に一致するタイミングにおいて前記第１のスイッチ素子をオフ状態からオン状態に変化させ、前記他方のゼロクロス点と実質的に一致するタイミングにおいて前記第２のスイッチ素子をオフ状態からオン状態に変化させる。
【００１２】
本発明のさらに好ましい実施態様によれば、第１及び第２のスイッチ素子のターンオンのタイミングがより適切に設定されているので、入力電流の波形の好ましくない変形をより効果的に防止しつつ、力率向上の効果をより十分に得ることができる。
【００１３】
本発明のさらに好ましい実施態様においては、前記制御手段は、前記交流電源の電圧の一方のゼロクロス点よりλ／８経過時（λは前記交流電源の電圧周期）から±λ／１６の範囲において前記第１のスイッチ素子をオン状態からオフ状態に変化させ、前記交流電源の電圧の他方のゼロクロス点よりλ／８経過時から±λ／１６の範囲において前記第２のスイッチ素子をオン状態からオフ状態に変化させる。
【００１４】
本発明のさらに好ましい実施態様によれば、第１及び第２のスイッチ素子のターンオフのタイミングが適切に設定されているので、力率向上の効果を十分に得つつ、入力電流の波形の後半部分のピークの大幅な低下を効果的に防止することができる。
【００１５】
本発明のさらに好ましい実施態様においては、前記制御手段は、前記一方のゼロクロス点よりλ／８経過時と実質的に一致するタイミングにおいて前記第１のスイッチ素子をオン状態からオフ状態に変化させ、前記他方のゼロクロス点よりλ／８経過時と実質的に一致するタイミングにおいて前記第２のスイッチ素子をオン状態からオフ状態に変化させる。
【００１６】
本発明のさらに好ましい実施態様によれば、第１及び第２のスイッチ素子のターンオフのタイミングがより適切に設定されているので、力率向上の効果をより十分に得つつ、入力電流の波形の後半部分のピークの大幅な低下をより効果的に防止することができる。
【００１７】
本発明のさらに好ましい実施態様においては、前記制御手段は、前記第１及び第２のスイッチ素子のオン期間をλ／１６〜３λ／１６の範囲（λは前記交流電源の電圧周期）に設定する。
【００１８】
本発明のさらに好ましい実施態様によれば、第１及び第２のスイッチ素子のオン期間が適切に設定されているので、力率向上の効果を十分に得ることができる。
【００１９】
本発明のさらに好ましい実施態様においては、前記制御手段は、前記第１及び第２のスイッチ素子のオン期間を約λ／８に設定する。
【００２０】
本発明のさらに好ましい実施態様によれば、第１及び第２のスイッチ素子のオン期間がより適切に設定されているので、力率向上の効果をより十分に得ることができる。
【００２１】
本発明のさらに好ましい実施態様においては、前記第１のコンデンサと前記第２のリアクトルとの間に接続された第３のコンデンサと、前記第２のコンデンサと前記第３のリアクトルとの間に接続された第４のコンデンサとをさらに備え、前記第２のリアクトル、前記第１のスイッチ素子、前記第１のコンデンサ及び前記第３のコンデンサにより構成されるループは第１の共振回路を構成し、前記第２のリアクトル及び前記第３のコンデンサにより構成されるループは第２の共振回路を構成し、前記第３のリアクトル、前記第２のスイッチ素子、前記第２のコンデンサ及び前記第４のコンデンサにより構成されるループは第３の共振回路を構成し、前記第３のリアクトル及び前記第４のコンデンサにより構成されるループは第４の共振回路を構成する。
【００２２】
本発明のさらに好ましい実施態様によれば、第１及び第２の共振回路により第１のスイッチ素子のスイッチング損失が低減され、第３及び第４の共振回路により第２のスイッチ素子のスイッチング損失が低減されるので、高効率にて整流を行うことができる。
【００２３】
本発明のさらに好ましい実施態様においては、前記第３のコンデンサの容量が前記第１のコンデンサの容量よりも大きく、前記第４のコンデンサの容量が前記第２のコンデンサの容量よりも大きい。
【００２４】
本発明のさらに好ましい実施態様によれば、第１の共振回路に流れる共振電流により第１のコンデンサをほぼ完全に放電させることができ、第３の共振回路に流れる共振電流により第２のコンデンサをほぼ完全に放電させることができるので、第１及び第２のスイッチ素子のスイッチング損失を確実に低減させることが可能となる。
【００２５】
本発明のさらに好ましい実施態様においては、前記第１乃至第４の共振回路に挿入された複数のダイオードをさらに備える。
【００２６】
本発明のさらに好ましい実施態様においては、前記ダイオードのリカバリ電流を前記第１のリアクトルを介して出力する手段をさらに備える。
【００２７】
本発明のさらに好ましい実施態様によれば、ダイオードのリカバリ電流が回生されるので、より高効率にて整流を行うことができる。
【００２８】
本発明のさらに好ましい実施態様においては、前記制御回路は、前記第１のスイッチ素子及び前記第２のスイッチ素子のオン／オフを共通の信号によって制御する。
【００２９】
本発明のさらに好ましい実施態様によれば、制御回路の回路構成を簡素化することができる。
【００３０】
本発明のさらに好ましい実施態様においては、前記第１及び第２のスイッチ素子が、バイポーラトランジスタ、ＭＯＳＦＥＴ、ＩＧＢＴ、ＢＳＩＴ、ＢＩＭＯＳまたはＢＪＴである。
【００３１】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明の好ましい実施態様について詳細に説明する。
【００３２】
図１は、本発明の好ましい実施態様にかかる整流回路２０を示す回路図である。
【００３３】
図１に示されるように、本実施態様にかかる整流回路２０は、ブリッジを構成するダイオード２１〜２４と、交流電源の一端とブリッジの一方の入力端との間に接続されたリアクトル２５と、交流電源の他端とブリッジの他方の入力端との間に接続されたリアクトル２６と、ダイオード２３に対して並列に接続された第１のトランジスタ２７及びリアクトル２８からなる直列回路と、ダイオード２４に対して並列に接続された第２のトランジスタ２９及びリアクトル３０からなる直列回路と、ブリッジの出力端間に接続された平滑コンデンサ３１と、平滑コンデンサ３１の両端間にこの順で直列に接続されたダイオード３２、ダイオード３３及びコンデンサ３４と、ダイオード２１及びダイオード２３の節点とダイオード３２及びダイオード３３の節点との間に接続されたコンデンサ３５と、リアクトル２８及び第１のトランジスタ２７の節点とダイオード３３とコンデンサ３４の節点との間に接続されたダイオード３６と、平滑コンデンサ３１の両端間にこの順で直列に接続されたダイオード３７、ダイオード３８及びコンデンサ３９と、ダイオード２２及びダイオード２４の節点とダイオード３７及びダイオード３８の節点との間に接続されたコンデンサ４０と、リアクトル３０及び第２のトランジスタ２９の節点とダイオード３８とコンデンサ３９の節点との間に接続されたダイオード４１と、交流電源より供給される交流電圧Ｖｓのゼロクロス点を検出するゼロクロス検出回路４２と、ゼロクロス検出回路４２による検出結果に基づいて第１及び第２のトランジスタ２７、２９のオン／オフを制御する制御回路４３とを備えている。平滑コンデンサ３１の両端は整流回路２０の出力端子であり、ここに負荷を接続することにより、かかる負荷に直流電圧を印加することができる。
【００３４】
ここで、コンデンサ３４、ダイオード３３、コンデンサ３５、リアクトル２８及び第１のトランジスタ２７からなるループは第１の共振回路を構成し、ダイオード３３、コンデンサ３５、リアクトル２８及びダイオード３６からなるループは第２の共振回路を構成している。同様に、コンデンサ３９、ダイオード３８、コンデンサ４０、リアクトル３０及び第２のトランジスタ２９からなるループは第３の共振回路を構成し、ダイオード３８、コンデンサ４０、リアクトル３０及びダイオード４１からなるループは第４の共振回路を構成している。尚、本実施態様においては、コンデンサ３５の容量はコンデンサ３４の容量よりも大きく設定されており、コンデンサ４０の容量はコンデンサ３９の容量よりも大きく設定されている。
【００３５】
ゼロクロス検出回路４２は、交流電源より供給される交流電圧Ｖｓの負側から正側へのゼロクロス点を検出したことに応答して第１の検出信号ａを活性化し、逆に、交流電源より供給される交流電圧Ｖｓの正側から負側へのゼロクロス点を検出したことに応答して第２の検出信号ｂを活性化する回路である。これら第１の検出信号ａ及び第２の検出信号ｂはいずれも制御回路４３に供給され、制御回路４３は、第１の検出信号ａが活性化されたこと応答して、第１のトランジスタ駆動信号Ａを交流電源の周期λの１／８の期間だけハイレベルとし、第２の検出信号ｂが活性化されたことに応答して、第２のトランジスタ駆動信号Ｂを交流電源の周期λの１／８の期間だけハイレベルとする。図１に示されるように、これら第１のトランジスタ駆動信号Ａ及び第２のトランジスタ駆動信号Ｂは、それぞれ第１及び第２のトランジスタ２７及び２９のベース電極に印加される。
【００３６】
図２は、本実施態様にかかる整流回路２０の動作の概略を示すタイミング図である。
【００３７】
図２に示されるように、本実施態様にかかる整流回路２０においては、交流電源の電圧Ｖｓの負側から正側へのゼロクロス点からλ／８の期間において第１のトランジスタ２７がオンし、交流電源の電圧Ｖｓの正側から負側へのゼロクロス点からλ／８の期間において第２のトランジスタ２９がオンするため、第１のトランジスタ２７のオンに基づくリアクトル電流Ｉ１及び第２のトランジスタ２９のオンに基づくリアクトル電流Ｉ２が発生する。このため、入力電流Ｉｉｎの波形は、交流電源の電圧Ｖｓの波形により近くなっていることが分かる。
【００３８】
図３は、本実施態様にかかる整流回路２０の動作をより詳細に示すタイミング図である。
【００３９】
図３においては、第１のトランジスタ駆動信号Ａがハイレベルとなる期間及びその前後における、第１のトランジスタ２７にかかる電圧Ｖ２７、第１のトランジスタ２７に流れる電流Ｉ２７、第１のトランジスタ２７のオンに基づくリアクトル電流Ｉ１、ダイオード２１に流れる電流Ｉ２１、コンデンサ３４に流れる電流Ｉ３４、コンデンサ３５に流れる電流Ｉ３５、コンデンサ３４にかかる電圧Ｖ３４及びコンデンサ３５にかかる電圧Ｖ３５の変化が示されている。さらに、図３においては、第２のトランジスタ駆動信号Ｂがハイレベルとなる期間及びその前後における、第２のトランジスタ２９にかかる電圧Ｖ２９、第２のトランジスタ２９に流れる電流Ｉ２９、第２のトランジスタ２９のオンに基づくリアクトル電流Ｉ２、ダイオード２２に流れる電流Ｉ２２、コンデンサ３９に流れる電流Ｉ３９、コンデンサ４０に流れる電流Ｉ４０、コンデンサ３９にかかる電圧Ｖ３９及びコンデンサ４０にかかる電圧Ｖ４０の変化も併せて示されている。
【００４０】
図３に示されるように、第１のトランジスタ駆動信号Ａがローレベルからハイレベルに変化すると（時刻ｔ０）、第１のトランジスタ２７にかかる電圧Ｖ２７は急速にゼロまで低下するが、第１のトランジスタ２７にはリアクトル２８が直列に接続されていることから、第１のトランジスタ２７に流れる電流Ｉ２７は緩やかに増加する。これにより、第１のトランジスタ２７のターンオン時におけるスイッチング損失は極めて小さくなる。かかる動作は、第２のトランジスタ駆動信号Ｂがローレベルからハイレベルに変化する場合においても同様である。
【００４１】
尚、第１のトランジスタ２７（第２のトランジスタ２９）が、ゼロクロス点と完全に一致するタイミングでターンオンすれば、リアクトル２８（リアクトル３０）が接続されているか否かに関わらずスイッチング損失は実質的に発生しない。しかしながら、ゼロクロス検出回路４２が交流電圧Ｖｓのゼロクロス点を検出してから、制御回路４３が第１のトランジスタ駆動信号Ａ（第２のトランジスタ駆動信号Ｂ）を実際にハイレベルに変化させるまでの間には、所定の動作時間が必要であり、さらに、第１のトランジスタ駆動信号Ａ（第２のトランジスタ駆動信号Ｂ）がハイレベルに変化してから第１のトランジスタ２７（第２のトランジスタ２９）が実際にオンするまでの間にも、所定の時間が必要であることから、第１のトランジスタ２７（第２のトランジスタ２９）が実際にターンオンするタイミングは、ゼロクロス点から僅かに遅れてしまう。したがって、かかる動作遅延を考慮すれば、図３に示されるように、時刻ｔ０の直前において第１のトランジスタ２７（第２のトランジスタ２９）には既にある程度の電圧がかかっているものと考えられるが、上述したように、第１のトランジスタ２７（第２のトランジスタ２９）にはリアクトル２８（リアクトル３０）が直列に接続されていることから、第１のトランジスタ２７（第２のトランジスタ２９）のターンオン時におけるスイッチング損失は極めて小さくなる。
【００４２】
また、第１のトランジスタ２７がターンオンすると（時刻ｔ０）、コンデンサ３４、ダイオード３３、コンデンサ３５、リアクトル２８及び第１のトランジスタ２７からなる第１の共振回路に共振電流が流れ、これによって、コンデンサ３４に充電されていた電荷は放電される。この場合、コンデンサ３５の容量がコンデンサ３４の容量よりも大きく設定されていることから、コンデンサ３４はほぼ完全に放電されることになる。コンデンサ３４がほぼ完全に放電されたことによって第１の共振回路による共振動作が終了すると、次に、ダイオード３３、コンデンサ３５、リアクトル２８及びダイオード３６からなる第２の共振回路に共振電流が流れ、これによって、コンデンサ３５はほぼ完全に充電される。コンデンサ３５がほぼ完全に充電されると、第２の共振回路による共振動作も終了する（時刻ｔ１）。かかる動作は、第３及び第４の共振回路においても同様である。
【００４３】
次に、第１のトランジスタ駆動信号Ａがハイレベルからローレベルに変化すると（時刻ｔ２）、第１のトランジスタ２７に流れる電流Ｉ２７は急速にゼロまで低下するが、第１のトランジスタ２７にはコンデンサ３４が並列に接続されていることから、第１のトランジスタ２７にかかる電圧Ｖ２７は緩やかに増加し、コンデンサ３４は再び充電状態となる（時刻ｔ３）。これにより、第１のトランジスタ２７のターンオフ時におけるスイッチング損失は極めて小さくなる。第１のトランジスタ２７のターンオフによりダイオード２１とダイオード２３との節点の電位が上昇すると、充電状態であったコンデンサ３５が放電され（時刻ｔ４）、上述した時刻ｔ０以前の状態となる。かかる動作も、第２のトランジスタ駆動信号Ｂがハイレベルからローレベルに変化する場合においても同様である。
【００４４】
このように、本実施態様にかかる整流回路２０は、ダイオード２３に対して並列に接続された第１のトランジスタ２７及びダイオード２４に対して並列に接続された第２のトランジスタ２９を備え、第１のトランジスタ２７を交流電源の電圧Ｖｓの負側から正側へのゼロクロス点からλ／８の期間においてオンさせるとともに、第２のトランジスタ２９を交流電源の電圧Ｖｓの正側から負側へのゼロクロス点からλ／８の期間においてオンさせているので、入力電流Ｉｉｎの波形が交流電源の電圧Ｖｓの波形により近くなり、これにより力率が向上する。
【００４５】
しかも、本実施態様にかかる整流回路２０では、主となる電流経路に２つのダイオードしか介在しないことから（タイオード２１→２４、または、タイオード２２→２３）、従来の整流回路よりも損失が小さく、さらに、第１〜第４の共振回路が設けられていることから、第１のトランジスタ２７及び第２のトランジスタ２９のスイッチング損失が大幅に低減されており、これにより、高効率にて整流を行うことができる。
【００４６】
尚、上記実施態様においては、第１のトランジスタ２７のオン期間を交流電源の電圧Ｖｓの負側から正側へのゼロクロス点からλ／８の期間に設定し、第２のトランジスタ２９のオン期間を交流電源の電圧Ｖｓの正側から負側へのゼロクロス点からλ／８の期間に設定しているが、本発明はこれに限定されるものではない。
【００４７】
例えば、第１のトランジスタ２７がオンするタイミング及び第２のトランジスタ２９がオンするタイミングを、ゼロクロス点よりもやや早く設定してもよく、逆に、ゼロクロス点よりもやや遅く設定してもよい。但し、当該タイミングをゼロクロス点より過度に早く設定すると、入力電流Ｉｉｎの波形がゼロクロス点の直前部分において変形するおそれがあり、逆に、当該タイミングをゼロクロス点より過度に遅く設定すると、第１及び第２のトランジスタ２７、２９による力率向上の効果が十分に得られなくなってしまう。したがって、入力電流Ｉｉｎの波形の好ましくない変形を防止しつつ、力率向上の効果を十分に得るためには、上記タイミングをゼロクロス点から±λ／１６の範囲に設定することが好ましい。最も好ましいタイミングは、上記実施態様にかかる整流回路２０のようにゼロクロス点と一致するタイミングである。
【００４８】
また、第１のトランジスタ２７がオフするタイミング及び第２のトランジスタ２９がオフするタイミングについても、ゼロクロス点からλ／８経過時よりもやや早く設定してもよく、逆に、ゼロクロス点からλ／８経過時よりややも遅く設定してもよい。但し、当該タイミングをゼロクロス点からλ／８経過時より過度に早く設定すると、第１及び第２のトランジスタ２７、２９による力率向上の効果が十分に得られなくなってしまい、逆に、当該タイミングをゼロクロス点からλ／８経過時より過度に遅く設定すると、入力電流Ｉｉｎの波形のうち後半部分のピークが大幅に低くなってしまう。したがって、力率向上の効果を十分に得つつ、入力電流Ｉｉｎの波形の後半部分のピークの大幅な低下を防止するためには、上記タイミングをゼロクロス点よりλ／８経過時から、±λ／１６の範囲に設定することが好ましい。最も好ましいタイミングは、上記実施態様にかかる整流回路２０のようにゼロクロス点からλ／８経過時である。
【００４９】
さらに、上述のように、第１及び第２のトランジスタ２７、２９がオンするタイミングをゼロクロス点とは異なるタイミングに設定し、及び／又は、第１及び第２のトランジスタ２７、２９がオフするタイミングをゼロクロス点からλ／８経過時とは異なるタイミングに設定する場合においては、第１及び第２のトランジスタ２７、２９のオン期間がλ／１６〜３λ／１６の範囲となるように、第１及び第２のトランジスタ２７、２９のオンタイミング及びオフタイミングを設定することが好ましい。第１及び第２のトランジスタ２７、２９の最も好ましいオン期間は、上記実施態様にかかる整流回路２０のようにλ／８である。
【００５０】
また、上記実施態様にかかる整流回路２０においては、第１のトランジスタ２７を第１のトランジスタ駆動信号Ａによって駆動し、第２のトランジスタ２９を第２のトランジスタ駆動信号Ｂによって駆動しているが、一方のトランジスタがオンしている期間においては他方のトランジスタに並列接続されているダイオード（ダイオード２３またはダイオード２４）が導通状態となっているので、これらを共通の信号によって駆動しても構わない。
【００５１】
尚、上記実施態様にかかる整流回路２０においては、ゼロクロス検出回路４２を用いて交流電源の電圧Ｖｓのゼロクロス点を検出しているが、このようなゼロクロス検出回路４２によって電圧Ｖｓのゼロクロス点を直接検出するのではなく、間接的な方法を用いて、電圧Ｖｓのゼロクロス点を実質的に示す信号を生成し、これに基づいて第１及び第２のトランジスタ２７、２９のオン／オフを制御しても構わない。次に、このような方法を用いた例について説明する。
【００５２】
図４は、本発明の好ましい他の実施態様にかかる整流回路５０を示す回路図である。
【００５３】
図４に示されるように、本実施態様にかかる整流回路５０は、上記実施態様にかかる整流回路２０に設けられているゼロクロス検出回路４２及び制御回路４３が、それぞれブリッジ回路５１及び制御回路５２に置き換えられている点において異なる。他の構成要素は、上記実施態様にかかる整流回路２０と同様であるので、重複する説明は省略する。
【００５４】
ブリッジ回路５１は、ダイオード５３〜５６及び抵抗５７、５８からなり、ダイオード５３〜５６によって交流電源の電圧Ｖｓが整流されるとともに、その出力電圧が抵抗５７、５８によって分圧される。
【００５５】
一方、制御回路５２は、ツェナーダイオード５９と、コンパレータ６０と、遅延回路６１とを備えており、コンパレータ６０の反転入力端子（−）にはブリッジ回路５１からの出力電圧Ｖ１が供給され、非反転入力端子（＋）にはツェナーダイオード５９によるツェナー電圧Ｖ２が印加されている。コンパレータ６０からの出力信号ｃは、遅延回路６１によってＴｄｅｌａｙ分の遅延が与えられ、その遅延信号Ｃは、第１及び第２のトランジスタ２７、２９のベース電極に共通に印加される。
【００５６】
図５は、本実施態様にかかる整流回路５０の動作を示すタイミング図である。
【００５７】
本実施態様にかかる整流回路５０においては、コンパレータ６０によってブリッジ回路５１の出力電圧Ｖ１とツェナー電圧Ｖ２が比較されていることから、図５に示されるように、コンパレータ６０の出力信号ｃは、λ／２ごとに発生するパルス波形となり、パルスの中心は交流電源の電圧Ｖｓのゼロクロス点と一致することになる。したがって、遅延回路６１による遅延量Ｔｄｅｌａｙが出力信号ｃのパルス幅の１／２となるように設定すれば、遅延回路６１から出力される遅延信号Ｃの立ち上がりエッジは交流電源の電圧Ｖｓのゼロクロス点と実質的に一致することになる。さらに、抵抗５７、５８による分圧比及びツェナーダイオード５９のツェナー電圧の設定により、コンパレータ６０の出力信号ｃのパルス幅をλ／８に設定すれば、遅延回路６１から出力される遅延信号Ｃの立ち下がりエッジを交流電源の電圧Ｖｓのゼロクロス点から実質的にλ／８経過時とすることができる。
【００５８】
以上により、本実施態様にかかる整流回路５０においては、ゼロクロス検出回路を用いることなく、第１及び第２のトランジスタ２７、２９を交流電源の電圧Ｖｓのゼロクロス点からλ／８の期間においてオンさせることができるので、簡易な回路構成によって、上記実施態様にかかる整流回路２０と同じ効果を得ることができる。
【００５９】
図６は、本発明の好ましいさらに他の実施態様にかかる整流回路７０を示す回路図である。
【００６０】
図６に示されるように、本実施態様にかかる整流回路７０は、上記実施態様にかかる整流回路５０に設けられている制御回路５２が、制御回路７１に置き換えられている点において異なる。他の構成要素は、上記実施態様にかかる整流回路５０と同様であるので、重複する説明は省略する。
【００６１】
制御回路７１は、ツェナーダイオード７２と、コンパレータ７３と、ワンショットパルス生成回路７４とを備えており、コンパレータ７３の非反転入力端子（＋）にはブリッジ回路５１からの出力電圧Ｖ１が供給され、反転入力端子（−）にはツェナーダイオード７２によるツェナー電圧Ｖ３が印加されている。本実施態様においては、ツェナーダイオード７２のツェナー電圧Ｖ３が、ブリッジ回路５１からの出力電圧Ｖ１に比べて十分に低く設定されている。コンパレータ７３からの出力信号ｄはワンショットパルス生成回路７４に供給され、ワンショットパルス生成回路７４は、コンパレータ７３からの出力信号ｄの立ち上がりエッジに応答して、その出力信号Ｄのレベルを所定の期間だけハイレベルとする。出力信号Ｄは、第１及び第２のトランジスタ２７、２９のベース電極に共通に印加される。
【００６２】
図７は、本実施態様にかかる整流回路７０の動作を示すタイミング図である。
【００６３】
本実施態様にかかる整流回路７０においては、コンパレータ７３によってブリッジ回路５１の出力電圧Ｖ１とツェナー電圧Ｖ３が比較されていることから、図７に示されるように、コンパレータ７３の出力信号ｄは、λ／２ごとに発生するパルス波形となり、パルスの中心は交流電源の電圧Ｖｓのゼロクロス点と一致する。この場合、上述のとおり、ツェナーダイオード７２のツェナー電圧Ｖ３が、ブリッジ回路５１からの出力電圧Ｖ１に比べて十分に低く設定されていることから、コンパレータ７３の出力信号ｄの立ち上がりエッジは、交流電源の電圧Ｖｓのゼロクロス点から僅かに遅れたタイミングにおいて現れることになる。したがって、ワンショットパルス生成回路７４の出力信号Ｄのパルス幅をλ／８に設定すれば、出力信号Ｄの立ち下がりエッジを交流電源の電圧Ｖｓのゼロクロス点から約λ／８経過時とすることができる。
【００６４】
以上により、本実施態様にかかる整流回路７０においても、ゼロクロス検出回路を用いることなく、第１及び第２のトランジスタ２７、２９を交流電源の電圧Ｖｓのほぼゼロクロス点から約λ／８の期間においてオンさせることができるので、簡易な回路構成によって、上記実施態様にかかる整流回路２０と同じ効果を得ることができる。また、本実施態様においては、ツェナーダイオード７２のツェナー電圧Ｖ３をブリッジ回路５１からの出力電圧Ｖ１に比べ十分に低く設定しているので、ワンショットパルス生成回路７４の出力信号Ｄのパルス幅の設定によって、第１及び第２のトランジスタ２７、２９のオン／オフタイミングを実質的に決めることができる。このため、第１及び第２のトランジスタ２７、２９のオン／オフタイミングの設定が非常に簡単であるという利点を有している。
【００６５】
尚、本実施態様にかかる整流回路７０においては、コンパレータ７３の反転入力端子（−）と非反転入力端子（＋）を逆にしても構わない。コンパレータ７３の反転入力端子（−）と非反転入力端子（＋）を逆にすれば、コンパレータ７３の出力信号ｄ立ち上がりエッジは、交流電源の電圧Ｖｓのゼロクロス点から僅かに早いタイミングにおいて現れることになる。
【００６６】
図８は、本発明の好ましいさらに他の実施態様にかかる整流回路８０を示す回路図である。
【００６７】
図８に示されるように、本実施態様にかかる整流回路８０は、上記実施態様にかかる整流回路５０に設けられている制御回路５２が、制御回路８１に置き換えられている点において異なる。他の構成要素は、上記実施態様にかかる整流回路５０と同様であるので、重複する説明は省略する。
【００６８】
制御回路８１は、第１のツェナーダイオード８２と、第２のツェナーダイオード８３と、第１のコンパレータ８４と、第２のコンパレータ８５と、Ｓ／Ｒフリップフロップ８６とを備えている。第１のコンパレータ８４の反転入力端子（−）にはブリッジ回路５１からの出力電圧Ｖ１が供給され、非反転入力端子（＋）には第１のツェナーダイオード８２によるツェナー電圧Ｖ４が印加されている。また、第２のコンパレータ８５の非反転入力端子（＋）にはブリッジ回路５１からの出力電圧Ｖ１が供給され、反転入力端子（−）には第２のツェナーダイオード８３によるツェナー電圧Ｖ５が印加されている。本実施態様においては、第１のツェナーダイオード８２のツェナー電圧Ｖ４が、ブリッジ回路５１からの出力電圧Ｖ１に比べて十分に低く設定されているとともに、第２のツェナーダイオード８３のツェナー電圧Ｖ５が、第１のツェナーダイオード８２のツェナー電圧Ｖ４よりも高く設定されている。
【００６９】
また、第１のコンパレータ８４からの出力信号ｅはＳ／Ｒフリップフロップ８６のセット入力端子（Ｓ）に供給され、第２のコンパレータ８５からの出力信号ｆはＳ／Ｒフリップフロップ８６のリセット入力端子（Ｒ）に供給されており、Ｓ／Ｒフリップフロップ８６の出力信号Ｑは、第１及び第２のトランジスタ２７、２９のベース電極に共通に印加される。
【００７０】
図９は、本実施態様にかかる整流回路８０の動作を示すタイミング図である。
【００７１】
本実施態様にかかる整流回路８０においては、第１のコンパレータ８４によってブリッジ回路５１の出力電圧Ｖ１とツェナー電圧Ｖ４が比較されていることから、図９に示されるように、第１のコンパレータ８４の出力信号ｅは、λ／２ごとに発生するパルス波形となり、パルスの中心は交流電源の電圧Ｖｓのゼロクロス点と一致する。この場合、上述のとおり、第１のツェナーダイオード８２のツェナー電圧Ｖ４が、ブリッジ回路５１からの出力電圧Ｖ１に比べて十分に低く設定されていることから、第１のコンパレータ８４の出力信号ｅの立ち上がりエッジは、交流電源の電圧Ｖｓのゼロクロス点より僅かに早いタイミングにおいて現れることになる。
【００７２】
一方、第２のコンパレータ８５によってブリッジ回路５１の出力電圧Ｖ１とツェナー電圧Ｖ５が比較されていることから、図９に示されるように、第２のコンパレータ８５の出力信号ｆは、交流電源の電圧Ｖｓのゼロクロス点間の所定期間においてハイレベルとなる。
【００７３】
このため、Ｓ／Ｒフリップフロップ８６は、交流電源の電圧Ｖｓのゼロクロス点よりも僅かに早いタイミングにおいてセットされ、ゼロクロス点の経過後、所定の時間が経過するとリセットされる。すなわち、出力信号Ｑは、交流電源の電圧Ｖｓのゼロクロス点よりも僅かに早いタイミングにおいてハイレベルとなり、ゼロクロス点の経過後、所定の時間が経過するとローレベルとなる。
【００７４】
したがって、抵抗５７、５８による分圧比及び第２のツェナーダイオード８３のツェナー電圧の設定により、Ｓ／Ｒフリップフロップ８６がリセットされるタイミングをゼロクロス点からλ／８経過時に設定すれば、ほぼゼロクロス点から約λ／８の期間においてＳ／Ｒフリップフロップ８６の出力信号Ｑをハイレベルとすることができる。
【００７５】
以上により、本実施態様にかかる整流回路８０においても、ゼロクロス検出回路を用いることなく、第１及び第２のトランジスタ２７、２９を交流電源の電圧Ｖｓのほぼゼロクロス点から約λ／８の期間においてオンさせることができるので、簡易な回路構成によって、上記実施態様にかかる整流回路２０と同じ効果を得ることができる。また、本実施態様においては、Ｓ／Ｒフリップフロップ８６を用いているので、抵抗５７、５８による分圧比の設定及び第２のツェナーダイオード８３のツェナー電圧Ｖ５の設定によって、第１及び第２のトランジスタ２７、２９のオン／オフタイミングを実質的に決めることができる。このため、第１及び第２のトランジスタ２７、２９のオン／オフタイミングの設定が非常に簡単であるという利点を有している。
【００７６】
図１０は、本発明の好ましいさらに他の実施態様にかかる整流回路９０を示す回路図である。
【００７７】
図１０に示されるように、本実施態様にかかる整流回路９０は、上記実施態様にかかる整流回路５０に設けられているブリッジ回路５１が、ブリッジ回路９１に置き換えられている点において異なる。ブリッジ回路９１は、ブリッジ回路５１に備えられているダイオード５３、５６を削除した構成を有している。他の構成要素は、上記実施態様にかかる整流回路５０と同様であるので、重複する説明は省略する。
【００７８】
図１１は、本実施態様にかかる整流回路９０の動作を示すタイミング図である。
【００７９】
図１１に示されるように、本実施態様にかかる整流回路９０においては、ブリッジ回路９１の出力電圧Ｖ６の波形が、上記各実施態様において用いられているブリッジ回路５１の出力電圧Ｖ１の波形と異なっている。尚、参考として、図１１には、ブリッジ回路５１の出力電圧Ｖ１の波形も併せて示されている。
【００８０】
しかしながら、ブリッジ回路９１の出力電圧Ｖ６もブリッジ回路５１の出力電圧Ｖ１と同様、交流電源の電圧Ｖｓのゼロクロス点において実質的に０Ｖとなるため、ブリッジ回路９１の出力電圧Ｖ６をブリッジ回路５１の出力電圧Ｖ１と同様に取り扱うことが可能である。したがって、本実施態様にかかる整流回路９０においても、上記実施態様にかかる整流回路５０とほぼ同様の動作を行うことができる。
【００８１】
尚、本実施態様にかかる整流回路９０においては、制御回路５２を用いているが、図６に示した制御回路７１や、図８に示した制御回路８２を用いても構わない。
【００８２】
図１２は、本発明の好ましいさらに他の実施態様にかかる整流回路１００を示す回路図である。
【００８３】
図１２に示されるように、本実施態様にかかる整流回路１００は、上記実施態様にかかる整流回路２０に備えられているリアクトル２５が、第１巻線２５ａ及び第２巻線２５ｂからなり、リアクトル２６が、第１巻線２６ａ及び第２巻線２６ｂからなる点において異なる。第２巻線２５ｂは、ダイオード２１及びダイオード２３の節点とリアクトル２８との間に挿入されており、第２巻線２６ｂは、ダイオード２２及びダイオード２４の節点とリアクトル３０との間に挿入されている。その他の構成要素は、上記実施態様にかかる整流回路２０と同様であるので、重複する説明は省略する。
【００８４】
ここで、リアクトル２５が第１巻線２５ａ及び第２巻線２５ｂに分割されているということは、第１巻線２５ａと第２巻線２５ｂが同一の磁心に巻かれた巻線によって構成されることを意味する。また、リアクトル２５は、第１巻線２５ａと第２巻線２５ｂとが互いに逆極性となるように巻線方向が定められる。さらに、第１巻線２５ａには、第２巻線２５ｂより十分に大きいインダクタンスが与えられている。同様に、リアクトル２６が第１巻線２６ａ及び第２巻線２６ｂに分割されているということは、第１巻線２６ａと第２巻線２６ｂが同一の磁心に巻かれた巻線によって構成されることを意味する。また、リアクトル２６は、第１巻線２６ａと第２巻線２６ｂとが互いに逆極性となるように巻線方向が定められる。さらに、第１巻線２６ａには、第２巻線２６ｂより十分に大きいインダクタンスが与えられている。
【００８５】
本実施態様にかかる整流回路１００においては、第１のトランジスタ２７がオフした後、リアクトル２５の第２巻線２５ｂ、リアクトル２８、ダイオード３６、ダイオード３３及びコンデンサ３５からなる共振回路に電流が環流した際、リアクトル２５の第１巻線２５ａと第２巻線２５ｂとの間の磁気結合の働きににより、これらダイオード３３、３６が発生するリカバリ電流がリアクトル２５の第１巻線２５ａを介して出力されることになる。同様に、第２のトランジスタ２９がオフした後、リアクトル２６の第２巻線２６ｂ、リアクトル３０、ダイオード４１、ダイオード３８及びコンデンサ４０からなる共振回路に電流が環流した際、リアクトル２６の第１巻線２６ａと第２巻線２６ｂとの間の磁気結合の働きににより、これらダイオード３８、４１が発生するリカバリ電流がリアクトル２６の第１巻線２６ａを介して出力されることになる。
【００８６】
このため、本実施態様にかかる整流回路１００によれば、上記各実施態様による効果に加え、より高効率にて整流を行うことができるという効果を得ることができる。
【００８７】
尚、本実施態様においても、上記各実施態様にかかる整流回路５０、７０、８０のようにゼロクロス検出回路４２の代わりにブリッジ回路５１を用い、且つ、制御回路４３の代わりに制御回路５２、７１または８１を用いても構わない。この場合、上記実施態様にかかる整流回路９０のように、ブリッジ回路５１ではなくブリッジ回路９１を用いても構わない。
【００８８】
本発明は、以上の実施態様に限定されることなく、特許請求の範囲に記載された発明の範囲内で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８９】
例えば、上記各実施態様にかかる整流回路２０、５０、７０、８０、９０、１００においては、交流電源の一端に接続されたリアクトル２５と、交流電源の他端に接続されたリアクトル２６を備えているが、これら２つのリアクトルを備えることは本発明において必須ではなく、これらの一方を省略しても構わない。この場合、全体の部品点数が削減されるという利点があるが、鉄損が増大する。したがって、２つのリアクトルを設けるか、その一方を削除するかは、目的に応じて選択すればよい。
【００９０】
また、上記各実施態様にかかる整流回路５０、７０、８０においては、ブリッジ回路５１に抵抗５７、５８からなる分圧回路が設けられているが、これは、交流電源の電圧Ｖｓとツェナー電圧とが大きく異なる場合にこれらの電圧レベルを接近させ、コンパレータ６０、７３、８４、８５による比較を容易とすることを目的とした設けられたものであり、ブリッジ回路５１において必須な要素ではない。同様に、上記実施態様にかかる整流回路９０のブリッジ回路９１が備える抵抗５７、５８もブリッジ回路９１において必須な要素ではない。
【００９１】
さらに、上記各実施態様にかかる整流回路２０、５０、７０、８０、９０、１００においては、第１及び第２のトランジスタ２７、２９としてバイポーラトランジスタを用いているが、双方向スイッチである限りバイポーラトランジスタである必要はなく、他のスイッチ素子、例えば、ＭＯＳＦＥＴ（電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、ＢＳＩＴ（バイポーラモード静電誘導型トランジスタ）、ＢＩＭＯＳ（バイポーラ電界効果トランジスタ）、ＢＪＴ（バイポーラ接合型トランジスタ）等を用いても構わない。
【００９２】
【発明の効果】
以上説明したように、本発明による整流回路は、ブリッジを構成するダイオード２３に対して並列に接続された第１のトランジスタ２７及びダイオード２４に対して並列に接続された第２のトランジスタ２９を備え、これらトランジスタを適切なタイミングでオン／オフ制御していることから、損失を増大させることなく、力率を改善することが可能となる。しかも、本発明による整流回路では、主となる電流経路に２つのダイオードしか介在しないことから、従来の整流回路よりも損失が小さく、さらに、第１のトランジスタ２７及び第２のトランジスタ２９にそれぞれ共振回路が付加されていることから、第１のトランジスタ２７及び第２のトランジスタ２９のスイッチング損失が大幅に低減されており、これにより、高効率にて整流を行うことができる。
【図面の簡単な説明】
【図１】本発明の好ましい実施態様にかかる整流回路２０を示す回路図である。
【図２】整流回路２０の動作の概略を示すタイミング図である。
【図３】整流回路２０の動作をより詳細に示すタイミング図である。
【図４】本発明の好ましい他の実施態様にかかる整流回路５０を示す回路図である。
【図５】整流回路５０の動作を示すタイミング図である。
【図６】本発明の好ましいさらに他の実施態様にかかる整流回路７０を示す回路図である。
【図７】整流回路７０の動作を示すタイミング図である。
【図８】本発明の好ましいさらに他の実施態様にかかる整流回路８０を示す回路図である。
【図９】整流回路８０の動作を示すタイミング図である。
【図１０】本発明の好ましいさらに他の実施態様にかかる整流回路９０を示す回路図である。
【図１１】整流回路９０の動作を示すタイミング図である。
【図１２】本発明の好ましいさらに他の実施態様にかかる整流回路１００を示す回路図である。
【図１３】従来の整流回路を示す回路図である。
【符号の説明】
１交流電源
２〜６ダイオード
７平滑コンデンサ
８負荷
９トランジスタ
１０リアクトル
２０整流回路
２１〜２４ダイオード
２５，２６，２８，３０リアクトル
２５ａ，２６ａ第１巻線
２５ｂ，２６ｂ第２巻線
２７第１のトランジスタ
２９第２のトランジスタ
３１平滑コンデンサ
３２，３３，３６〜３８，４１ダイオード
３４，３５，３９，４０コンデンサ
４２ゼロクロス検出回路
４３制御回路
５０整流回路
５１ブリッジ回路
５２制御回路
５３〜５６ダイオード
５７，５８抵抗
５９ツェナーダイオード
６０コンパレータ
６１遅延回路
７０整流回路
７１制御回路
７２ツェナーダイオード
７３コンパレータ
７４ワンショットパルス生成回路
８０整流回路
８１制御回路
８２第１のツェナーダイオード
８３第２のツェナーダイオード
８４第１のコンパレータ
８５第２のコンパレータ
８６Ｓ／Ｒフリップフロップ
９０整流回路
９１ブリッジ回路
１００整流回路

Claims

交流電源の一端に接続される第１の入力端、前記交流電源の他端に接続される第２の入力端、負荷の一端に接続される第１の出力端及び前記負荷の他端に接続される第２の出力端を備えるブリッジ回路と、前記交流電源の前記一端と前記ブリッジ回路の前記第１の入力端との間及び前記交流電源の前記他端と前記ブリッジ回路の前記第２の入力端との間の少なくとも一方に直列に接続された第１のリアクトルと、前記ブリッジ回路の前記第１の入力端と前記ブリッジ回路の前記第１の出力端との間に並列に接続された第１のスイッチ素子と、前記ブリッジ回路の前記第２の入力端と前記ブリッジ回路の前記第２の出力端との間に並列に接続された第２のスイッチ素子と、前記第１のスイッチ素子に対して並列に接続された第１のコンデンサと、前記第１のスイッチ素子に対して直列に接続された第２のリアクトルと、前記第２のスイッチ素子に対して並列に接続された第２のコンデンサと、前記第２のスイッチ素子に対して直列に接続された第３のリアクトルと、前記第１及び第２のスイッチ素子のオン／オフを制御する制御手段とを備える整流回路。
前記制御手段は、前記交流電源の電圧の一方のゼロクロス点から±λ／１６の範囲（λは前記交流電源の電圧周期）において前記第１のスイッチ素子をオフ状態からオン状態に変化させ、前記交流電源の電圧の他方のゼロクロス点から±λ／１６の範囲において前記第２のスイッチ素子をオフ状態からオン状態に変化させることを特徴とする請求項１に記載の整流回路。
前記制御手段は、前記一方のゼロクロス点と実質的に一致するタイミングにおいて前記第１のスイッチ素子をオフ状態からオン状態に変化させ、前記他方のゼロクロス点と実質的に一致するタイミングにおいて前記第２のスイッチ素子をオフ状態からオン状態に変化させることを特徴とする請求項２に記載の整流回路。
前記制御手段は、前記交流電源の電圧の一方のゼロクロス点よりλ／８経過時（λは前記交流電源の電圧周期）から±λ／１６の範囲の範囲において前記第１のスイッチ素子をオン状態からオフ状態に変化させ、前記交流電源の電圧の他方のゼロクロス点よりλ／８経過時から±λ／１６の範囲の範囲において前記第２のスイッチ素子をオン状態からオフ状態に変化させることを特徴とする請求項１乃至３のいずれか１項に記載の整流回路。
前記制御手段は、前記一方のゼロクロス点よりλ／８経過時と実質的に一致するタイミングにおいて前記第１のスイッチ素子をオン状態からオフ状態に変化させ、前記他方のゼロクロス点よりλ／８経過時と実質的に一致するタイミングにおいて前記第２のスイッチ素子をオン状態からオフ状態に変化させることを特徴とする請求項４に記載の整流回路。
前記制御手段は、前記第１及び第２のスイッチ素子のオン期間をλ／１６〜３λ／１６の範囲（λは前記交流電源の電圧周期）に設定することを特徴とする請求項１乃至５のいずれか１項に記載の整流回路。
前記制御手段は、前記第１及び第２のスイッチ素子のオン期間を約λ／８に設定することを特徴とする請求項６に記載の整流回路。
前記第１のコンデンサと前記第２のリアクトルとの間に接続された第３のコンデンサと、前記第２のコンデンサと前記第３のリアクトルとの間に接続された第４のコンデンサとをさらに備え、前記第２のリアクトル、前記第１のスイッチ素子、前記第１のコンデンサ及び前記第３のコンデンサにより構成されるループは第１の共振回路を構成し、前記第２のリアクトル及び前記第３のコンデンサにより構成されるループは第２の共振回路を構成し、前記第３のリアクトル、前記第２のスイッチ素子、前記第２のコンデンサ及び前記第４のコンデンサにより構成されるループは第３の共振回路を構成し、前記第３のリアクトル及び前記第４のコンデンサにより構成されるループは第４の共振回路を構成することを特徴とする請求項１乃至７のいずれか１項に記載の整流回路。
前記第３のコンデンサの容量が前記第１のコンデンサの容量よりも大きく、前記第４のコンデンサの容量が前記第２のコンデンサの容量よりも大きいことを特徴とする請求項８に記載の整流回路。
前記第１乃至第４の共振回路に挿入された複数のダイオードをさらに備えることを特徴とする請求項８または９に記載の整流回路。
前記ダイオードのリカバリ電流を前記第１のリアクトルを介して出力する手段をさらに備えることを特徴とする請求項１０に記載の整流回路。
前記制御回路は、前記第１のスイッチ素子及び前記第２のスイッチ素子のオン／オフを共通の信号によって制御することを特徴とする請求項１乃至１１のいずれか１項に記載の整流回路。
前記第１及び第２のスイッチ素子が、バイポーラトランジスタ、ＭＯＳＦＥＴ、ＩＧＢＴ、ＢＳＩＴ、ＢＩＭＯＳまたはＢＪＴであることを特徴とする請求項１乃至１２のいずれか１項に記載の整流回路。