JP2002334987A - イメージャ・アレイの製造方法 - Google Patents
イメージャ・アレイの製造方法Info
- Publication number
- JP2002334987A JP2002334987A JP2001385364A JP2001385364A JP2002334987A JP 2002334987 A JP2002334987 A JP 2002334987A JP 2001385364 A JP2001385364 A JP 2001385364A JP 2001385364 A JP2001385364 A JP 2001385364A JP 2002334987 A JP2002334987 A JP 2002334987A
- Authority
- JP
- Japan
- Prior art keywords
- source
- layer
- photosensor
- tft
- drain metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 229910052751 metal Inorganic materials 0.000 claims abstract description 63
- 239000002184 metal Substances 0.000 claims abstract description 63
- 238000000034 method Methods 0.000 claims abstract description 52
- 238000002161 passivation Methods 0.000 claims abstract description 25
- 239000000463 material Substances 0.000 claims abstract description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 20
- 239000010703 silicon Substances 0.000 claims abstract description 20
- 230000014759 maintenance of location Effects 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims description 26
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 17
- 230000003287 optical effect Effects 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 7
- 238000001020 plasma etching Methods 0.000 claims description 6
- 239000010409 thin film Substances 0.000 claims description 6
- 150000002739 metals Chemical class 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 239000007769 metal material Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 83
- 238000003384 imaging method Methods 0.000 description 20
- 238000012545 processing Methods 0.000 description 13
- 238000007796 conventional method Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000002679 ablation Methods 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 2
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 101500000959 Bacillus anthracis Protective antigen PA-20 Proteins 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 101001099381 Homo sapiens Peroxisomal biogenesis factor 19 Proteins 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 102100038883 Peroxisomal biogenesis factor 19 Human genes 0.000 description 1
- 229910018503 SF6 Inorganic materials 0.000 description 1
- 101000983338 Solanum commersonii Osmotin-like protein OSML15 Proteins 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000007853 buffer solution Substances 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000012634 optical imaging Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14692—Thin film technologies, e.g. amorphous, poly, micro- or nanocrystalline silicon
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electromagnetism (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Nanotechnology (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＴＦＴにおける電荷保持及び電荷捕捉を減少
させ、電荷保持オフセットをより一様にしたイメージャ
を形成する少数マスク・セット法を提供する。 【解決手段】 まず、材料を付着させてフォトダイオー
ド島１５を形成すると共にゲート電極１６の上方にＴＦ
Ｔ本体２９を形成し、次いで、ＴＦＴ本体のシリコン層
及び共通誘電層１８を覆って、ソース／ドレイン金属３
２の層を付着させ、ＴＦＴ本体のシリコン層の一部を露
出させるように層３２を除去し（フォトダイオードの島
を覆う領域４０は残す）、バック・チャネル・エッチン
グ工程によってＴＦＴ本体にバック・チャネル３２を形
成する。次いで、フォトダイオード島の上方から領域４
０を除去し、アレイの全露出表面を覆って不動態化層４
４を付着させる。
させ、電荷保持オフセットをより一様にしたイメージャ
を形成する少数マスク・セット法を提供する。 【解決手段】 まず、材料を付着させてフォトダイオー
ド島１５を形成すると共にゲート電極１６の上方にＴＦ
Ｔ本体２９を形成し、次いで、ＴＦＴ本体のシリコン層
及び共通誘電層１８を覆って、ソース／ドレイン金属３
２の層を付着させ、ＴＦＴ本体のシリコン層の一部を露
出させるように層３２を除去し（フォトダイオードの島
を覆う領域４０は残す）、バック・チャネル・エッチン
グ工程によってＴＦＴ本体にバック・チャネル３２を形
成する。次いで、フォトダイオード島の上方から領域４
０を除去し、アレイの全露出表面を覆って不動態化層４
４を付着させる。
Description
【０００１】
【発明の背景】本発明は、電荷保持効果を最小限にした
イメージャ・アレイの製造方法に関し、具体的には、薄
膜トランジスタ（ＴＦＴ）の電荷捕捉（チャージ・トラ
ッピング）を減少させたＴＦＴアドレス方式イメージャ
を製造する少数マスク法（reduced mask process）に関
する。
イメージャ・アレイの製造方法に関し、具体的には、薄
膜トランジスタ（ＴＦＴ）の電荷捕捉（チャージ・トラ
ッピング）を減少させたＴＦＴアドレス方式イメージャ
を製造する少数マスク法（reduced mask process）に関
する。
【０００２】固体撮像デバイスは、例えばＸ線イメージ
ャのような医療診断及び他の光撮像用途に用いられてい
る。かかる撮像デバイスには典型的には、付設されたス
イッチング素子、並びにアドレス（走査）線及び読み出
し（データ）線を備えた光センサ素子のアレイが含まれ
ている。典型的には、光センサ素子はフォトダイオード
であり、スイッチング素子は薄膜電界効果トランジスタ
（ＴＦＴ又はＦＥＴ）である。光センサ及び付設された
スイッチング素子をピクセルとも呼ぶ。
ャのような医療診断及び他の光撮像用途に用いられてい
る。かかる撮像デバイスには典型的には、付設されたス
イッチング素子、並びにアドレス（走査）線及び読み出
し（データ）線を備えた光センサ素子のアレイが含まれ
ている。典型的には、光センサ素子はフォトダイオード
であり、スイッチング素子は薄膜電界効果トランジスタ
（ＴＦＴ又はＦＥＴ）である。光センサ及び付設された
スイッチング素子をピクセルとも呼ぶ。
【０００３】この形式の撮像デバイスは、少数マスク・
セット法として公知の製造手法又は製造順序によって製
造することができ、その一例が米国特許第５，４８０，
８１０号に開示されている。
セット法として公知の製造手法又は製造順序によって製
造することができ、その一例が米国特許第５，４８０，
８１０号に開示されている。
【０００４】撮像デバイスの光センサ・アレイは、入射
した光フォトン束に対応する電気信号を発生するように
設計されている。これらのフォトンは典型的には、医用
Ｘ線撮像の場合には、線源から被撮像物体を通過した入
射放射線を受光するシンチレータに吸収された放射線に
よって発生される。光ダイオード又はピクセル、アドレ
ス線及び付設されたＴＦＴを含めた光センサ・アレイの
レイアウト及び構造によってデバイスは各々の光センサ
を個別にアドレス指定することができるので、入射放射
線に対する露光サイクル時に各々の光センサによって発
生される電荷を選択的に読み取ることができる。
した光フォトン束に対応する電気信号を発生するように
設計されている。これらのフォトンは典型的には、医用
Ｘ線撮像の場合には、線源から被撮像物体を通過した入
射放射線を受光するシンチレータに吸収された放射線に
よって発生される。光ダイオード又はピクセル、アドレ
ス線及び付設されたＴＦＴを含めた光センサ・アレイの
レイアウト及び構造によってデバイスは各々の光センサ
を個別にアドレス指定することができるので、入射放射
線に対する露光サイクル時に各々の光センサによって発
生される電荷を選択的に読み取ることができる。
【０００５】イメージャの性能は多くの因子に依存して
いるが、一つの重要な画質パラメータに電荷保持オフセ
ットの制御がある。電荷保持オフセットは一つのピクセ
ルから次のピクセルへの読み取りに変動を生ずる。ＴＦ
Ｔアドレス方式撮像デバイスでは、電荷保持は個別のア
ドレス指定用ＴＦＴにおける電荷捕捉に関わっている。
それぞれのＴＦＴからの読み取りにこのようにばらつき
があると読み出し雑音の一因となり、読み出し回路が広
範な信号を扱い得るようにすることがさらに必要となっ
て、これにより、画質が制限される。
いるが、一つの重要な画質パラメータに電荷保持オフセ
ットの制御がある。電荷保持オフセットは一つのピクセ
ルから次のピクセルへの読み取りに変動を生ずる。ＴＦ
Ｔアドレス方式撮像デバイスでは、電荷保持は個別のア
ドレス指定用ＴＦＴにおける電荷捕捉に関わっている。
それぞれのＴＦＴからの読み取りにこのようにばらつき
があると読み出し雑音の一因となり、読み出し回路が広
範な信号を扱い得るようにすることがさらに必要となっ
て、これにより、画質が制限される。
【０００６】
【発明が解決しようとする課題】上で少数マスク・セッ
ト法と呼んだ手法では、付設されるＴＦＴの形成の前に
光ダイオードを作製又は形成する。従来提案されている
少数マスク・セット法においても電荷保持の制御は引き
続き要因となっている。従来の少数マスク・セット法に
よって作製されるイメージャではピクセルからピクセル
にかけての電荷捕捉のばらつきは５０フェムトクーロン
を超える場合があり、この値は一般的には、撮像の多く
の形式に望ましいものよりも高い水準のばらつきとなっ
ている。
ト法と呼んだ手法では、付設されるＴＦＴの形成の前に
光ダイオードを作製又は形成する。従来提案されている
少数マスク・セット法においても電荷保持の制御は引き
続き要因となっている。従来の少数マスク・セット法に
よって作製されるイメージャではピクセルからピクセル
にかけての電荷捕捉のばらつきは５０フェムトクーロン
を超える場合があり、この値は一般的には、撮像の多く
の形式に望ましいものよりも高い水準のばらつきとなっ
ている。
【０００７】従って、ＴＦＴにおける電荷保持及び電荷
捕捉を減少させて、電荷保持オフセットをさらに一様に
したイメージャを提供する少数マスク・セット法を開発
できると望ましい。
捕捉を減少させて、電荷保持オフセットをさらに一様に
したイメージャを提供する少数マスク・セット法を開発
できると望ましい。
【０００８】
【課題を解決するための手段】本発明の例示的な実施形
態では、それぞれの光センサに結合されている薄膜トラ
ンジスタ（ＴＦＴ）スイッチング・デバイスを各々有す
る複数のピクセルを備えたイメージャ・アレイを製造す
る方法が、（１）基板上にゲート電極及び光センサ底部
電極を形成する工程と、（２）光センサ底部電極の少な
くとも一部の上に光センサ本体を形成する工程と、
（３）ゲート電極及び光センサ本体を覆って共通誘電層
を付着させる工程と、（４）ＴＦＴ本体がゲート電極の
上方に間隔を空けた関係で配設されるように共通誘電層
の上にＴＦＴ本体を形成する工程と、（５）ＴＦＴ本体
及び共通誘電層の露出部分を覆ってソース／ドレイン金
属導電層を付着させる工程と、（６）所定のパターンに
従って、ＴＦＴ本体の上面の一部が露出し、且つ光セン
サ本体の上方の共通誘電層の上に配設されているソース
／ドレイン金属の１以上の領域を残すようにソース／ド
レイン金属導電層の部分を除去する工程と、（７）ＴＦ
Ｔ本体にゲート電極を覆って配設されるバック・チャネ
ル領域を形成するようにＴＦＴ本体の露出部分をエッチ
ングする工程と、（８）光センサ本体の上方の共通誘電
層の上に配設されているソース／ドレイン金属の１以上
の領域を除去する工程とを含んでいる。
態では、それぞれの光センサに結合されている薄膜トラ
ンジスタ（ＴＦＴ）スイッチング・デバイスを各々有す
る複数のピクセルを備えたイメージャ・アレイを製造す
る方法が、（１）基板上にゲート電極及び光センサ底部
電極を形成する工程と、（２）光センサ底部電極の少な
くとも一部の上に光センサ本体を形成する工程と、
（３）ゲート電極及び光センサ本体を覆って共通誘電層
を付着させる工程と、（４）ＴＦＴ本体がゲート電極の
上方に間隔を空けた関係で配設されるように共通誘電層
の上にＴＦＴ本体を形成する工程と、（５）ＴＦＴ本体
及び共通誘電層の露出部分を覆ってソース／ドレイン金
属導電層を付着させる工程と、（６）所定のパターンに
従って、ＴＦＴ本体の上面の一部が露出し、且つ光セン
サ本体の上方の共通誘電層の上に配設されているソース
／ドレイン金属の１以上の領域を残すようにソース／ド
レイン金属導電層の部分を除去する工程と、（７）ＴＦ
Ｔ本体にゲート電極を覆って配設されるバック・チャネ
ル領域を形成するようにＴＦＴ本体の露出部分をエッチ
ングする工程と、（８）光センサ本体の上方の共通誘電
層の上に配設されているソース／ドレイン金属の１以上
の領域を除去する工程とを含んでいる。
【０００９】
【発明の実施の形態】本発明の方法は、従来の製造方法
に対して向上した性能を示す撮像用アレイを製造し得る
手段であって、特に前述の「少数マスク法」として概略
説明した手段を提供する。本発明の方法の結果として得
られるアレイは、従来の方法のものよりも少ない電荷保
持を示す。電荷保持オフセットは、スイッチングＴＦＴ
における平衡化されていない電荷であって、このオフセ
ットによって、読み出し信号がピクセルからピクセルに
わたって変動する。このオフセットの一成分はＴＦＴの
頂表面の捕捉電荷に起因することが判明している。さら
に、この電荷保持オフセットの一成分がＴＦＴの頂表面
の「品質」の関数となることも判明している。本書で用
いる「表面の品質」等という用語は、ＴＦＴのような半
導体デバイスの半導体材料の状態及びこの状態から帰結
する電気的性能特性を指すものとする。読み出しサーキ
ットリの制限から、高品質画像を得るためには電荷保持
オフセットが可能な限り小さく且つ一様であることが望
ましい。本発明の方法は、ピクセル間の電荷保持のばら
つきの原因を減少させたＴＦＴのバック・チャネル領域
の頂表面を提供する。
に対して向上した性能を示す撮像用アレイを製造し得る
手段であって、特に前述の「少数マスク法」として概略
説明した手段を提供する。本発明の方法の結果として得
られるアレイは、従来の方法のものよりも少ない電荷保
持を示す。電荷保持オフセットは、スイッチングＴＦＴ
における平衡化されていない電荷であって、このオフセ
ットによって、読み出し信号がピクセルからピクセルに
わたって変動する。このオフセットの一成分はＴＦＴの
頂表面の捕捉電荷に起因することが判明している。さら
に、この電荷保持オフセットの一成分がＴＦＴの頂表面
の「品質」の関数となることも判明している。本書で用
いる「表面の品質」等という用語は、ＴＦＴのような半
導体デバイスの半導体材料の状態及びこの状態から帰結
する電気的性能特性を指すものとする。読み出しサーキ
ットリの制限から、高品質画像を得るためには電荷保持
オフセットが可能な限り小さく且つ一様であることが望
ましい。本発明の方法は、ピクセル間の電荷保持のばら
つきの原因を減少させたＴＦＴのバック・チャネル領域
の頂表面を提供する。
【００１０】一連の図１〜図８には、薄膜トランジスタ
（ＴＦＴ）アドレス方式撮像用アレイ１０の代表部分の
断面図が示されており、本発明の製造方法の様々な段階
でのアレイの同部分を示している。図１〜図８に示すア
レイ１０の部分は代表のピクセル１０１（図９）を示し
ており、ピクセル１０１は、フォトダイオード本体１５
及びそれぞれのピクセルＴＦＴ１４（図４）として概略
図示されている光センサを含んでいる。撮像デバイスを
構成する完成したアレイ１０は典型的には、百万（１×
１０6）程度の選択アドレス指定可能なフォトダイオー
ドを、付設されたＴＦＴスイッチング・デバイス、並び
にアドレス線及び読み出し線と共に有している。典型的
には、周知の製造方法によれば、光センサ・アレイを構
成する複数のピクセル及び付設構成部品から成る完全な
アレイの製造は一挙に行なわれる。
（ＴＦＴ）アドレス方式撮像用アレイ１０の代表部分の
断面図が示されており、本発明の製造方法の様々な段階
でのアレイの同部分を示している。図１〜図８に示すア
レイ１０の部分は代表のピクセル１０１（図９）を示し
ており、ピクセル１０１は、フォトダイオード本体１５
及びそれぞれのピクセルＴＦＴ１４（図４）として概略
図示されている光センサを含んでいる。撮像デバイスを
構成する完成したアレイ１０は典型的には、百万（１×
１０6）程度の選択アドレス指定可能なフォトダイオー
ドを、付設されたＴＦＴスイッチング・デバイス、並び
にアドレス線及び読み出し線と共に有している。典型的
には、周知の製造方法によれば、光センサ・アレイを構
成する複数のピクセル及び付設構成部品から成る完全な
アレイの製造は一挙に行なわれる。
【００１１】図１は、少数マスク・セット法の最初の工
程で基板１００の上に形成されるゲート電極層１６及び
ダイオード底部電極１２を示している。基板１００は典
型的には、ガラスのような絶縁材料を含む。ゲート電極
１６及び下部電極層１２は、導電性材料の単層又は多層
を付着させると共にパターニングすることにより形成さ
れる。この層として適当な材料には、酸化インジウムス
ズ（ＩＴＯ）、又はクロム、チタン、モリブデン若しく
はアルミニウム等のような金属がある。この材料層は、
例えば適当にパターニングしたフォトレジスト・マスク
を用い、続いてエッチング工程を施すことにより、パタ
ーニングされエッチングされ得る。ここでの利用目的の
ためには、「〜を覆って」及び「〜の上方に」等の用語
は、図面での相対的な位置を表わす目的にのみ用いてお
り、組み立てられたデバイスの動作に対する如何なる制
限をも含意するものではない。
程で基板１００の上に形成されるゲート電極層１６及び
ダイオード底部電極１２を示している。基板１００は典
型的には、ガラスのような絶縁材料を含む。ゲート電極
１６及び下部電極層１２は、導電性材料の単層又は多層
を付着させると共にパターニングすることにより形成さ
れる。この層として適当な材料には、酸化インジウムス
ズ（ＩＴＯ）、又はクロム、チタン、モリブデン若しく
はアルミニウム等のような金属がある。この材料層は、
例えば適当にパターニングしたフォトレジスト・マスク
を用い、続いてエッチング工程を施すことにより、パタ
ーニングされエッチングされ得る。ここでの利用目的の
ためには、「〜を覆って」及び「〜の上方に」等の用語
は、図面での相対的な位置を表わす目的にのみ用いてお
り、組み立てられたデバイスの動作に対する如何なる制
限をも含意するものではない。
【００１２】次いで、例えば、ｎ型ドープ・アモルファ
ス・シリコンである第一の層と、非ドープ・アモルファ
ス・シリコン層であって真性アモルファス・シリコン
（ｉ−Ｓｉ）とも呼ばれる第二の層と、ｐ型ドープ・ア
モルファス・シリコンである第三の層とから成るアモル
ファス・シリコン（ａ−Ｓｉと呼ぶ）の層１３の付着、
パターニング及びエッチング（別個には図示していな
い）によって、光センサ本体１５が形成される。ｐ型ド
ープ・シリコン層を覆って、例えば酸化インジウムスズ
の厚み約０．０５ミクロン〜０．２ミクロンの導電性透
明キャップ層（別個には図示していない）を典型的には
付着させる。光センサ本体１５の厚みは、例えば約０．
５μｍ〜約２．５μｍの範囲にあってよい。
ス・シリコンである第一の層と、非ドープ・アモルファ
ス・シリコン層であって真性アモルファス・シリコン
（ｉ−Ｓｉ）とも呼ばれる第二の層と、ｐ型ドープ・ア
モルファス・シリコンである第三の層とから成るアモル
ファス・シリコン（ａ−Ｓｉと呼ぶ）の層１３の付着、
パターニング及びエッチング（別個には図示していな
い）によって、光センサ本体１５が形成される。ｐ型ド
ープ・シリコン層を覆って、例えば酸化インジウムスズ
の厚み約０．０５ミクロン〜０．２ミクロンの導電性透
明キャップ層（別個には図示していない）を典型的には
付着させる。光センサ本体１５の厚みは、例えば約０．
５μｍ〜約２．５μｍの範囲にあってよい。
【００１３】光センサ本体１５を形成するパターニング
工程は通常、フォトリソグラフィを用いてシリコン層の
所定の部分を露出させ、反応性プラズマ・イオン・エッ
チング（ＲＩＥ）によって露出した材料を除去する工程
を含んでいる。適当な腐蝕液は典型的には、フッ素成分
又は塩素成分が存在しているものであって、実例として
は、四フッ化炭素（ＣＦ4）、六フッ化イオウ（ＳＦ6）
及び塩化水素ガス（ＨＣｌ）がある。
工程は通常、フォトリソグラフィを用いてシリコン層の
所定の部分を露出させ、反応性プラズマ・イオン・エッ
チング（ＲＩＥ）によって露出した材料を除去する工程
を含んでいる。適当な腐蝕液は典型的には、フッ素成分
又は塩素成分が存在しているものであって、実例として
は、四フッ化炭素（ＣＦ4）、六フッ化イオウ（ＳＦ6）
及び塩化水素ガス（ＨＣｌ）がある。
【００１４】図２について説明する。次いで、ゲート電
極１６、基板１００の露出部分及び光センサ本体１５を
覆って共通誘電層１８を付着させる。誘電層は典型的に
は、窒化ケイ素、酸化ケイ素又はこれらの組み合わせの
ような無機材料を含んでおり、約０．１５μｍ〜約０．
５μｍの範囲の厚みになるようにプラズマ強化型化学蒸
着（ＰＥＣＶＤ）法によって付着させることができる。
誘電層１８は一般にモノリシック層と呼ばれ、ゲート電
極１６の頂部に配設されているゲート誘電層部分２０
と、誘電層が光センサ本体１５の上方に配設されている
区域の光センサ不動態化部分２２とを含む。
極１６、基板１００の露出部分及び光センサ本体１５を
覆って共通誘電層１８を付着させる。誘電層は典型的に
は、窒化ケイ素、酸化ケイ素又はこれらの組み合わせの
ような無機材料を含んでおり、約０．１５μｍ〜約０．
５μｍの範囲の厚みになるようにプラズマ強化型化学蒸
着（ＰＥＣＶＤ）法によって付着させることができる。
誘電層１８は一般にモノリシック層と呼ばれ、ゲート電
極１６の頂部に配設されているゲート誘電層部分２０
と、誘電層が光センサ本体１５の上方に配設されている
区域の光センサ不動態化部分２２とを含む。
【００１５】図２にはまた、共通誘電層１８のゲート誘
電部分２０を覆ってＴＦＴ本体２４を形成するときに付
着される初期層が示されている。本書で用いられる「Ｔ
ＦＴ本体」という用語は、完成したアレイのＴＦＴの一
部を構成することになる材料であって、共通誘電層１８
のゲート誘電層部分２０と間隔を空けた関係で配設され
ている材料を一般的に指すものとする。先ず、共通誘電
層１８を覆って真性アモルファス・シリコン（ｉ−Ｓ
ｉ）の層２６を付着させ、続いて、ドープした半導体材
料、典型的にはｎ＋導電性を呈するようにドープしたア
モルファス・シリコン（ａ−Ｓｉ）の層２８を付着させ
る。尚、このａ−Ｓｉを本書ではｎ＋ドープ・シリコン
又はＮ＋Ｓｉと呼ぶものとする。層２６及び２８は好ま
しくは、ＰＥＣＶＤ法を用いて付着させられていてよ
く、ｉ−Ｓｉ層２６を約１５００Å〜約５０００Åの厚
みで付着させ、Ｎ＋Ｓｉ層２８は好ましくは、誘電層と
同じＰＥＣＶＤ蒸着で約３００Å〜約１０００Åの厚み
となるようにする（Ｃｒ又はＭｏで構成される金属キャ
ップ層がｎ＋Ｓｉと実質的に同じ位置に設けられ、約２
０ｎｍ〜約１００ｎｍの厚みを有する。）。
電部分２０を覆ってＴＦＴ本体２４を形成するときに付
着される初期層が示されている。本書で用いられる「Ｔ
ＦＴ本体」という用語は、完成したアレイのＴＦＴの一
部を構成することになる材料であって、共通誘電層１８
のゲート誘電層部分２０と間隔を空けた関係で配設され
ている材料を一般的に指すものとする。先ず、共通誘電
層１８を覆って真性アモルファス・シリコン（ｉ−Ｓ
ｉ）の層２６を付着させ、続いて、ドープした半導体材
料、典型的にはｎ＋導電性を呈するようにドープしたア
モルファス・シリコン（ａ−Ｓｉ）の層２８を付着させ
る。尚、このａ−Ｓｉを本書ではｎ＋ドープ・シリコン
又はＮ＋Ｓｉと呼ぶものとする。層２６及び２８は好ま
しくは、ＰＥＣＶＤ法を用いて付着させられていてよ
く、ｉ−Ｓｉ層２６を約１５００Å〜約５０００Åの厚
みで付着させ、Ｎ＋Ｓｉ層２８は好ましくは、誘電層と
同じＰＥＣＶＤ蒸着で約３００Å〜約１０００Åの厚み
となるようにする（Ｃｒ又はＭｏで構成される金属キャ
ップ層がｎ＋Ｓｉと実質的に同じ位置に設けられ、約２
０ｎｍ〜約１００ｎｍの厚みを有する。）。
【００１６】図３で分かるように、本方法は次いで、共
通誘電層１８から、ゲート電極の近辺を除いてｉ−Ｓｉ
層２６及びＮ＋Ｓｉ層２８を除去する工程を含んでお
り、これにより、島型構造３０を形成し、この島型構造
３０が最終的にはＴＦＴ本体２４として形成される。不
要な材料は好ましくは、フォトリソグラフィ法等を用い
ることにより、公知のパターニング及びエッチング工程
によって除去される。
通誘電層１８から、ゲート電極の近辺を除いてｉ−Ｓｉ
層２６及びＮ＋Ｓｉ層２８を除去する工程を含んでお
り、これにより、島型構造３０を形成し、この島型構造
３０が最終的にはＴＦＴ本体２４として形成される。不
要な材料は好ましくは、フォトリソグラフィ法等を用い
ることにより、公知のパターニング及びエッチング工程
によって除去される。
【００１７】さらに、層１８にバイア１９が形成され
る。パターニング及びエッチングを用いて誘電層１８に
バイア（すなわち、下方に位置する材料を露出させるよ
うに上方に位置する材料に設けられる孔）を形成する。
ダイオード本体１５の上方に１以上のかかるバイア１９
が設けられて、光センサの片面に電気的に接触できるよ
うにする。加えて、下部電極層１２に到るバイアを設
け、また、選択によりゲート電極層１６に到るバイアを
設ける。以下で概略説明するように、所望の電極接点を
形成するようにパターニングされているソース／ドレイ
ン金属導電層３２の部分を介して、上述の各層への電気
的接触が行なわれる。頂部バイア又は下部電極バイアの
いずれかが、ソース／ドレイン金属導電層を介して共に
電気的に結合されて、光センサのための電気的バイアス
の共通源を提供する。この電気的接点は典型的には、ア
レイ内のすべての光センサについて共通であって、共通
接点と呼ばれる。
る。パターニング及びエッチングを用いて誘電層１８に
バイア（すなわち、下方に位置する材料を露出させるよ
うに上方に位置する材料に設けられる孔）を形成する。
ダイオード本体１５の上方に１以上のかかるバイア１９
が設けられて、光センサの片面に電気的に接触できるよ
うにする。加えて、下部電極層１２に到るバイアを設
け、また、選択によりゲート電極層１６に到るバイアを
設ける。以下で概略説明するように、所望の電極接点を
形成するようにパターニングされているソース／ドレイ
ン金属導電層３２の部分を介して、上述の各層への電気
的接触が行なわれる。頂部バイア又は下部電極バイアの
いずれかが、ソース／ドレイン金属導電層を介して共に
電気的に結合されて、光センサのための電気的バイアス
の共通源を提供する。この電気的接点は典型的には、ア
レイ内のすべての光センサについて共通であって、共通
接点と呼ばれる。
【００１８】図４に示すように、二層のシリコン層から
成るＴＦＴ島型構造３０、共通誘電層１８及びフォトダ
イオード本体１５を含めた露出した全面を覆ってソース
／ドレイン金属導電層３２を付着させる。「ソース／ド
レイン」又は「Ｓ／Ｄ」という用語は、ＴＦＴのソース
及びドレイン電極の両方を形成するように付着させた導
電性材料を指す。この共通電極は、各々の光センサ本体
の片面への電気的接触を可能にする。ソース／ドレイン
層３２は一般的には、スパッタリングにより付着させら
れ、この層の典型的な厚みは約２０００Å〜約１０００
０Åの範囲にある。
成るＴＦＴ島型構造３０、共通誘電層１８及びフォトダ
イオード本体１５を含めた露出した全面を覆ってソース
／ドレイン金属導電層３２を付着させる。「ソース／ド
レイン」又は「Ｓ／Ｄ」という用語は、ＴＦＴのソース
及びドレイン電極の両方を形成するように付着させた導
電性材料を指す。この共通電極は、各々の光センサ本体
の片面への電気的接触を可能にする。ソース／ドレイン
層３２は一般的には、スパッタリングにより付着させら
れ、この層の典型的な厚みは約２０００Å〜約１０００
０Åの範囲にある。
【００１９】次いで、図５に示すように、ソース／ドレ
イン金属導電層３２をパターニングすると共にエッチン
グして、島３０の頂表面の少なくとも一部からソース／
ドレイン金属を除去し、領域３７において下方に位置す
るシリコン層２８を露出させる。この領域３７が、さら
なる加工の後にバック・チャネル領域３６（図６）と呼
ばれるものとなる。この工程はまた、各々のＴＦＴ用の
それぞれのソース電極３１及びドレイン電極３３を形成
する。さらに、この工程は、共通誘電層１８の光センサ
不動態化層部分２２の頂部にソース／ドレイン金属３２
のダイオード犠牲領域３４（図９も参照）が残されるよ
うに、大フィル・ファクタのマスクを用いて行なわれる
（すなわち、本処理工程の後に所望の構造を与えるよう
に、加工されるべき表面の十分な部分を覆って付着させ
られる。）。結果として、ソース／ドレイン材料は、ダ
イオード島１５の上面３８の領域の実質的な部分の上方
に配設される。この文脈で用いる「実質的な部分」とい
う用語は、光センサ本体１５の上面３８の面積の約６０
％を上回り、さらに好ましくは約６０％〜約８０％を覆
って典型的に延在するダイオード犠牲領域を指す。図９
で分かるように、このソース／ドレイン金属をパターニ
ングすると共にエッチングする工程を用いて、光センサ
の共通の電極線１０２及びデータ線１０４も形成され
る。
イン金属導電層３２をパターニングすると共にエッチン
グして、島３０の頂表面の少なくとも一部からソース／
ドレイン金属を除去し、領域３７において下方に位置す
るシリコン層２８を露出させる。この領域３７が、さら
なる加工の後にバック・チャネル領域３６（図６）と呼
ばれるものとなる。この工程はまた、各々のＴＦＴ用の
それぞれのソース電極３１及びドレイン電極３３を形成
する。さらに、この工程は、共通誘電層１８の光センサ
不動態化層部分２２の頂部にソース／ドレイン金属３２
のダイオード犠牲領域３４（図９も参照）が残されるよ
うに、大フィル・ファクタのマスクを用いて行なわれる
（すなわち、本処理工程の後に所望の構造を与えるよう
に、加工されるべき表面の十分な部分を覆って付着させ
られる。）。結果として、ソース／ドレイン材料は、ダ
イオード島１５の上面３８の領域の実質的な部分の上方
に配設される。この文脈で用いる「実質的な部分」とい
う用語は、光センサ本体１５の上面３８の面積の約６０
％を上回り、さらに好ましくは約６０％〜約８０％を覆
って典型的に延在するダイオード犠牲領域を指す。図９
で分かるように、このソース／ドレイン金属をパターニ
ングすると共にエッチングする工程を用いて、光センサ
の共通の電極線１０２及びデータ線１０４も形成され
る。
【００２０】次いで、反応性イオン・エッチング工程を
行なって、島構造３０の領域３７において露出している
Ｎ＋Ｓｉ材料２８を除去する。加えて、領域３７のＮ＋
Ｓｉ材料２８の下方に位置するｉ−Ｓｉ材料２６の少量
を典型的には除去する。この加工工程によって、ＴＦＴ
本体２４のバック・チャネル領域３６が形成される（図
６）。ＴＦＴ領域１４の層２６及び２８の上方に配設さ
れている残されたソース／ドレイン金属３２は、ソース
／ドレイン金属の下方に配設されているシリコン層２６
及び２８の各部の除去を防止するマスクとなっている。
行なって、島構造３０の領域３７において露出している
Ｎ＋Ｓｉ材料２８を除去する。加えて、領域３７のＮ＋
Ｓｉ材料２８の下方に位置するｉ−Ｓｉ材料２６の少量
を典型的には除去する。この加工工程によって、ＴＦＴ
本体２４のバック・チャネル領域３６が形成される（図
６）。ＴＦＴ領域１４の層２６及び２８の上方に配設さ
れている残されたソース／ドレイン金属３２は、ソース
／ドレイン金属の下方に配設されているシリコン層２６
及び２８の各部の除去を防止するマスクとなっている。
【００２１】従来の方法でこの工程に対応する工程は、
バック・チャネル・エッチング（ＢＣＥ）工程と呼ばれ
ている。かかる従来の方法では、最終のアレイ構造に存
在しない実質的にすべてのソース／ドレイン材料３２
は、光センサ本体１５の頂部の大領域３４を含めて、Ｂ
ＣＥ工程の前に除去されている。
バック・チャネル・エッチング（ＢＣＥ）工程と呼ばれ
ている。かかる従来の方法では、最終のアレイ構造に存
在しない実質的にすべてのソース／ドレイン材料３２
は、光センサ本体１５の頂部の大領域３４を含めて、Ｂ
ＣＥ工程の前に除去されている。
【００２２】従来の方法に従ってＴＦＴ本体のバック・
チャネルを作製するのに用いられる反応性イオン・エッ
チング工程では、バック・チャネル領域３６に劣化した
品質のＳｉ表面を生成することが本発明の開発時に判明
した。本書で用いる「劣化した品質」とは、上で概略説
明したように、電荷捕捉の一因となる（従ってＴＦＴか
らの雑音が相対的に高くなっている）表面を指すものと
する。さらに、シリコン表面の品質が劣化すると、アレ
イ内のそれぞれのＴＦＴの間での電荷捕捉のばらつきが
許容できない水準となる（アレイの許容可能な雑音の設
計の観点から判定して）。さらに、光センサ本体１５を
覆って配設されたソース／ドレイン金属の比較的大きな
ダイオード領域３４を残しておくと、バック・チャネル
領域３６を作製する際に用いられる反応性イオン・エッ
チング時に有益な効果を発揮する犠牲パッドが形成さ
れ、結果として、バック・チャネル・エッチング領域３
６の露出したＳｉ表面は、従来の方法を用いて製造され
るものよりも、電荷捕捉が少なく、アレイ内のそれぞれ
のピクセルの間での電荷捕捉の一様性が大きくなること
が判明した。
チャネルを作製するのに用いられる反応性イオン・エッ
チング工程では、バック・チャネル領域３６に劣化した
品質のＳｉ表面を生成することが本発明の開発時に判明
した。本書で用いる「劣化した品質」とは、上で概略説
明したように、電荷捕捉の一因となる（従ってＴＦＴか
らの雑音が相対的に高くなっている）表面を指すものと
する。さらに、シリコン表面の品質が劣化すると、アレ
イ内のそれぞれのＴＦＴの間での電荷捕捉のばらつきが
許容できない水準となる（アレイの許容可能な雑音の設
計の観点から判定して）。さらに、光センサ本体１５を
覆って配設されたソース／ドレイン金属の比較的大きな
ダイオード領域３４を残しておくと、バック・チャネル
領域３６を作製する際に用いられる反応性イオン・エッ
チング時に有益な効果を発揮する犠牲パッドが形成さ
れ、結果として、バック・チャネル・エッチング領域３
６の露出したＳｉ表面は、従来の方法を用いて製造され
るものよりも、電荷捕捉が少なく、アレイ内のそれぞれ
のピクセルの間での電荷捕捉の一様性が大きくなること
が判明した。
【００２３】犠牲型のダイオード犠牲ソース／ドレイン
金属領域３４はバック・チャネル・エッチング法工程時
には所望のＳｉ表面を生成する助けになるが、ソース／
ドレイン金属は光に対して不透明であり、従って、デバ
イスの動作時には下方に位置するフォトダイオードの機
能を損なわないようにこの犠牲材料３４を除去しなけれ
ばならない。従って、本発明の方法はさらに、ダイオー
ド犠牲ソース／ドレイン金属領域３４を除去する工程を
含んでいる。この材料は、ソース／ドレイン金属の他の
すべての区域（共通電極１０２、データ線１０４、ＴＦ
Ｔのソース及びドレイン）がパターニングされて最終的
な構成に形成された後に除去されるので、除去されるべ
きダイオード犠牲ソース／ドレイン領域３４は、アレイ
（図９）に残るソース／ドレイン金属の区域から約４ミ
クロン以上だけ物理的に離隔されるように最初から形成
されていることが望ましい。この離隔は、アレイに保持
されるべきソース／ドレイン金属の望ましくない切除、
すなわちダイオード犠牲領域３４を除去する工程から生
じる可能性のある切除を防止するのに役立つ。図９で分
かるように、この離隔は典型的には、各々のダイオード
島１５にわたってそれぞれ２つの領域４０を形成し、各
々の領域が、光センサの各列に沿って配設されている電
極線１０２及び１０４から隔設されるようにすることに
より達成される。
金属領域３４はバック・チャネル・エッチング法工程時
には所望のＳｉ表面を生成する助けになるが、ソース／
ドレイン金属は光に対して不透明であり、従って、デバ
イスの動作時には下方に位置するフォトダイオードの機
能を損なわないようにこの犠牲材料３４を除去しなけれ
ばならない。従って、本発明の方法はさらに、ダイオー
ド犠牲ソース／ドレイン金属領域３４を除去する工程を
含んでいる。この材料は、ソース／ドレイン金属の他の
すべての区域（共通電極１０２、データ線１０４、ＴＦ
Ｔのソース及びドレイン）がパターニングされて最終的
な構成に形成された後に除去されるので、除去されるべ
きダイオード犠牲ソース／ドレイン領域３４は、アレイ
（図９）に残るソース／ドレイン金属の区域から約４ミ
クロン以上だけ物理的に離隔されるように最初から形成
されていることが望ましい。この離隔は、アレイに保持
されるべきソース／ドレイン金属の望ましくない切除、
すなわちダイオード犠牲領域３４を除去する工程から生
じる可能性のある切除を防止するのに役立つ。図９で分
かるように、この離隔は典型的には、各々のダイオード
島１５にわたってそれぞれ２つの領域４０を形成し、各
々の領域が、光センサの各列に沿って配設されている電
極線１０２及び１０４から隔設されるようにすることに
より達成される。
【００２４】ダイオード犠牲金属領域３４は通常、エッ
チング法によって除去される。バック・チャネル・エッ
チングが行なわれた直後のエッチングによってこのダイ
オード犠牲ソース／ドレイン金属領域３４を除去する
と、ＴＦＴ本体２４のバック・チャネル表面がさらなる
加工を受けてしまうため、完成したデバイスの性能に劣
化を生じ得ることが経験されている。従って、ダイオー
ド犠牲ソース／ドレイン金属領域３４の除去は、犠牲ダ
イオードＳ／Ｄ領域３４を除去するエッチングの前に、
アレイの全露出表面を覆って薄い誘電不動態化層４２
（図７）を付着させる工程を含んでいると望ましい。こ
の層は典型的には、ＳｉＯx又はＳｉＮx材料を含んでお
り、厚みは約１００ｎｍ〜５００ｎｍの範囲にある。こ
の薄い不動態化層４２の付着に続いて、ダイオード犠牲
金属領域３４を除去するマスキング工程及びエッチング
工程が行なわれる。
チング法によって除去される。バック・チャネル・エッ
チングが行なわれた直後のエッチングによってこのダイ
オード犠牲ソース／ドレイン金属領域３４を除去する
と、ＴＦＴ本体２４のバック・チャネル表面がさらなる
加工を受けてしまうため、完成したデバイスの性能に劣
化を生じ得ることが経験されている。従って、ダイオー
ド犠牲ソース／ドレイン金属領域３４の除去は、犠牲ダ
イオードＳ／Ｄ領域３４を除去するエッチングの前に、
アレイの全露出表面を覆って薄い誘電不動態化層４２
（図７）を付着させる工程を含んでいると望ましい。こ
の層は典型的には、ＳｉＯx又はＳｉＮx材料を含んでお
り、厚みは約１００ｎｍ〜５００ｎｍの範囲にある。こ
の薄い不動態化層４２の付着に続いて、ダイオード犠牲
金属領域３４を除去するマスキング工程及びエッチング
工程が行なわれる。
【００２５】図７の破線で概略図示するように、不動態
化層４２の上に除去マスク１０６が形成される。このマ
スクは、除去されるべきソース／ドレイン金属領域３４
（図９も参照）よりも面積が僅かに大きい開口１０８を
有している。このマスクは、例えば、従来のフォトリソ
グラフィ法によって製造してよい。
化層４２の上に除去マスク１０６が形成される。このマ
スクは、除去されるべきソース／ドレイン金属領域３４
（図９も参照）よりも面積が僅かに大きい開口１０８を
有している。このマスクは、例えば、従来のフォトリソ
グラフィ法によって製造してよい。
【００２６】フォトレジストがパターニングされ現像さ
れて、除去されるべきソース／ドレイン金属領域３４を
覆って付着した下方の不動態化層金属を露出させる開口
１０８を形成した後に、開口１０８における寸法を大き
くすることにより、薄い不動態化層４２は下方に位置す
るソース／ドレイン金属の面積よりも僅かに大きい面積
からエッチングにより完全に除去される。このエッチン
グ工程では好ましくは、ＩＴＯ又はアモルファス・シリ
コンを実質的に腐蝕させないＢＨＦ（フッ化水素酸緩衝
液。すなわち、他の層に対して一つの層を選択的にエッ
チングする腐蝕液）を用いる。次いで、好ましくは、硝
酸とリン酸と酢酸との混合物を含んでおり、且つＩＴＯ
又はアモルファス・シリコンを実質的に攻撃することの
ない腐蝕液を用いて、ソース／ドレイン金属３４の湿式
エッチングを行なう。ソース／ドレイン金属の他のすべ
ての区域は領域３４から物理的に離隔しており、従っ
て、フォトレジスト・マスクの開口１０８内で露出して
いないので、フォトレジストはこれらの区域をエッチン
グによる除去から保護する。
れて、除去されるべきソース／ドレイン金属領域３４を
覆って付着した下方の不動態化層金属を露出させる開口
１０８を形成した後に、開口１０８における寸法を大き
くすることにより、薄い不動態化層４２は下方に位置す
るソース／ドレイン金属の面積よりも僅かに大きい面積
からエッチングにより完全に除去される。このエッチン
グ工程では好ましくは、ＩＴＯ又はアモルファス・シリ
コンを実質的に腐蝕させないＢＨＦ（フッ化水素酸緩衝
液。すなわち、他の層に対して一つの層を選択的にエッ
チングする腐蝕液）を用いる。次いで、好ましくは、硝
酸とリン酸と酢酸との混合物を含んでおり、且つＩＴＯ
又はアモルファス・シリコンを実質的に攻撃することの
ない腐蝕液を用いて、ソース／ドレイン金属３４の湿式
エッチングを行なう。ソース／ドレイン金属の他のすべ
ての区域は領域３４から物理的に離隔しており、従っ
て、フォトレジスト・マスクの開口１０８内で露出して
いないので、フォトレジストはこれらの区域をエッチン
グによる除去から保護する。
【００２７】図８は、完成したデバイスを示しており、
ソース／ドレイン金属領域３４（図７）が共通誘電層１
８及び光センサ本体１５の頂部から除去されている。図
８はまた、最終の加工工程又は製造工程において、湿気
のような環境条件からアレイを密封するために、デバイ
ス全体を覆って厚い不動態化層又は遮蔽層４４（窒化ケ
イ素、酸化ケイ素又はこれらの組み合わせを含み近似的
に約０．５ミクロン〜１．５ミクロン厚）を付着させる
ことを示している。また、不動態化層又は遮蔽層は、ア
レイの一部を形成していない１以上の回路にアレイを接
続するエッジ接点（図示されていない）を露出させるよ
うにパターニングされている。
ソース／ドレイン金属領域３４（図７）が共通誘電層１
８及び光センサ本体１５の頂部から除去されている。図
８はまた、最終の加工工程又は製造工程において、湿気
のような環境条件からアレイを密封するために、デバイ
ス全体を覆って厚い不動態化層又は遮蔽層４４（窒化ケ
イ素、酸化ケイ素又はこれらの組み合わせを含み近似的
に約０．５ミクロン〜１．５ミクロン厚）を付着させる
ことを示している。また、不動態化層又は遮蔽層は、ア
レイの一部を形成していない１以上の回路にアレイを接
続するエッジ接点（図示されていない）を露出させるよ
うにパターニングされている。
【００２８】本発明は、少数マスク・セット法を用いて
光センサ・アレイを製造する方法を提供するものであ
り、この方法では、バック・チャネル・エッチング（Ｂ
ＣＥ）として公知の工程を実行する前に、大フィル・フ
ァクタのマスクを用いて、すなわちピクセル面積の大部
分（アレイの面積の例えば約５０％以上）について、ソ
ース／ドレイン（Ｓ／Ｄ）金属層を付着させ、パターニ
ングしてエッチングする。大フィル・ファクタのマスク
は、ＴＦＴのソース−ドレイン電極構成、及びアドレス
線のようにソース／ドレイン材料から成る他の領域のパ
ターンを形成する。ソース／ドレイン（Ｓ／Ｄ）金属層
がパターニングされエッチングされて、下方に位置する
ゲート及び共通誘電層の一定部分の上部からＳ／Ｄ材料
を除去するが、このパターニング及びエッチングでは、
下方に位置する光センサの殆どの面積を実質的に網羅し
ているＳ／Ｄ材料の領域は残る。反応性イオン・エッチ
ングを行なって、除去されていないＳ／Ｄ金属をマスク
として用いてゲート電極を覆って配設されるバック・チ
ャネルを形成する。本方法はさらに、光センサの上方か
ら過剰なＳ／Ｄ金属を除去し、次いで、デバイスを覆っ
て不動態化層を塗工する工程を含んでいる。このＳ／Ｄ
金属の除去は、構造の表面に薄い不動態化誘電層を付着
させて、誘電層をパターニングすると共にエッチング
し、また同じフォトマスクを用いて光センサの上に位置
するＳ／Ｄ金属をパターニングすると共にエッチングす
ることにより達成することができる。次いで、厚い不動
態化層を付着させ、パターニングすると共にエッチング
する仕上げ工程が行なわれる。
光センサ・アレイを製造する方法を提供するものであ
り、この方法では、バック・チャネル・エッチング（Ｂ
ＣＥ）として公知の工程を実行する前に、大フィル・フ
ァクタのマスクを用いて、すなわちピクセル面積の大部
分（アレイの面積の例えば約５０％以上）について、ソ
ース／ドレイン（Ｓ／Ｄ）金属層を付着させ、パターニ
ングしてエッチングする。大フィル・ファクタのマスク
は、ＴＦＴのソース−ドレイン電極構成、及びアドレス
線のようにソース／ドレイン材料から成る他の領域のパ
ターンを形成する。ソース／ドレイン（Ｓ／Ｄ）金属層
がパターニングされエッチングされて、下方に位置する
ゲート及び共通誘電層の一定部分の上部からＳ／Ｄ材料
を除去するが、このパターニング及びエッチングでは、
下方に位置する光センサの殆どの面積を実質的に網羅し
ているＳ／Ｄ材料の領域は残る。反応性イオン・エッチ
ングを行なって、除去されていないＳ／Ｄ金属をマスク
として用いてゲート電極を覆って配設されるバック・チ
ャネルを形成する。本方法はさらに、光センサの上方か
ら過剰なＳ／Ｄ金属を除去し、次いで、デバイスを覆っ
て不動態化層を塗工する工程を含んでいる。このＳ／Ｄ
金属の除去は、構造の表面に薄い不動態化誘電層を付着
させて、誘電層をパターニングすると共にエッチング
し、また同じフォトマスクを用いて光センサの上に位置
するＳ／Ｄ金属をパターニングすると共にエッチングす
ることにより達成することができる。次いで、厚い不動
態化層を付着させ、パターニングすると共にエッチング
する仕上げ工程が行なわれる。
【００２９】この方法によって、製造されるデバイスの
バック・チャネル界面において従来技術の方法に対して
再現性が高く且つ制御性のよい電荷捕捉特性を与えるＴ
ＦＴのｉ−Ｓｉ材料のバック・チャネルを有するアレイ
型イメージャが得られる。
バック・チャネル界面において従来技術の方法に対して
再現性が高く且つ制御性のよい電荷捕捉特性を与えるＴ
ＦＴのｉ−Ｓｉ材料のバック・チャネルを有するアレイ
型イメージャが得られる。
【００３０】本書で発明の幾つかの特徴のみを図示する
と共に説明したが、当業者には改変及び変形が想到され
よう。従って、特許請求の範囲は、本発明の要旨の範囲
内に含まれる改変及び変形を網羅しているものとするこ
とを理解されたい。
と共に説明したが、当業者には改変及び変形が想到され
よう。従って、特許請求の範囲は、本発明の要旨の範囲
内に含まれる改変及び変形を網羅しているものとするこ
とを理解されたい。
【図１】本発明の実施形態による撮像用アレイを製造す
る方法に用いられる逐次的な加工工程を用いて製造され
るデバイスの実質的な断面図である。
る方法に用いられる逐次的な加工工程を用いて製造され
るデバイスの実質的な断面図である。
【図２】本発明の実施形態による撮像用アレイを製造す
る方法に用いられる逐次的な加工工程を用いて製造され
るデバイスの実質的な断面図である。
る方法に用いられる逐次的な加工工程を用いて製造され
るデバイスの実質的な断面図である。
【図３】本発明の実施形態による撮像用アレイを製造す
る方法に用いられる逐次的な加工工程を用いて製造され
るデバイスの実質的な断面図である。
る方法に用いられる逐次的な加工工程を用いて製造され
るデバイスの実質的な断面図である。
【図４】本発明の実施形態による撮像用アレイを製造す
る方法に用いられる逐次的な加工工程を用いて製造され
るデバイスの実質的な断面図である。
る方法に用いられる逐次的な加工工程を用いて製造され
るデバイスの実質的な断面図である。
【図５】本発明の実施形態による撮像用アレイを製造す
る方法に用いられる逐次的な加工工程を用いて製造され
るデバイスの実質的な断面図である。
る方法に用いられる逐次的な加工工程を用いて製造され
るデバイスの実質的な断面図である。
【図６】本発明の実施形態による撮像用アレイを製造す
る方法に用いられる逐次的な加工工程を用いて製造され
るデバイスの実質的な断面図である。
る方法に用いられる逐次的な加工工程を用いて製造され
るデバイスの実質的な断面図である。
【図７】本発明の実施形態による撮像用アレイを製造す
る方法に用いられる逐次的な加工工程を用いて製造され
るデバイスの実質的な断面図である。
る方法に用いられる逐次的な加工工程を用いて製造され
るデバイスの実質的な断面図である。
【図８】本発明の実施形態による撮像用アレイを製造す
る方法に用いられる逐次的な加工工程を用いて製造され
るデバイスの実質的な断面図である。
る方法に用いられる逐次的な加工工程を用いて製造され
るデバイスの実質的な断面図である。
【図９】撮像用デバイスの実質的に概略的な上面図であ
って、本方法のバック・チャネル・エッチング工程を実
行している間に所定位置に残る光センサの上方に位置す
るソース／ドレイン金属の領域を示す図である。
って、本方法のバック・チャネル・エッチング工程を実
行している間に所定位置に残る光センサの上方に位置す
るソース／ドレイン金属の領域を示す図である。
１０ ＴＦＴアドレス方式撮像用アレイ １２ ダイオード底部電極 １３ アモルファス・シリコン層 １４ ピクセルＴＦＴ １５ フォトダイオード本体 １６ ゲート電極層 １８ 共通誘電層 １９ バイア ２０ ゲート誘電層部分 ２２ 光センサ不動態化層部分 ２４ ＴＦＴ本体 ２６ 真性アモルファス・シリコン層 ２８ ｎ＋ドープ・シリコン層 ３０ 島型構造 ３１ ソース領域 ３２ ソース／ドレイン金属導電層 ３３ ドレイン領域 ３４ ダイオード犠牲領域 ３６ バック・チャネル領域 ３７ シリコン層露出領域 ３８ フォトダイオード本体の上面 ４０ ダイオードの隔設領域 ４２ 誘電不動態化層 ４４ 遮蔽用不動態化層 １００ 基板 １０１ ピクセル １０２ 電極線 １０４ データ線 １０６ 除去マスク １０８ 除去マスクの開口
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョージ・エドワード・ポッシン アメリカ合衆国、ニューヨーク州、ニスカ ユナ、アルゴンキン・ロード、2361番 (72)発明者 ロバート・フォレスト・クワスニック アメリカ合衆国、カリフォルニア州、パ ル・アルト、ラモーナ・ストリート、2431 番 Ｆターム(参考） 4M118 AA10 AB01 BA05 CA05 CA32 CB06 CB14 EA01 FB09 FB13 GA10 5F049 MA04 MB05 NA08 NA20 NB05 PA14 PA15 PA20 SE04 SE20 SZ11 5F110 AA14 AA16 BB10 CC07 DD02 EE03 EE04 EE07 EE14 FF02 FF03 FF09 FF30 GG02 GG15 GG24 GG35 GG45 HK04 HK09 HK16 HK21 HK33 HK35 NN04 NN23 NN24 NN71 QQ01 QQ04 QQ05
Claims (17)
- 【請求項１】 薄膜トランジスタ（ＴＦＴ）及び付設さ
れた光センサ１５を各々含む複数のピクセル１０１を有
するイメージャ・アレイ１０を製造する方法であって、
各々のピクセルについて、 基板１００上にゲート電極１６及び光センサ底部電極を
形成する工程と、 前記光センサ底部電極の少なくとも一部の上に配設され
る光センサ本体１５を形成する工程と、 前記ゲート電極及び前記光センサ本体を覆って共通誘電
層１８を付着させる工程と、 前記ＴＦＴ本体が前記ゲート電極の上方に間隔を空けた
関係で配設されるように前記共通誘電層の上にＴＦＴ本
体２４を形成する工程と、 前記ＴＦＴ本体及び前記共通誘電層の露出部分を覆って
ソース／ドレイン金属導電層３２を付着させる工程と、 所定のパターンに従って、前記ＴＦＴ本体の上面の一部
を露出させ、且つ前記光センサ本体１５の上方の前記共
通誘電層の上に配設されるソース／ドレイン金属３２の
１以上の犠牲領域４０を残すように、前記ソース／ドレ
イン金属導電層３４の部分を除去する工程と、 前記ＴＦＴ本体に、前記ゲート電極を覆って配設される
バック・チャネル領域３７を形成するように前記ＴＦＴ
本体の前記露出部分をエッチングする工程と、 次いで、前記光センサ本体の上方の前記共通誘電層の上
に配設されている前記ソース／ドレイン金属の前記１以
上の犠牲領域４０を除去する工程とを備えた方法。 - 【請求項２】 前記光センサ本体の上方の前記共通電極
誘電層の上に配設されている前記ソース／ドレイン金属
の前記１以上の領域を除去する前記工程は、 前記露出したバック・チャネル領域、ソース／ドレイン
金属の全露出部分及び前記共通誘電層を覆って第一の不
動態化層４２を付着させる工程と、 前記第一の不動態化層の上に、ソース／ドレイン金属の
前記１以上の領域の上方に位置する前記第一の不動態化
層の部分を露出させる開口１０８であって、ソース／ド
レイン金属の前記１以上の犠牲領域の上面積よりも面積
の大きい開口１０８を内部に有するマスク１０６を形成
する工程と、 前記共通誘電層から前記第一の不動態化層及びソース／
ドレイン金属の前記１以上の犠牲領域を除去するよう
に、前記第一の不動態化層の前記露出部分、及び前記第
一の不動態化層の下方に位置するソース／ドレイン金属
の前記１以上の犠牲領域をエッチングする工程とをさら
に含んでいる請求項１に記載の方法。 - 【請求項３】 前記第一の不動態化層は、ＳｉＯx系材
料の層４２である請求項２に記載の方法。 - 【請求項４】 前記第一の不動態化層４２は、約１００
ｎｍ〜約５００ｎｍ程度の厚みを有する請求項２に記載
の方法。 - 【請求項５】 ソース／ドレイン金属の前記１以上の犠
牲領域４０は、前記イメージャ・アレイに存在する他の
すべてのソース／ドレイン金属から物理的に離隔されて
いる請求項１に記載の方法。 - 【請求項６】 前記ＴＦＴ本体の前記露出部分をエッチ
ングする前記工程は、反応性イオン・エッチング（ＲＩ
Ｅ）法を含んでいる請求項１に記載の方法。 - 【請求項７】 前記光センサ本体の上方にソース／ドレ
イン金属の前記１以上の犠牲領域を残すように前記ソー
ス／ドレイン金属３２の部分を除去する前記工程は、前
記光センサ本体のそれぞれを覆ってソース／ドレイン金
属の複数の前記犠牲領域４０が配設されるようにするマ
スクを用いて行なわれる請求項１に記載の方法。 - 【請求項８】 ソース／ドレイン金属の複数の犠牲領域
４０が前記光センサ本体の上方に残されており、前記複
数の犠牲領域は集合的に、前記光センサ本体を実質的に
被覆している請求項７に記載の方法。 - 【請求項９】 前記光センサ本体の上方に配設されてい
る残されたソース／ドレイン金属の前記１以上の犠牲領
域は、前記光センサ本体の上面の面積の約６０％以上程
度を被覆している請求項１に記載の方法。 - 【請求項１０】 前記光センサ本体の上方に配設されて
いる残されたソース／ドレイン金属の前記１以上の犠牲
領域は、前記光センサ本体の前記上面の面積の約６０％
〜８０％程度を被覆している請求項９に記載の方法。 - 【請求項１１】 前記光センサ本体１５は、前記光セン
サ底部電極の前記部分を覆うｎ＋ドープ・シリコン層２
２と、真性アモルファス・シリコン層２６と、ｐ＋ドー
プ・シリコン層とを含んでいる半導体層１３を逐次的に
付着させる工程により作製される請求項１に記載の方
法。 - 【請求項１２】 前記共通誘電層の上に前記ＴＦＴ本体
を形成する前記工程は、真性アモルファス・シリコン層
２６及び相対的に薄いｎ＋ドープ・シリコン層２８を逐
次的に付着させる工程と、前記ゲート電極の上方に配設
される島型ＴＦＴ本体を形成するように前記各シリコン
層をパターニングすると共にエッチングする工程とをさ
らに含んでいる請求項１に記載の方法。 - 【請求項１３】 それぞれの薄膜トランジスタ（ＴＦ
Ｔ）スイッチング素子１４及び付設されたフォトダイオ
ード１５を各々含む複数のピクセル１０１を有するイメ
ージャ・アレイ１０を製造する方法であって、 基板上に複数のゲート電極１６及び複数の光センサ底部
電極１２を形成する工程と、 前記光センサ底部電極のそれぞれの上に配設される複数
の光センサ本体１５を形成する工程と、 前記複数のゲート電極及び前記複数の光センサ本体を覆
って共通誘電層１８を付着させる工程と、 前記ＴＦＴ本体のそれぞれが前記ゲート電極のそれぞれ
と間隔を空けた関係で配設されるように前記共通誘電層
の上に複数のＴＦＴ本体２４を形成する工程と、 前記ＴＦＴ本体及び前記共通誘電層の露出部分を覆って
ソース／ドレイン金属導電層３２を付着させる工程と、 前記ＴＦＴ本体のそれぞれについてそれぞれのソース電
極３１及びドレイン電極３３を形成し、さらに前記光セ
ンサ本体１５の上方に位置する前記共通電極誘電層を覆
って配設される複数のそれぞれの犠牲ソース／ドレイン
領域を形成するように、前記ソース／ドレイン金属導電
層の部分を除去する工程と、 前記ＴＦＴ本体にバック・チャネル領域３７を形成する
ように前記それぞれのＴＦＴのソース電極とドレイン電
極との間で前記ＴＦＴ本体のそれぞれの露出部分をエッ
チングする工程であって、前記アレイ内の前記各ＴＦＴ
の前記それぞれのバック・チャネル領域は前記アレイの
動作時に実質的に同じ電荷保持特性を呈する、エッチン
グする工程と、 前記複数の犠牲ソース／ドレイン金属４０を除去する工
程と、 前記アレイ４４を覆って不動態化層を付着させる工程と
を備えた方法。 - 【請求項１４】 前記それぞれのバック領域を形成する
前記工程は、前記各ＴＦＴのそれぞれのソース電極とド
レイン電極との間に配設されているＮ＋シリコン及び該
Ｎ＋シリコンの下方に位置する真性シリコンをエッチン
グする工程をさらに含んでいる請求項１３に記載の方
法。 - 【請求項１５】 Ｎ＋シリコン及び真性シリコンをエッ
チングする前記工程は反応性イオン・エッチングを含ん
でいる請求項１４に記載の方法。 - 【請求項１６】 前記ソース／ドレイン金属材料から複
数のアドレス線を形成する工程をさらに含んでいる請求
項１３に記載の方法。 - 【請求項１７】 前記複数の犠牲ソース／ドレイン領域
は、それぞれの光センサ本体を覆って配設される複数の
同領域を含んでいる請求項１５に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/681070 | 2000-12-20 | ||
| US09/681,070 US6465286B2 (en) | 2000-12-20 | 2000-12-20 | Method of fabricating an imager array |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002334987A true JP2002334987A (ja) | 2002-11-22 |
| JP2002334987A5 JP2002334987A5 (ja) | 2005-07-28 |
| JP3986815B2 JP3986815B2 (ja) | 2007-10-03 |
Family
ID=24733686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001385364A Expired - Lifetime JP3986815B2 (ja) | 2000-12-20 | 2001-12-19 | イメージャ・アレイの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6465286B2 (ja) |
| EP (1) | EP1217653B1 (ja) |
| JP (1) | JP3986815B2 (ja) |
| DE (1) | DE60126050T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014518039A (ja) * | 2011-05-10 | 2014-07-24 | トリクセル エス．アー．エス． | アクティブ検出マトリックス用の制御回路のラインをアドレス指定する装置 |
| JP2020004922A (ja) * | 2018-07-02 | 2020-01-09 | セイコーエプソン株式会社 | 光電変換装置、電子機器および光電変換装置の製造方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW535296B (en) * | 2002-05-31 | 2003-06-01 | Chunghwa Picture Tubes Ltd | Method for producing thin film transistor |
| TWI345312B (en) * | 2004-07-26 | 2011-07-11 | Au Optronics Corp | Thin film transistor structure and method of fabricating the same |
| US7276453B2 (en) * | 2004-08-10 | 2007-10-02 | E.I. Du Pont De Nemours And Company | Methods for forming an undercut region and electronic devices incorporating the same |
| US7166860B2 (en) * | 2004-12-30 | 2007-01-23 | E. I. Du Pont De Nemours And Company | Electronic device and process for forming same |
| US8053777B2 (en) * | 2005-03-31 | 2011-11-08 | General Electric Company | Thin film transistors for imaging system and method of making the same |
| TWI464808B (zh) * | 2008-07-21 | 2014-12-11 | Au Optronics Corp | 薄膜電晶體陣列基板及其製作方法 |
| KR101571045B1 (ko) * | 2008-12-26 | 2015-11-24 | 삼성디스플레이 주식회사 | Ｘ선 검출기용 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| CN102810558B (zh) * | 2012-08-07 | 2014-10-15 | 京东方科技集团股份有限公司 | 薄膜晶体管、阵列基板及其制作方法和液晶显示器 |
| TWI538177B (zh) * | 2014-04-15 | 2016-06-11 | 友達光電股份有限公司 | 光感應裝置及其製作方法 |
| US10890669B2 (en) * | 2015-01-14 | 2021-01-12 | General Electric Company | Flexible X-ray detector and methods for fabricating the same |
| US10565917B2 (en) * | 2016-12-23 | 2020-02-18 | Intel Corporation | Monolithic micro LED display |
| CN112713213B (zh) * | 2020-12-30 | 2022-07-12 | Tcl华星光电技术有限公司 | 光敏元件及其制备方法、显示装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0734467B2 (ja) * | 1989-11-16 | 1995-04-12 | 富士ゼロックス株式会社 | イメージセンサ製造方法 |
| JP3226223B2 (ja) * | 1990-07-12 | 2001-11-05 | 株式会社東芝 | 薄膜トランジスタアレイ装置および液晶表示装置 |
| US5198694A (en) | 1990-10-05 | 1993-03-30 | General Electric Company | Thin film transistor structure with improved source/drain contacts |
| JPH0629510A (ja) * | 1991-10-16 | 1994-02-04 | Fuji Xerox Co Ltd | Ｔｆｔ駆動イメージセンサおよびその製造方法 |
| US5281546A (en) | 1992-09-02 | 1994-01-25 | General Electric Company | Method of fabricating a thin film transistor using hydrogen plasma treatment of the intrinsic silicon/doped layer interface |
| US5399884A (en) | 1993-11-10 | 1995-03-21 | General Electric Company | Radiation imager with single passivation dielectric for transistor and diode |
| US5435608A (en) | 1994-06-17 | 1995-07-25 | General Electric Company | Radiation imager with common passivation dielectric for gate electrode and photosensor |
| US5663577A (en) | 1996-03-01 | 1997-09-02 | General Electric Company | Solid state imager array with address line spacer structure |
| JP2853656B2 (ja) * | 1996-05-22 | 1999-02-03 | 日本電気株式会社 | 液晶パネル |
| GB9613065D0 (en) * | 1996-06-21 | 1996-08-28 | Philips Electronics Nv | Electronic device manufacture |
| JP2000208750A (ja) * | 1999-01-19 | 2000-07-28 | Canon Inc | 光電変換装置とその製造方法 |
-
2000
- 2000-12-20 US US09/681,070 patent/US6465286B2/en not_active Expired - Fee Related
-
2001
- 2001-12-17 EP EP01310526A patent/EP1217653B1/en not_active Expired - Lifetime
- 2001-12-17 DE DE60126050T patent/DE60126050T2/de not_active Expired - Fee Related
- 2001-12-19 JP JP2001385364A patent/JP3986815B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014518039A (ja) * | 2011-05-10 | 2014-07-24 | トリクセル エス．アー．エス． | アクティブ検出マトリックス用の制御回路のラインをアドレス指定する装置 |
| JP2020004922A (ja) * | 2018-07-02 | 2020-01-09 | セイコーエプソン株式会社 | 光電変換装置、電子機器および光電変換装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1217653A1 (en) | 2002-06-26 |
| US6465286B2 (en) | 2002-10-15 |
| DE60126050D1 (de) | 2007-03-08 |
| JP3986815B2 (ja) | 2007-10-03 |
| US20020076844A1 (en) | 2002-06-20 |
| DE60126050T2 (de) | 2007-10-18 |
| EP1217653B1 (en) | 2007-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0652596B1 (en) | Imager and fabrication thereof | |
| US5435608A (en) | Radiation imager with common passivation dielectric for gate electrode and photosensor | |
| US6225212B1 (en) | Corrosion resistant imager | |
| JP2002334987A (ja) | イメージャ・アレイの製造方法 | |
| KR100577410B1 (ko) | 엑스레이 영상 감지소자 및 그 제조방법 | |
| JP4600964B2 (ja) | ゲーテッドフォトダイオードを有する固体イメージャ及びその製造方法 | |
| US7550393B2 (en) | Solid-state imaging device with reduced smear | |
| US5384271A (en) | Method for reduction of off-current in thin film transistors | |
| US6437370B1 (en) | Image sensor structure and manufacturing process therefor | |
| JP3964017B2 (ja) | 放射撮像装置用のコンタクト・パッド | |
| JP2004048000A (ja) | 撮像アレイ及びその製造方法 | |
| JP2005116856A (ja) | 熱型赤外線固体撮像素子及びその製造方法 | |
| JPH01295457A (ja) | 積層型固体撮像装置及びその製造方法 | |
| KR20020056000A (ko) | 엑스-선 검출소자 및 그 제조방법 | |
| KR100488949B1 (ko) | 박막트랜지스터를 이용한 디지털 엑스레이 검출기 제조방법 | |
| JP4478215B2 (ja) | 耐腐食性イメージング装置 | |
| KR100683526B1 (ko) | 엑스-선 검출소자 및 그의 제조방법 | |
| EP1181722B1 (en) | Low noise and high yield data line structure for imager | |
| KR100488948B1 (ko) | 디지털 엑스레이 검출기에 사용하는 박막트랜지스터어레이 제조방법 | |
| JPH02166769A (ja) | 積層型固体撮像装置及びその製造方法 | |
| KR100867473B1 (ko) | 엑스레이 영상 감지소자의 제조방법 | |
| KR100730064B1 (ko) | 엑스-선 검출용 박막트랜지스터 기판 제조방법 | |
| JPS59172764A (ja) | 固体撮像装置 | |
| KR100698238B1 (ko) | 엑스-선 검출소자 및 그의 제조방법 | |
| JPH06232381A (ja) | 固体撮像素子及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041217 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041217 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060526 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060531 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060712 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061010 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061215 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070205 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070313 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070402 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070612 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070711 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100720 Year of fee payment: 3 |