JP2002334596A

JP2002334596A - 半導体メモリのカップリング係数測定方法およびカップリング係数測定装置

Info

Publication number: JP2002334596A
Application number: JP2002040911A
Authority: JP
Inventors: Hideaki Fujiwara; 英明藤原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-03-05
Filing date: 2002-02-19
Publication date: 2002-11-22

Abstract

(57)【要約】【課題】ノンフローティングゲート電極などの特別なテ
スト構造を用いることなく、実際のセルで直接カップリ
ング係数を測定可能な半導体メモリのカップリング係数
測定方法を提供する。【解決手段】この半導体メモリのカップリング係数測定
方法では、ドレイン電圧Ｖ_Dを１．０Ｖした状態で、ソ
ース電圧Ｖ_Sを上昇させて浮遊ゲートトランジスタ６を
流れる第１サブスレッショルド電流を測定するステップ
と、ドレイン電圧Ｖ _Dを０．１Ｖ増加させた状態で、ソ
ース電圧Ｖ_Sを上昇させて浮遊ゲートトランジスタ６を
流れる第２サブスレッショルド電流を測定するステップ
と、第１サブスレッショルド電流の第１の値に対応する
第１ソース電圧と、第１の値と等しい第２サブスレッシ
ョルド電流の第２の値に対応する第２ソース電圧とを読
み取るステップと、第１ソース電圧と第２ソース電圧と
の差分に対する、ドレイン電圧の増加分（０．１Ｖ）の
比を算出することによって、浮遊ゲート４とソース領域
２とのカップリング係数を求めるステップとを備えてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体メモリの
カップリング係数測定方法およびカップリング係数測定
装置に関し、より特定的には、フラッシュメモリなどの
不揮発性の半導体メモリのカップリング係数測定方法お
よびカップリング係数測定装置に関する。

【０００２】

【従来の技術】近年、磁気メモリであるハードディスク
およびフロッピィディスクに代替可能な半導体メモリと
して、ＥＰＲＯＭ（ＥｒａｓａｂｌｅａｎｄＰｒｏ
ｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒ
ｙ）やＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒ
ａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍａｂｌｅＲ
ｅａｄＯｎｌｙＭｅｍｏｒｙ）などの不揮発性半導
体メモリが注目されている。

【０００３】ＥＰＲＯＭやＥＥＰＲＯＭのメモリセルで
は、浮遊ゲート電極にキャリヤを蓄積し、キャリヤの有
無によりデータの記憶を行うとともに、キャリヤの有無
によるしきい値電圧の変化を検出することにより、デー
タの読み出しを行っている。特に、ＥＥＰＲＯＭには、
メモリセルアレイ全体でデータの消去を行うか、また
は、メモリセルアレイを任意のブロックに分けて各ブロ
ック単位でデータの消去を行うフラッシュＥＥＰＲＯＭ
がある。このフラッシュＥＥＰＲＯＭは、フラッシュメ
モリとも呼ばれている。フラッシュメモリは、大容量
化、低消費電力化および高速化が可能であるとともに、
耐衝撃性に優れるという特長を有するため、種々の携帯
機器で使用されている。また、フラッシュメモリのメモ
リセルは、１つのトランジスタから構成され、ＥＥＰＲ
ＯＭと比べて高集積化が容易であるという利点を有す
る。

【０００４】従来、フラッシュメモリを構成するメモリ
セルとして、スタックトゲート型およびスプリットゲー
ト型が提案されている。

【０００５】スタックトゲート型メモリセルにおいて、
浮遊ゲート電極に電子を蓄積させる書込動作では、半導
体基板のチャネル中の電子をホットエレクトロンにして
浮遊ゲート電極に注入する。その際、制御ゲート電極に
十数Ｖの電圧を印加する必要がある。また、スタックト
ゲート型メモリセルにおいて、浮遊ゲート電極に蓄積し
た電子を引き抜く消去動作では、ソースまたはドレイン
領域から浮遊ゲート電極にファウラー−ノルドハイム・
トンネル電流（Ｆｏｗｌｅｒ−ＮｏｒｄｈｅｉｍＴｕ
ｎｎｅｌＣｕｒｒｅｎｔ、以下、ＦＮトンネル電流と
いう）を流す。その際、ソースまたはドレイン領域と制
御ゲート電極との間に十数Ｖの電圧を印加する必要があ
る。

【０００６】スプリットゲート型メモリセルにおいて、
浮遊ゲート電極に電子を蓄積させる書込動作では、半導
体基板のチャネル中の電子をホットエレクトロンにして
浮遊ゲート電極に注入する。その際、ドレイン領域に約
１０Ｖの電圧を印加する必要がある。また、スプリット
ゲート型メモリセルにおいて、浮遊ゲート電極から電子
を引き抜く消去動作では、制御ゲート電極から浮遊ゲー
ト電極にＦＮトンネル電流を流す。その際、制御ゲート
電極に約１０Ｖの電圧を印加する必要がある。

【０００７】このように、従来のスタックトゲート型お
よびスプリットゲート型のメモリセルでは、書込動作に
おいて浮遊ゲート電極に電子を注入するのにホットエレ
クトロンを利用し、消去動作において浮遊ゲート電極に
蓄積させた電子を引き抜くのにＦＮトンネル電流を利用
している。

【０００８】ところで、フラッシュメモリにおいては、
浮遊ゲート電極とソース領域とのカップリング係数、お
よび、浮遊ゲート電極と制御ゲート電極とのカップリン
グ係数は重要なパラメータである。このカップリング係
数によって消去・書込み・読み出し時の制御しやすさが
決定される。

【０００９】従来、ソース領域からの静電カップリング
によって浮遊ゲート電極の電位が制御されるタイプのス
プリットゲート型フラッシュメモリにおいて、できるだ
け小さな電圧（電力）で浮遊ゲート電極の電位を制御す
るためには、ソース領域（ソース拡散層）と浮遊ゲート
電極とのカップリング比が十分に大きい必要がある。こ
の場合、開発段階において、カップリング比を正しく測
定することによって、セルの作成条件を最適化すること
が重要である。

【００１０】従来では、浮遊ゲート電極と制御ゲート電
極とのカップリング比を、テスト構造であるノンフロー
ティングゲート電極（ＮＦＧ）を用いて測定していた。
具体的には、まず、外部電源で電圧をコントロールする
ことが可能なノンフローティングゲート電極を用いて、
ノンフローティングゲート電極に直接電圧を印加してサ
ブスレッショルド電流を測定するとともに、実際のセル
において制御ゲート電極を上昇させてサブスレッショル
ド電流を測定する。そして、その両方のサブスレッショ
ルド電流の傾き（Ｓ値）の比を算出することによって、
浮遊ゲート電極と制御ゲート電極とのカップリング係数
を測定していた。そして、本願で取り扱うスプリットゲ
ート型フラッシュメモリにおいて、「ソースおよび制御
ゲート」以外と浮遊ゲートとの間にあるカップリングの
大きさは非常に小さいことがわかっているので、書込み
時に重要な浮遊ゲート電極とソース領域とのカップリン
グ比は、浮遊ゲート電極と制御ゲート電極とのカップリ
ング係数を１から引くことによって算出していた。

【００１１】

【発明が解決しようとする課題】しかしながら、上記の
ようなノンフローティングゲート電極を含むテスト構造
を用いてカップリング係数を測定する方法では、セルの
微細化が進むにつれて、ノンフローティングゲート電極
に接続する外部配線を独立して形成するのが困難にな
り、その結果、テスト構造を形成するのが困難になると
いう問題点があった。また、セルの微細化が進むにした
がって、ノンフローティングゲート電極の外部配線に起
因して、実際のセルとテスト構造のセルとの形が違って
くる場合がある。この場合には、テスト構造のサブスレ
ッショルド電流の測定値が実際のセルを用いた場合の測
定値と異なる場合があり、その結果、カップリング係数
を正確に測定するのが困難になるという問題点もあっ
た。

【００１２】さらに、テスト構造を作成できたとして
も、測定条件を最適化しなければ誤った値を抽出してし
まう可能性があるので、測定条件設定には注意が必要で
ある。

【００１３】この発明は上記のような課題を解決するた
めになされたものであり、この発明の１つの目的は、ノ
ンフローティングゲート電極などの特別なテスト構造を
用いることなく、実際のセルで直接カップリング係数を
測定することが可能な半導体メモリのカップリング係数
測定方法を提供することである。

【００１４】この発明のもう１つの目的は、カップリン
グ係数の測定を正確に行うことが可能な半導体メモリの
カップリング係数測定方法を提供することである。

【００１５】この発明のさらにもう１つの目的は、ノン
フローティングゲート電極などの特別なテスト構造を用
いることなく、実際のセルで直接カップリング係数を測
定することが可能な半導体メモリのカップリング係数測
定装置を提供することである。

【００１６】

【課題を解決するための手段】請求項１による半導体メ
モリのカップリング係数測定方法は、第１ゲート電極と
ソース領域とが所定の静電カップリング比でカップリン
グする半導体メモリのカップリング係数測定方法であっ
て、ドレイン電圧を基準となる第１ドレイン電圧にした
状態で、ソース電圧を上昇させて第１ゲート電極をゲー
トとする第１トランジスタを流れる第１サブスレッショ
ルド電流を測定するステップと、ドレイン電圧を第１ド
レイン電圧よりも所定量増加させた第２ドレイン電圧に
した状態で、ソース電圧を上昇させて第１トランジスタ
を流れる第２サブスレッショルド電流を測定するステッ
プと、第１サブスレッショルド電流の第１の値に対応す
る第１ソース電圧と、第１の値と等しい第２サブスレッ
ショルド電流の第２の値に対応する第２ソース電圧とを
読み取るステップと、第１ソース電圧と第２ソース電圧
との差分に対する、第１ドレイン電圧と第２ドレイン電
圧との差分の比を算出することによって、第１ゲート電
極とソース領域とのカップリング係数を求めるステップ
とを備えている。

【００１７】請求項１による半導体メモリのカップリン
グ係数測定方法では、上記のように、ドレイン電圧を変
化させてソース電圧を上昇させることにより第１および
第２サブスレッショルド電流を測定した後、第１サブス
レッショルド電流の第１の値に対応する第１ソース電圧
と、その第１の値と等しい第２サブスレッショルド電流
の第２の値に対応する第２ソース電圧とを読み取るとと
もに、第１ソース電圧と第２ソース電圧との差分に対す
る、第１ドレイン電圧と第２ドレイン電圧との差分の比
を算出することによって、従来のようにノンフローティ
ングゲート電極などの特別なテスト構造を設けることな
く、実際のセルで直接第１ゲート電極とソース領域との
カップリング係数を求めることができる。

【００１８】請求項２による半導体メモリのカップリン
グ係数測定方法では、請求項１の構成において、第１サ
ブスレッショルド電流を測定するステップおよび第２サ
ブスレッショルド電流を測定するステップは、それぞ
れ、第２ゲートをゲートとする第２トランジスタがオン
した状態で、第１ゲート電極をゲートとする第１トラン
ジスタがオンしない状態にするステップと、その後、ソ
ース電圧を上昇させることによって、第２トランジスタ
が十分にオンした状態で、かつ、第１トランジスタがオ
ンする状態にして、第１トランジスタを流れる第１サブ
スレッショルド電流または第２サブスレッショルド電流
を測定するステップとを含む。請求項２では、このよう
に、第２トランジスタがオンした状態で第１トランジス
タがオンしない状態にした後、第２トランジスタが十分
にオンした状態で第１トランジスタがオンするように第
１ゲート電極の電位を上げ、第１サブスレッショルド電
流または第２サブスレッショルド電流を測定することに
よって、第２トランジスタは第１および第２サブスレッ
ショルド電流の測定時に十分にオンした状態になるの
で、第２トランジスタの特性が第１サブスレッショルド
電流および第２サブスレッショルド電流に影響を及ぼす
のを防止することができる。

【００１９】請求項３による半導体メモリのカップリン
グ係数測定方法では、請求項２の構成において、第２ト
ランジスタがオンした状態で、第１トランジスタがオン
しない状態にするステップは、第１ゲート電極に電子を
注入することによって第１トランジスタのしきい値電圧
を上昇させるステップを含む。請求項３では、このよう
に第１ゲート電極に電子を注入することにより第１トラ
ンジスタのしきい値電圧を上昇させることによって、容
易に、第２トランジスタがオンした状態で、第１トラン
ジスタがオンしない状態にすることができる。

【００２０】請求項４による半導体メモリのカップリン
グ係数測定方法では、請求項２または３の構成におい
て、第１サブスレッショルド電流および第２サブスレッ
ショルド電流を測定するステップは、第２ゲート電極に
印加する電圧を上昇させることによって、第１トランジ
スタがオンするときの第２ゲート電極の電圧を予め測定
するステップを含む。請求項４では、このように構成す
ることによって、第１トランジスタのしきい値電圧上昇
の度合いにばらつきが生じたとしても、第１サブスレッ
ショルド電流および第２サブスレッショルド電流を測定
する際に、その予め測定した第２ゲート電極の電圧を印
加するだけで、第２ゲート電極以外に印加する電圧の値
および変化させる範囲は、ほぼ一定のままで対応できる
ので、測定動作を円滑に行うことができる。

【００２１】請求項５による半導体メモリのカップリン
グ係数測定方法は、第１ゲート電極と第２ゲート電極と
が所定の静電カップリング比でカップリングする半導体
メモリのカップリング係数測定方法であって、ソース／
ドレイン領域に印加する電圧を基準となる第１電圧にし
た状態で、第２ゲート電極に印加する電圧を上昇させて
第１ゲート電極をゲートとする第１トランジスタを流れ
る第１サブスレッショルド電流を測定するステップと、
ソース／ドレイン領域に印加する電圧を第１電圧よりも
所定量増加させた第２電圧にした状態で、第２ゲート電
極に印加する電圧を上昇させて第１トランジスタを流れ
る第２サブスレッショルド電流を測定するステップと、
第１サブスレッショルド電流の第１の値に対応する第２
ゲート電極の第３電圧と、第１の値と等しい第２サブス
レッショルド電流の第２の値に対応する第２ゲート電極
の第４電圧とを読み取るステップと、第２ゲート電極の
第３電圧と第４電圧との差分に対する、ソース／ドレイ
ン領域の第１電圧と第２電圧との差分の比を算出するこ
とによって、第１ゲート電極と第２ゲート電極とのカッ
プリング係数を求めるステップとを備えている。

【００２２】請求項５による半導体メモリのカップリン
グ係数測定方法では、上記のように、ソース／ドレイン
領域に印加する電圧を変化させて第２ゲート電極の電圧
を上昇させることにより第１および第２サブスレッショ
ルド電流を測定した後、第１サブスレッショルド電流の
第１の値に対応する第２ゲート電極の第３電圧と、第１
の値と等しい第２サブスレッショルド電流の第２の値に
対応する第２ゲート電極の第４電圧とを読み取るととも
に、第２ゲート電極の第３電圧と第４電圧との差分に対
する、ソース／ドレイン領域に印加する第１電圧と第２
電圧との差分の比を算出することによって、従来のよう
にノンフローティングゲート電極などの特別なテスト構
造を設けることなく、実際のセルで、直接第１ゲート電
極と第２ゲート電極とのカップリング係数を求めること
ができる。

【００２３】請求項６による半導体メモリのカップリン
グ係数測定方法は、第１ゲート電極と第２ゲート電極と
が所定の静電カップリング比でカップリングするととも
に、ソース領域とドレイン領域との間に第１ゲート電極
と第２ゲート電極とが直列に配置される半導体メモリの
カップリング係数測定方法であって、所定のメモリセル
において、第２ゲート電極に所定の電圧を印加すること
によって静電カップリングにより第１ゲート電極に電圧
を印加してソース領域とドレイン領域との間の第１サブ
スレッショルド電流を測定する際に、正しい測定値とし
て採用するデータ領域においては、第２ゲート電極の最
高電圧を第２ゲート電極をゲートとする第２トランジス
タのしきい値電圧とドレイン電圧とを加えた電圧よりも
小さく設定するステップと、試験用メモリセルにおい
て、試験用ゲート電極に直接電圧を印加してソース領域
とドレイン領域との間の第２サブスレッショルド電流を
測定するステップと、第１サブスレッショルド電流の傾
きと、第２サブスレッショルド電流の傾きとの比を算出
することによって、第１ゲート電極と第２ゲート電極と
のカップリング係数を求めるステップとを備えている。

【００２４】請求項６による半導体メモリのカップリン
グ係数測定方法では、上記のように、所定の実際のメモ
リセルにおいて、第１サブスレッショルド電流を測定す
る際に、第２ゲート電極の最高電圧を第２ゲート電極を
ゲートとする第２トランジスタのしきい値電圧とドレイ
ン電圧とを加えた電圧よりも小さく設定することによっ
て、第２トランジスタのドレイン領域から、第１ゲート
電極をゲートとする第１トランジスタのドレイン側に電
子が供給されるのを防止することができる。このため、
第１トランジスタのドレイン側は、十分に電子濃度が低
い状態に保持される。これにより、第１トランジスタを
流れる第１サブスレッショルド電流は、ほぼ第１トラン
ジスタのソース側の電子濃度の増減だけを反映する範囲
で測定することができる。その結果、第１トランジスタ
だけのサブスレッショルド電流特性を正確に評価するこ
とができる。そして、このように測定した第１サブスレ
ッショルド電流の傾きと、試験用ゲート電極に直接電圧
を印加して測定した第２サブスレッショルド電流の傾き
との比を算出することによって、第１ゲート電極と第２
ゲート電極とのカップリング係数を正確に求めることが
できる。

【００２５】請求項７による半導体メモリのカップリン
グ係数測定装置は、第１ゲート電極とソース領域とが所
定の静電カップリング比でカップリングする半導体メモ
リのカップリング係数測定装置であって、ドレイン電圧
を基準となる第１ドレイン電圧にした状態で、ソース電
圧を上昇させて、第１ゲート電極をゲートとする第１ト
ランジスタを流れる第１サブスレッショルド電流を測定
する手段と、ドレイン電圧を第１ドレイン電圧よりも所
定量増加させた第２ドレイン電圧にした状態で、ソース
電圧を上昇させて第１トランジスタを流れる第２サブス
レッショルド電流を測定する手段と、第１サブスレッシ
ョルド電流の第１の値に対応する第１ソース電圧と、第
１の値と等しい第２サブスレッショルド電流の第２の値
に対応する第２ソース電圧とを読み取る手段と、第１ソ
ース電圧と第２ソース電圧との差分に対する、第１ドレ
イン電圧と第２ドレイン電圧との差分の比を算出するこ
とによって、第１ゲート電極とソース領域とのカップリ
ング係数を求める手段とを備えている。

【００２６】請求項７による半導体メモリのカップリン
グ係数測定装置では、上記のように、ドレイン電圧を変
化させてソース電圧を上昇させることにより第１および
第２サブスレッショルド電流を測定した後、第１サブス
レッショルド電流の第１の値に対応する第１ソース電圧
と、その第１の値と等しい第２サブスレッショルド電流
の第２の値に対応する第２ソース電圧とを読み取るとと
もに、第１ソース電圧と第２ソース電圧との差分に対す
る、第１ドレイン電圧と第２ドレイン電圧との差分の比
を算出することによって、従来のようにノンフローティ
ングゲート電極などの特別なテスト構造を設けることな
く、実際のセルで直接第１ゲート電極とソース領域との
カップリング係数を求めることができる。

【００２７】請求項８による半導体メモリのカップリン
グ係数測定装置は、第１ゲート電極と第２ゲート電極と
が所定の静電カップリング比でカップリングする半導体
メモリのカップリング係数測定装置であって、ソース／
ドレイン領域に印加する電圧を基準となる第１電圧にし
た状態で、第２ゲート電極に印加する電圧を上昇させて
第１ゲート電極をゲートとする第１トランジスタを流れ
る第１サブスレッショルド電流を測定する手段と、ソー
ス／ドレイン領域に印加する電圧を第１電圧よりも所定
量増加させた第２電圧にした状態で、第２ゲート電極に
印加する電圧を上昇させて第１トランジスタを流れる第
２サブスレッショルド電流を測定する手段と、第１サブ
スレッショルド電流の第１の値に対応する第２ゲート電
極の第３電圧と、第１の値と等しい第２サブスレッショ
ルド電流の第２の値に対応する第２ゲート電極の第４電
圧とを読み取る手段と、第２ゲート電極の第３電圧と第
４電圧との差分に対する、ソース／ドレイン領域の第１
電圧と第２電圧との差分の比を算出することによって、
第１ゲート電極と第２ゲート電極とのカップリング係数
を求める手段とを備えている。

【００２８】請求項８による半導体メモリのカップリン
グ係数測定装置では、上記のように、ソース／ドレイン
領域に印加する電圧を変化させて第２ゲート電極の電圧
を上昇させることにより第１および第２サブスレッショ
ルド電流を測定した後、第１サブスレッショルド電流の
第１の値に対応する第２ゲート電極の第３電圧と、第１
の値と等しい第２サブスレッショルド電流の第２の値に
対応する第２ゲート電極の第４電圧とを読み取るととも
に、第２ゲート電極の第３電圧と第４電圧との差分に対
する、ソース／ドレイン領域に印加する第１電圧と第２
電圧との差分の比を算出することによって、従来のよう
にノンフローティングゲート電極などの特別なテスト構
造を設けることなく、実際のセルで、直接第１ゲート電
極と第２ゲート電極とのカップリング係数を求めること
ができる。

【００２９】請求項９による半導体メモリのカップリン
グ係数測定装置は、第１ゲート電極と第２ゲート電極と
が所定の静電カップリング比でカップリングするととも
に、ソース領域とドレイン領域との間に第１ゲート電極
と第２ゲート電極とが直列に配置される半導体メモリの
カップリング係数測定装置であって、所定のメモリセル
において、第２ゲート電極に所定の電圧を印加すること
によって静電カップリングにより第１ゲート電極に電圧
を印加してソース領域とドレイン領域との間の第１サブ
スレッショルド電流を測定する際に、正しい測定値とし
て採用するデータ領域においては、第２ゲート電極の最
高電圧を、第２ゲート電極をゲートとする第２トランジ
スタのしきい値電圧とドレイン電圧とを加えた電圧より
も小さく設定する手段と、試験用メモリセルにおいて、
試験用ゲート電極に直接電圧を印加してソース領域とド
レイン領域との間の第２サブスレッショルド電流を測定
する手段と、第１サブスレッショルド電流の傾きと第２
サブスレッショルド電流の傾きとを測定する手段と、第
１サブスレッショルド電流の傾きと、第２サブスレッシ
ョルド電流の傾きとの比を算出することによって、第１
ゲート電極と第２ゲート電極とのカップリング係数を求
める手段とを備えている。

【００３０】請求項９による半導体メモリのカップリン
グ係数測定装置では、上記のように、所定の実際のメモ
リセルにおいて、第１サブスレッショルド電流を測定す
る際に、第２ゲート電極の最高電圧を第２ゲート電極を
ゲートとする第２トランジスタのしきい値電圧とドレイ
ン電圧とを加えた電圧よりも小さく設定することによっ
て、第２トランジスタのドレイン領域から、第１ゲート
電極をゲートとする第１トランジスタのドレイン側に電
子が供給されるのを防止することができる。このため、
第１トランジスタのドレイン側は、十分に電子濃度が低
い状態に保持される。これにより、第１トランジスタを
流れる第１サブスレッショルド電流は、ほぼ第１トラン
ジスタのソース側の電子濃度の増減だけを反映する範囲
で測定することができる。その結果、第１トランジスタ
だけのサブスレッショルド電流特性を正確に評価するこ
とができる。そして、このように測定した第１サブスレ
ッショルド電流の傾きと、試験用ゲート電極に直接電圧
を印加して測定した第２サブスレッショルド電流の傾き
との比を算出することによって、第１ゲート電極と第２
ゲート電極とのカップリング係数を正確に求めることが
できる。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【００３２】（第１実施形態）図１〜図４は、本発明の
第１実施形態によるスプリットゲート型フラッシュメモ
リのカップリング係数測定方法を説明するための断面図
である。図５は、本発明の第１実施形態によるスプリッ
トゲート型フラッシュメモリのカップリング係数測定方
法に用いるカップリング係数測定装置および測定サンプ
ルを示した概略図である。図６は、本発明の第１実施形
態によるソース電圧とサブスレッショルド電流（ソース
電流）との関係を示した相関図である。

【００３３】以下、図１〜図６を参照して、第１実施形
態のカップリング係数測定方法およびカップリング係数
測定装置について説明する。この第１実施形態では、ス
プリットゲート型フラッシュメモリにおける浮遊ゲート
電極とソース領域との間のカップリング係数を測定する
方法について説明する。

【００３４】まず、第１実施形態によるスプリットゲー
ト型フラッシュメモリのメモリセルの構造としては、図
１に示すように、基板１の表面上に所定の間隔を隔てて
ソース領域２とドレイン領域３とが形成されている。ま
た、ソース領域２とドレイン領域３との間に、浮遊ゲー
ト電極（フローティングゲート電極（ＦＧ））４と制御
ゲート電極（コントロールゲート電極（ＣＧ））５とが
直列に配置されている。制御ゲート電極５の一部は、浮
遊ゲート電極４の上方に乗り上げるように形成されてい
る。浮遊ゲート電極４下には、浮遊ゲートトランジスタ
６が形成されており、制御ゲート電極５下には、制御ゲ
ートトランジスタ７が形成されている。

【００３５】なお、浮遊ゲート電極４が、本発明の「第
１ゲート電極」の一例であり、制御ゲート電極５が、本
発明の「第２ゲート電極」の一例である。また、浮遊ゲ
ートトランジスタ６が、本発明の「第１トランジスタ」
の一例であり、制御ゲートトランジスタ７が、本発明の
「第２トランジスタ」の一例である。

【００３６】次に、図５を参照して、第１実施形態のカ
ップリング係数測定方法に用いるカップリング係数測定
装置１００について説明する。このカップリング係数測
定装置１００は、端子１０１〜１０５と、電流電圧制御
部１０６と、サブスレッショルド電流測定部１０７と、
ソース電圧読み取り部１０８と、制御ゲート電圧読み取
り部１０９と、サブスレッショルド電流傾き測定部１１
０と、カップリング係数算出部１１１とを備えている。
なお、サブスレッショルド電流測定部１０７は、本発明
の「第１サブスレッショルド電流を測定する手段」およ
び「第２サブスレッショルド電流を測定する手段」の一
例である。また、ソース電圧読み取り部１０８は、本発
明の「第１ソース電圧および第２ソース電圧を読み取る
手段」の一例である。カップリング係数算出部１１１
は、本発明の「カップリング係数を求める手段」の一例
である。

【００３７】端子１０１は、ソース領域２と接続され
る。また、端子１０２は、後述するＮＦＧ（ノンフロー
ティングゲート電極）に接続される。また、端子１０３
は、制御ゲート電極（ＣＧ）５に接続され、端子１０４
は、ドレイン領域３に接続される。端子１０５は、基板
１に接続される。電流電圧制御部１０６は、端子１０１
〜１０５に接続される。この電流電圧制御部１０６は、
端子１０１〜１０５を介して、ソース領域２、ノンフロ
ーティングゲート電極、制御ゲート電極（ＣＧ）５、ド
レイン領域３および基板１に供給する電流や電圧を制御
するとともに、ソース領域２、ノンフローティングゲー
ト電極、制御ゲート電極（ＣＧ）５、ドレイン領域３お
よび基板１の電流や電圧を測定する。また、サブスレッ
ショルド電流測定部１０７は、電流電圧制御部１０６に
接続されるとともに、ソース領域２に流れるサブスレッ
ショルド電流を測定する。

【００３８】また、ソース電圧読み取り部１０８は、サ
ブスレッショルド電流測定部１０７に接続されるととも
に、サブスレッショルド電流測定部１０７により測定し
たサブスレッショルド電流に基づいて、所定のサブスレ
ッショルド電流が得られるソース電圧を測定する。ま
た、制御ゲート電圧読み取り部１０９は、サブスレッシ
ョルド電流測定部１０７に接続されるとともに、サブス
レッショルド電流測定部１０７により測定したサブスレ
ッショルド電流に基づいて、所定のサブスレッショルド
電流が得られる制御ゲート電圧を測定する。また、サブ
スレッショルド電流傾き測定部１１０は、サブスレッシ
ョルド電流測定部１０７に接続されるとともに、サブス
レッショルド電流測定部１０７により測定したサブスレ
ッショルド電流に基づいて、サブスレッショルド電流の
傾きを測定する。カップリング係数算出部１１１は、ソ
ース電圧読み取り部１０８、制御ゲート電圧読み取り部
１０９またはサブスレッショルド電流傾き測定部１１０
に接続されるとともに、ソース電圧読み取り部１０８、
制御ゲート電圧読み取り部１０９またはサブスレッショ
ルド電流傾き測定部１１０の測定結果に基づいて、カッ
プリング係数を算出する。

【００３９】なお、この第１実施形態では、端子１０
４、制御ゲート電圧読み取り部１０９およびサブスレッ
ショルド電流傾き測定部１１０は使用せず、端子１０
４、制御ゲート電圧読み取り部１０９およびサブスレッ
ショルド電流傾き測定部１１０は後述する第３実施形態
で使用する。

【００４０】上記したカップリング係数測定装置１００
を用いて、以下のような方法で、カップリング係数を測
定した。

【００４１】すなわち、この第１実施形態のカップリン
グ係数の測定方法では、まず、後述する本測定で制御ゲ
ートトランジスタ７が十分にオン状態になってから、浮
遊ゲートトランジスタ６がオン状態になるようにするた
めに、浮遊ゲート電極４に電子を注入することによっ
て、弱い書込みを行う。この場合、浮遊ゲート電極４へ
の書込みを行わなければ、浮遊ゲート電極４は消去に近
い状態となっているので、制御ゲートトランジスタ７に
しきい値電圧（約０．８Ｖ）を印加するだけで、ソース
領域２とドレイン領域３との間に電流が流れてしまうと
いう不都合が生じる。このため、浮遊ゲート電極４への
弱い書込みを行う。なお、実験は図１に示すように、ド
レイン電圧Ｖ_D＝０．１Ｖ、制御ゲート電圧Ｖ_CG＝１．
０Ｖ、ソース電圧Ｖ_S＝０．２〜７．０Ｖの条件下で行
った。この弱い書込み動作を何回か繰り返して、この動
作で新たに消去されたり書込まれたりしない安定点であ
ることを確認した。

【００４２】次に、図２に示すように、制御ゲート電極
５に制御ゲート電圧Ｖ_CGを印加していき、浮遊ゲートト
ランジスタ６がオン状態になるときの制御ゲート電圧Ｖ
_CGを測定する。具体的な測定条件としては、ドレイン電
圧Ｖ_D＝１．０Ｖ、ソース電圧Ｖ_S＝０Ｖ、制御ゲート電
圧Ｖ_CG＝０〜５．０Ｖの条件下で、浮遊ゲートトランジ
スタ６がオン状態になるときの制御ゲート電圧Ｖ_CGを測
定する。この場合、制御ゲート電極５に電圧を印加する
と、制御ゲート電極５と浮遊ゲート電極４とのカップリ
ングによって浮遊ゲート電極４の電位が引き上げられ
る。そして、浮遊ゲート電極４の電位が浮遊ゲートトラ
ンジスタ６のしきい値電圧に達すると、浮遊ゲートトラ
ンジスタ６がオン状態になる。そして、浮遊ゲートトラ
ンジスタ６がオン状態になると、ソース領域２とドレイ
ン領域３との間に電圧が掛かれば電流が流れる。上記の
条件で測定したところ、浮遊ゲートトランジスタ６がオ
ン状態になる制御ゲート電圧Ｖ_CGは、２．８５Ｖであっ
た。

【００４３】なお、今回測定に使用するのは、浮遊ゲー
トトランジスタ６のサブスレッショルド電流Ｉ_Sである
ので、この浮遊ゲートトランジスタ６がオン状態となる
ときの制御ゲート電圧Ｖ_CGは、制御ゲートトランジスタ
７のしきい値電圧よりも十分に高いことが好ましい。こ
のように構成すれば、浮遊ゲートトランジスタ６がオン
状態となる前に、制御ゲートトランジスタ７が十分にオ
ンした状態になるので、制御ゲートトランジスタ７の特
性が、浮遊ゲートトランジスタ６のサブスレッショルド
電流特性に影響を及ぼすのを有効に防止することができ
る。

【００４４】次に、図３および図４に示すように、上記
した方法で測定した浮遊ゲートトランジスタ６がオン状
態になるときの制御ゲート電圧Ｖ_CG（２．８５Ｖ）を制
御ゲート電極５に印加するとともに、ソース電圧Ｖ_Sを
増加することによって、浮遊ゲートトランジスタ６のサ
ブスレッショルド電流Ｉ_Sを測定する。具体的には、上
記した測定によって、制御ゲートトランジスタ７が十分
にオンして浮遊ゲートトランジスタ６がオンし始める条
件が判明した。ここでは、この条件を基準点として、ま
ず、ソース領域２にソース電圧Ｖ_Sを印加して、ソース
領域２からドレイン領域３に電流が流れる（ドレイン領
域３からソース領域２に電子が流れる）際、制御ゲート
トランジスタ７はオンしているが、浮遊ゲートトランジ
スタ６はオフになっている状態にする。そして、この状
態から、ソース電圧Ｖ_Sを増加して、制御ゲートトラン
ジスタ７が十分にオンし、かつ、浮遊ゲートトランジス
タ６がオンする状態にして、浮遊ゲートトランジスタ６
のサブスレッショルド電流Ｉ_Sを測定する。さらに、ド
レイン電圧Ｖ_Dを０．１Ｖだけ増加して同様な測定を行
う。

【００４５】より詳細には、まず、図３に示すように、
ドレイン電圧Ｖ_D＝１．０Ｖ、制御ゲート電圧Ｖ_CG＝
２．８５Ｖ、ソース電圧Ｖ_S＝１．０１〜２．５Ｖの条
件下で、ソース電圧Ｖ_Sを増加していき、浮遊ゲートト
ランジスタ６をオンさせて浮遊ゲートトランジスタ６の
サブスレッショルド電流Ｉ_Sを測定する。次に、図４に
示すように、ドレイン電圧Ｖ_Dを０．１Ｖだけ増加して
ドレイン電圧Ｖ_D＝１．１Ｖとし、制御ゲート電圧Ｖ_CG
＝２．８５Ｖ、ソース電圧Ｖ_S＝１．１１〜２．５Ｖの
条件下で、ソース電圧Ｖ_Sを増加させていき、浮遊ゲー
トトランジスタ６のサブスレッショルド電流Ｉ_Sを測定
する。

【００４６】上記の条件下で測定したソース電圧Ｖ_Sと
サブスレッショルド電流Ｉ_Sとの関係が図６に示されて
いる。図６を参照して、図３に示した条件下での測定結
果をプロットした線がＡであり、図４に示した条件下で
の測定結果をプロットした線がＢに示されている。

【００４７】図６に示した片対数プロットの直線部分を
サブスレッショルド電流だとみなして、ＡおよびＢの線
が１．０Ｅ−１０Ａ（０．１ｎＡ）となる電圧を読み取
った。ここで、１．０Ｅ−１０Ａ（０．１ｎＡ）の部分
では、ＡおよびＢの線が直線となっているので、サブス
レッショルド電流であるとみなすことができる。Ａの線
において、サブスレッショルド電流が１．０Ｅ−１０Ａ
（０．１ｎＡ）となるソース電圧Ｖ_Sは、１．１８３Ｖ
であり、Ｂの線において、サブスレッショルド電流が
１．０Ｅ−１０Ａ（０．１ｎＡ）となるソース電圧Ｖ_S
は、１．３４９Ｖであった。なお、ＡおよびＢの線が直
線となっている部分であれば、１．０Ｅ−１０Ａ（０．
１ｎＡ）以外の電流値を採用して、その電流値に対応す
るソース電圧Ｖ_Sを読み取るようにしてもよい。この場
合、小さい電流値で比較した方が誤差が小さくなるの
で、好ましい。

【００４８】ここで、第１実施形態では、浮遊ゲート電
極４の電位とドレイン領域３の電位との電位差Ｖ_FDが同
じときに、同じサブスレッショルド電流が流れると仮定
する。この仮定に基づき、ドレイン電圧Ｖ_Dを０．１Ｖ
上昇させたときに、浮遊ゲート電極４を０．１Ｖ上昇さ
せるのにソース電圧Ｖ_Sをどれだけ上昇させる必要があ
るかを考える。具体的には、カップリング係数が０．５
であれば、浮遊ゲート電極４を０．１Ｖ上昇させるには
ソース電圧Ｖ_Sを０．２Ｖ上昇させる必要がある。この
観点から、第１実施形態では、ソース電圧の差分に対す
るドレイン電圧の増加分を算出することによって、ソー
ス領域２と浮遊ゲート電極４とのカップリング係数（Ｃ
_FS）を求める。

【００４９】上記した考え方で、ソース領域２と浮遊ゲ
ート電極４とのカップリング係数（Ｃ_FS）を求めると、
以下の値が得られる。

【００５０】Ｃ_FS＝ドレイン電圧Ｖ_Dの増加分／ソース電圧Ｖ_Sの差分＝０．１／（１．３４９−１．１８３）＝０．６０２以上のように、第１実施形態による方法で求めたソース
領域２と浮遊ゲート電極４とのカップリング係数
（Ｃ_FS）は、０．６０２であった。

【００５１】上記のように、第１実施形態では、従来の
ようなノンフローティングゲート電極などの特別なテス
ト構造を設けることなく、実際のセルで直接浮遊ゲート
電極４とソース領域２とのカップリング係数（Ｃ_FS）を
求めることができる。

【００５２】なお、第１実施形態では、書込み動作と同
じ電子の流れ方向のサブスレッショルド電流を測定して
いるが、ソース領域２とドレイン領域３との電位差が３
Ｖ以下であるので、そのソース電圧で浮遊ゲート電極４
に書込みが行われることはない。このように、書込みは
行われないので、サブスレッショルド電流の測定量が新
たな書込みによって変化することはない。

【００５３】（第２実施形態）図７および図８は、本発
明の第２実施形態によるスタックトゲート型フラッシュ
メモリのカップリング係数測定方法を説明するための断
面図である。また、図９は、第２実施形態によるスタッ
クトゲート型フラッシュメモリのカップリング係数測定
方法に用いるカップリング係数測定装置および測定サン
プルを示した概略図である。なお、この第２実施形態の
カップリング係数測定方法に用いるカップリング係数測
定装置１００は、第１実施形態のカップリング係数測定
方法に用いるカップリング係数測定装置１００と同じ構
成を有する。ただし、この第２実施形態では、第１実施
形態で用いたソース電圧読み取り部１０８を使用せず、
制御ゲート電圧読み取り部１０９を使用する。この制御
ゲート電圧読み取り部１０９は、本発明の「第２ゲート
電極の第３および第４電圧値を読み取る手段」の一例で
ある。

【００５４】図７〜図９を参照して、この第２実施形態
では、図９に示したカップリング係数測定装置１００お
よび測定サンプルを用いて、スタックトゲート型フラッ
シュメモリにおける浮遊ゲート電極と制御ゲート電極と
のカップリング係数を測定する方法について説明する。
まず、スタックトゲート型フラッシュメモリでは、図７
に示すように、基板１１の表面に所定の間隔を隔ててソ
ース領域１２とドレイン領域１３とが形成されている。
ソース領域１２とドレイン領域１３との間に位置する基
板１１上には、浮遊ゲート電極（フローティングゲート
電極（ＦＧ））１４が形成されており、浮遊ゲート電極
１４上には、制御ゲート電極（コントロールゲート電極
（ＣＧ））１５が形成されている。浮遊ゲート電極１４
下には、浮遊ゲートトランジスタ１６が形成されてい
る。

【００５５】なお、ソース領域１２およびドレイン領域
１３は、本発明の「ソース／ドレイン領域」の一例であ
る。また、浮遊ゲート電極１４が本発明の「第１ゲート
電極」の一例であり、制御ゲート電極１５が本発明の
「第２ゲート電極」の一例である。また、浮遊ゲートト
ランジスタ１６が、本発明の「第１トランジスタ」の一
例である。

【００５６】この第２実施形態では、まず、図７に示す
ように、ソース電圧Ｖ_S＝０Ｖ、ドレイン電圧Ｖ_D＝１．
０Ｖを印加した状態で、制御ゲート電圧Ｖ_CGを増加させ
ていく。これにより、浮遊ゲートトランジスタ１６をオ
ンさせてサブスレッショルド電流Ｉを測定する。

【００５７】次に、図８に示すように、ソース電圧Ｖ_S
を０Ｖから０．１Ｖ増加させた状態で、制御ゲート電圧
Ｖ_CGを上昇させていく。これにより、浮遊ゲートトラン
ジスタ１６をオンさせてサブスレッショルド電流Ｉを測
定する。

【００５８】次に、上記した第１実施形態の図６と同様
のグラフを作成した後、図７に示したソース電圧Ｖ_S＝
０Ｖでのサブスレッショルド電流ＩがＩ＝１ｎＡのとき
の制御ゲート電圧Ｖ_CGと、図８に示したソース電圧Ｖ_S
＝０．１Ｖでのサブスレッショルド電流ＩがＩ＝１ｎＡ
となる制御ゲート電圧Ｖ_CGとを読み取る。そして、その
制御ゲート電圧Ｖ_CGの電圧差分に対するソース電圧Ｖ_S
の電圧差Ｖ_S＝０．１Ｖの比を計算することによって、
浮遊ゲート電極１４と制御ゲート電極１５とのカップリ
ング係数（Ｃ_FC）を求めることができる。

【００５９】このように、第２実施形態では、スタック
トゲート型フラッシュメモリにおいて、従来のようなノ
ンフローティングゲート電極などのテスト構造を用いる
ことなく、実際のセルで直接浮遊ゲート電極１４と制御
ゲート電極１５とのカップリング係数（Ｃ_FC）を測定す
ることができる。

【００６０】なお、この第２実施形態のスタックトゲー
ト型フラッシュメモリでは、上記した第１実施形態のス
プリットゲート型フラッシュメモリのように浮遊ゲート
トランジスタと制御ゲートトランジスタとがソース領域
とドレイン領域との間に直列に配置されていないので、
上記した第１実施形態のような書込み動作を行う必要は
ない。

【００６１】また、第２実施形態によるスタックトゲー
ト型フラッシュメモリでは、ソース領域１２とドレイン
領域１３とが浮遊ゲート電極１４に対して対照であるの
で、ソース領域１２とドレイン領域１３とに印加するソ
ース電圧Ｖ_Sおよびドレイン電圧Ｖ_Dを入れ替えても同様
の測定が可能である。すなわち、ソース電圧Ｖ_Sとして
１．０Ｖを印加するとともに、ドレイン電圧Ｖ_Dとして
０Ｖと０．１Ｖを印加するようにしても、上記と同様の
カップリング係数の測定が可能である。

【００６２】（第３実施形態）この第３実施形態では、
上記した第１実施形態および第２実施形態と異なり、従
来のノンフローティングゲート電極を含むテスト構造を
利用して、従来よりもより正確にカップリング係数を測
定する方法について説明する。図１０は、本発明の第３
実施形態によるスプリットゲート型フラッシュメモリの
実際のセルでの浮遊ゲート電極と制御ゲート電極とのカ
ップリング係数を測定する方法を説明するための断面図
である。図１１は、図１０に示した場合における制御ゲ
ート電圧とサブスレッショルド電流（ドレイン電流）と
の関係を説明するための概念図である。図１２は、本発
明の第３実施形態によるノンフローティングゲート電極
を用いるカップリング係数の測定方法を説明するための
断面図であり、図１３は、図１２に示した場合における
ノンフローティングゲート電圧Ｖ_NFGとサブスレッショ
ルド電流（ドレイン電流）との関係を示した概念図であ
る。

【００６３】また、図１４は、第３実施形態のカップリ
ング係数測定方法に用いるカップリング係数測定装置お
よび測定サンプルを示した概略図である。なお、第３実
施形態のカップリング係数測定方法に用いるカップリン
グ係数測定装置１００は、第１実施形態のカップリング
係数測定方法に用いるカップリング係数測定装置１００
と同じ構成を有する。ただし、この第３実施形態では、
第１実施形態および第２実施形態でそれぞれ用いたソー
ス電圧読み取り部１０８および制御ゲート電圧読み取り
部１０９を使用せず、サブスレッショルド電流傾き測定
部１１０を使用する。なお、サブスレッショルド電流傾
き測定部１１０は、本発明の「第１サブスレッショルド
電流の傾きと第２サブスレッショルド電流の傾きとを測
定する手段」の一例である。

【００６４】以下、図１０〜図１４を参照して、第３実
施形態の浮遊ゲート電極と制御ゲート電極とのカップリ
ング係数の測定方法について説明する。

【００６５】まず、この第３実施形態によるスプリット
ゲート型フラッシュメモリのメモリセルでは、基板２１
の表面に、所定の間隔を隔てて、ソース領域２２とドレ
イン領域２３とが形成されている。ソース領域２２とド
レイン領域２３との間には、浮遊ゲート電極２４と制御
ゲート２５とが直列に配置されている。また、制御ゲー
ト２５の一部は、浮遊ゲート電極２４上に乗り上げるよ
うに形成されている。浮遊ゲート電極２４下には、浮遊
ゲートトランジスタ２６が形成されており、制御ゲート
２５下には、制御ゲートトランジスタ２７が形成されて
いる。

【００６６】なお、浮遊ゲート電極２４が、本発明の
「第１ゲート電極」の一例であり、制御ゲート電極２５
が、本発明の「第２ゲート電極」の一例である。また、
浮遊ゲートトランジスタ２６が、本発明の「第１トラン
ジスタ」の一例であり、制御ゲートトランジスタ２７が
本発明の「第２トランジスタ」の一例である。

【００６７】この第３実施形態では、スプリットゲート
型フラッシュメモリにおいて、実際のセルで測定したサ
ブスレッショルド電流の傾き（Ｓ値）と、ノンフローテ
ィングゲート電極を含むテスト構造で測定したサブスレ
ッショルド電流の傾き（Ｓ値）との比を算出することに
よって、浮遊ゲート電極と制御ゲートとのカップリング
係数を求める。以下、詳細に説明する。

【００６８】まず、図１０および図１１を参照して、実
際のセルを用いてサブスレッショルド電流を測定する場
合の方法について説明する。この場合、ソース電圧Ｖ_S
＝０Ｖ、ドレイン電圧Ｖ_D＝０．５Ｖの条件下で、制御
ゲート電圧Ｖ_CGを上昇させて浮遊ゲート電極２４の電圧
を静電カップリングにより上昇させることによって、浮
遊ゲートトランジスタ２６および制御ゲートトランジス
タ２７をオンさせてサブスレッショルド電流Ｉ_Dを測定
する。なお、この場合には、図５に示した第１実施形態
と同様、端子１０２以外の端子１０１および１０３〜１
０５を用いて電圧を印加する。

【００６９】ここで、この第３実施形態では、実セルの
サブスレッショルド電流Ｉ_Dを測定する場合の制御ゲー
ト電圧Ｖ_CGを、以下の式（１）に示すような範囲に設定
する。

【００７０】Ｖ_CG＜Ｖ_tCG＋Ｖ_D ・・・（１）上記式（１）を参照して、制御ゲート電圧Ｖ_CGの最高電
圧は、制御ゲートトランジスタ２７のしきい値電圧Ｖ
_tCGとドレイン電圧Ｖ_Dとを加えた電圧値よりも小さく設
定する。これは、以下の理由による。すなわち、制御ゲ
ート電圧Ｖ_CGが制御ゲートトランジスタ２７のしきい値
電圧Ｖ_tCGとドレイン電圧Ｖ_Dとを加えた電圧値よりも大
きくなると、制御ゲート電極２５下の基板２１における
表面ポテンシャルがドレイン領域２３と一致する。これ
により、ドレイン領域２３内の電子が浮遊ゲート電極２
４側の領域２８に供給されるとともに、その領域２８へ
供給される電子が、制御ゲート電圧Ｖ_CGの上昇とともに
増加するので、電子の濃度差で電流が流れる拡散電流で
あるサブスレッショルド電流Ｉ_Dが、ソース領域２２か
ら供給される浮遊ゲートトランジスタ２６のソース端の
電子濃度だけで決まらなくなる。このため、正確なサブ
スレッショルド電流Ｉ_Dを測定するのが困難になる。つ
まり、制御ゲート電圧Ｖ_CGが制御ゲートトランジスタ２
７のしきい値電圧Ｖ_tCGとドレイン電圧Ｖ_Dとの和よりも
大きくなると、ドレイン領域２３から領域２８へ供給さ
れる電子濃度がサブスレッショルド電流Ｉ_Dに影響する
ため、正確な測定を行うことは困難である。

【００７１】具体的には、図１１に示すように、制御ゲ
ート電圧Ｖ_CGが制御ゲートトランジスタ２７のしきい値
電圧Ｖ_tCGとドレイン電圧Ｖ_Dとを加えた電圧を超える
と、サブスレッショルド電流Ｉ_Dの傾きが小さくなって
いることが分かる。つまり、制御ゲート電圧Ｖ_CGが制御
ゲートトランジスタ２７のしきい値電圧Ｖ_tCGとドレイ
ン電圧Ｖ_Dとを加えた電圧を超えると、ドレイン領域２
３から領域２８へ供給される電子濃度の影響で、サブス
レッショルド電流Ｉ_Dが減少していることが分かる。

【００７２】この点を考慮して、第３実施形態では、実
セルのサブスレッショルド電流Ｉ_Dを測定する際に、制
御ゲート電圧Ｖ_CGを上記式（１）の範囲に設定する。こ
れにより、サブスレッショルド電流Ｉ_Dはソース領域２
２から供給される浮遊ゲートトランジスタ２６のソース
端の電子濃度だけで決まり、ドレイン領域２３から浮遊
ゲートトランジスタ２６のドレイン端の領域２８へ供給
される電子濃度は、ほぼ０であり、影響しないので、正
確なサブスレッショルド電流Ｉ_Dを測定することができ
る。

【００７３】上記のように、実セルでのサブスレッショ
ルド電流Ｉ_Dを測定した後、次に、図１２および図１３
に示すように、ノンフローティングゲート電極２４ａを
含むテスト構造を用いてサブスレッショルド電流Ｉ_Dを
測定する。なお、この場合には、図１４に示したよう
に、ＮＦＧ（ノンフローティングゲート電極２４ａ）に
電圧を印加するための端子１０４も用いる。具体的に
は、図１２に示すように、ソース電圧Ｖ_S＝０Ｖ、ドレ
イン電圧Ｖ_D＝０．５Ｖの条件下で、制御ゲート電圧Ｖ
_CGを制御ゲートトランジスタ２７のしきい値電圧Ｖ_tCG
とドレイン電圧Ｖ_Dとを加えた電圧よりも小さく設定す
る。この状態では制御ゲートトランジスタ２７がオン状
態になっているとともに、ノンフローティングゲートト
ランジスタ２６ａはオフ状態である。この状態から、ノ
ンフローティングゲート電圧Ｖ_NFGを上昇させると、制
御ゲートトランジスタ２７がオン状態で、かつ、ノンフ
ローティングゲートトランジスタ２６ａがオンし始め
る。この状態で、サブスレッショルド電流Ｉ_Dを測定す
る。なお、ノンフローティングゲート電極２４ａは、本
発明の「試験用ゲート電極」の一例である。

【００７４】この測定したサブスレッショルド電流Ｉ_D
とノンフローティングゲート電圧Ｖ_N _FGとの関係が図１
３に示される。図１３を参照して、制御ゲート電圧Ｖ_CG
を制御ゲートトランジスタ２７のしきい値電圧Ｖ_tCGと
ドレイン電圧Ｖ_Dとを加えた電圧よりも小さく設定した
場合のサブスレッショルド電流Ｉ_Dよりも、制御ゲート
電圧Ｖ_CGを制御ゲートトランジスタ２７のしきい値電圧
Ｖ_tCGとドレイン電圧Ｖ_Dとの和よりも大きく設定した場
合のサブスレッショルド電流Ｉ_Dの方が減少しているこ
とが分かる。

【００７５】これは以下の理由による。すなわち、Ｖ_CG
＞Ｖ_tCG＋Ｖ_Dの場合には、制御ゲート電極２５のポテン
シャルがドレイン領域２３のポテンシャルよりも低くな
るので、ドレイン領域２３の電子がノンフローティング
ゲート電極２４ａ側に供給されることに起因して、領域
２８における電子濃度が高くなる。このため、ソース領
域２２からノンフローティングゲートトランジスタ２６
ａのソース端に供給される電子濃度と領域２８の電子濃
度との差で流れるサブスレッショルド電流Ｉ_Dの量が少
なくなる。この場合、サブスレッショルド電流Ｉ_Dは、
ソース領域２２からノンフローティングゲートトランジ
スタ２６ａのソース端に供給される電子濃度だけでは決
まらなくなるので、正確なサブスレッショルド電流Ｉ_D
を測定するのは困難になる。ただし、測定中にノンフロ
ーティングゲート電極２４ａのドレイン端領域２８にお
ける電子濃度は変化せず、Ｉ_Dの傾きは正しいものとな
っている。

【００７６】この点を考慮して、この第３実施形態で
は、ノンフローティングゲート電極２４ａを含むテスト
構造においてサブスレッショルド電流Ｉ_Dを測定する場
合に、制御ゲート電圧Ｖ_CGを制御ゲートトランジスタ２
７のしきい値電圧Ｖ_tCGとドレイン電圧Ｖ_Dとを加えた値
よりも小さくなるように設定することによって、制御ゲ
ート電極２５のポテンシャルがドレイン領域２３のポテ
ンシャルよりも低くなるのを防止することができる。こ
れにより、ドレイン領域２３内の電子が領域２８に供給
されるのを防止することができるので、ノンフローティ
ングゲートトランジスタ２６ａを流れるサブスレッショ
ルド電流Ｉ_Dは、ソース領域２２からノンフローティン
グゲートトランジスタ２６ａのソース端に供給される電
子濃度だけで決まることになる。その結果、正確なサブ
スレッショルド電流Ｉ_Dの測定を行うことができる。

【００７７】上記した方法で測定した、実セルとテスト
構造とのサブスレッショルド電流Ｉ _Dの傾き（Ｓ値）の
比を求めることによって、浮遊ゲート電極２４と制御ゲ
ート電極２５とのカップリング係数をより正確に求める
ことができる。

【００７８】なお、サブスレッショルド電流の傾きを使
ってカップリング係数を求めることだけが目的であれ
ば、上記サブストレッショルド電流の測定における制御
ゲート電極２５の最高電圧は、制御ゲートトランジスタ
２７のしきい値電圧Ｖ_tCGを十分に上まわっていれば、
上記制限（Ｖ_CG＜Ｖ_tCG＋Ｖ_D）を受けない。

【００７９】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。

【００８０】たとえば、上記実施形態では、フラッシュ
メモリについて適用した例を示したが、本発明はこれに
限らず、同様のメモリセル構造を有するフラッシュメモ
リ以外の半導体メモリにも適用可能である。

【００８１】

【発明の効果】以上のように、本発明によれば、ノンフ
ローティングゲート電極などの特別なテスト構造を設け
ることなく、実際のセルで直接カップリング係数を測定
することができる。また、ノンフローティングゲート電
極などのテスト構造を用いる場合には、正確なカップリ
ング係数の測定を行うことができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態によるスプリットゲート
型フラッシュメモリのカップリング係数測定方法を説明
するための断面図である。

【図２】本発明の第１実施形態によるスプリットゲート
型フラッシュメモリのカップリング係数測定方法を説明
するための断面図である。

【図３】本発明の第１実施形態によるスプリットゲート
型フラッシュメモリのカップリング係数測定方法を説明
するための断面図である。

【図４】本発明の第１実施形態によるスプリットゲート
型フラッシュメモリのカップリング係数測定方法を説明
するための断面図である。

【図５】本発明の第１実施形態によるスプリットゲート
型フラッシュメモリのカップリング係数測定方法に用い
るカップリング係数測定装置および測定サンプルを示し
た概略図である。

【図６】本発明の第１実施形態によるソース電圧とサブ
スレッショルド電流（ソース電流）との関係を示した相
関図である。

【図７】本発明の第２実施形態によるスタックトゲート
型フラッシュメモリのカップリング係数測定方法を説明
するための断面図である。

【図８】本発明の第２実施形態によるスタックトゲート
型フラッシュメモリのカップリング係数測定方法を説明
するための断面図である。

【図９】本発明の第２実施形態によるスタックトゲート
型フラッシュメモリのカップリング係数測定方法に用い
るカップリング係数測定装置および測定サンプルを示し
た概略図である。

【図１０】本発明の第３実施形態によるスプリットゲー
ト型フラッシュメモリのカップリング係数測定方法を説
明するための断面図である。

【図１１】図１０に示した場合における制御ゲート電圧
とサブスレッショルド電流（ドレイン電流）との関係を
説明するための概念図である。

【図１２】本発明の第３実施形態によるノンフローティ
ングゲート電極を用いるスプリットゲート型フラッシュ
メモリのカップリング係数測定方法を説明するための断
面図である。

【図１３】図１２に示した場合におけるノンフローティ
ングゲート電圧とサブスレッショルド電流（ドレイン電
流）との関係を示した概念図である。

【図１４】本発明の第３実施形態によるカップリング係
数測定方法に用いるカップリング係数測定装置および測
定サンプルを示した概略図である。

【符号の説明】

２、２２ソース領域３、２３ドレイン領域４、１４、２４浮遊ゲート電極（第１ゲート電極）５、１５、２５制御ゲート電極（第２ゲート電極）６、１６、２６浮遊ゲートトランジスタ（第１トラン
ジスタ）７、２７制御ゲートトランジスタ（第２トランジス
タ）１２ソース領域（ソース／ドレイン領域）１３ドレイン領域（ソース／ドレイン領域）２４ａノンフローティングゲート電極（試験用ゲート
電極）２６ａノンフローティングゲートトランジスタ１００カップリング係数測定装置１０６電流電圧制御部１０７サブスレッショルド電流測定部１０８ソース電圧読み取り部１０９制御ゲート電圧読み取り部１１０サブスレッショルド電流傾き測定部１１１カップリング係数算出部Ｖ_S ソース電圧Ｖ_D ドレイン電圧Ｖ_CG 制御ゲート電圧Ｖ_tCG 制御ゲートトランジスタのしきい値電圧

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/788 29/792 Ｆターム(参考） 2G132 AA09 AB01 AD01 AE22 AG09 AL11 5B025 AA02 AD16 AE09 5F083 EP02 EP26 ZA20 5F101 BA01 BB04 BH26 5L106 AA10 DD12 DD22 GG05

Claims

【特許請求の範囲】

【請求項１】第１ゲート電極とソース領域とが所定の
静電カップリング比でカップリングする半導体メモリの
カップリング係数測定方法であって、ドレイン電圧を基準となる第１ドレイン電圧にした状態
で、ソース電圧を上昇させて、前記第１ゲート電極をゲ
ートとする第１トランジスタを流れる第１サブスレッシ
ョルド電流を測定するステップと、前記ドレイン電圧を前記第１ドレイン電圧よりも所定量
増加させた第２ドレイン電圧にした状態で、前記ソース
電圧を上昇させて前記第１トランジスタを流れる第２サ
ブスレッショルド電流を測定するステップと、前記第１サブスレッショルド電流の第１の値に対応する
第１ソース電圧と、前記第１の値と等しい前記第２サブ
スレッショルド電流の第２の値に対応する第２ソース電
圧とを読み取るステップと、前記第１ソース電圧と前記第２ソース電圧との差分に対
する、前記第１ドレイン電圧と前記第２ドレイン電圧と
の差分の比を算出することによって、前記第１ゲート電
極と前記ソース領域とのカップリング係数を求めるステ
ップとを備えた、半導体メモリのカップリング係数測定
方法。
【請求項２】前記第１サブスレッショルド電流を測定
するステップおよび前記第２サブスレッショルド電流を
測定するステップは、それぞれ、前記第２ゲート電極をゲートとする第２ゲートトランジ
スタがオンした状態で、前記第１ゲート電極をゲートと
する前記第１トランジスタがオンしない状態にするステ
ップと、その後、前記ソース電圧を上昇させることによって、前
記第２トランジスタが十分にオンした状態で、かつ、前
記第１トランジスタがオンするように前記第１ゲート電
極の電位を上げ、前記第１トランジスタを流れる前記第
１サブスレッショルド電流または前記第２サブスレッシ
ョルド電流を測定するステップとを含む、請求項１に記
載の半導体メモリのカップリング係数測定方法。
【請求項３】前記第２トランジスタがオンした状態
で、前記第１トランジスタがオンしない状態にするステ
ップは、前記第１ゲート電極に電子を注入することによって、前
記第１トランジスタのしきい値電圧を上昇させるステッ
プを含む、請求項２に記載の半導体メモリのカップリン
グ係数測定方法。
【請求項４】前記第１サブスレッショルド電流および
第２サブスレッショルド電流を測定するステップは、前記第２ゲート電極に印加する電圧を上昇させることに
よって、前記第１トランジスタがオンするときの前記第
２ゲート電極の電圧を予め測定するステップを含む、請
求項２または３に記載の半導体メモリのカップリング係
数測定方法。
【請求項５】第１ゲート電極と第２ゲート電極とが所
定の静電カップリング比でカップリングする半導体メモ
リのカップリング係数測定方法であって、ソース／ドレイン領域に印加する電圧を基準となる第１
電圧にした状態で、第２ゲート電極に印加する電圧を上
昇させて、前記第１ゲート電極をゲートとする第１トラ
ンジスタを流れる第１サブスレッショルド電流を測定す
るステップと、前記ソース／ドレイン領域に印加する電圧を前記第１電
圧よりも所定量増加させた第２電圧にした状態で、前記
第２ゲート電極に印加する電圧を上昇させて前記第１ト
ランジスタを流れる第２サブスレッショルド電流を測定
するステップと、前記第１サブスレッショルド電流の第１の値に対応する
第２ゲート電極の第３電圧と、前記第１の値と等しい前
記第２サブスレッショルド電流の第２の値に対応する第
２ゲート電極の第４電圧とを読み取るステップと、前記第２ゲート電極の第３電圧と第４電圧との差分に対
する、前記ソース／ドレイン領域の第１電圧と第２電圧
との差分の比を算出することによって、前記第１ゲート
電極と前記第２ゲート電極とのカップリング係数を求め
るステップとを備えた、半導体メモリのカップリング係
数測定方法。
【請求項６】第１ゲート電極と第２ゲート電極とが所
定の静電カップリング比でカップリングするとともに、
ソース領域とドレイン領域との間に前記第１ゲート電極
と前記第２ゲート電極とが直列に配置される半導体メモ
リのカップリング係数測定方法であって、所定のメモリセルにおいて、前記第２ゲート電極に所定
の電圧を印加することによって静電カップリングにより
前記第１ゲート電極に電圧を印加して前記ソース領域と
前記ドレイン領域との間の第１サブスレッショルド電流
を測定する際に、正しい測定値として採用するデータ領
域においては、前記第２ゲート電極の最高電圧を、前記
第２ゲート電極をゲートとする第２トランジスタのしき
い値電圧とドレイン電圧とを加えた電圧よりも小さく設
定するステップと、試験用メモリセルにおいて、試験用ゲート電極に直接電
圧を印加して前記ソース領域と前記ドレイン領域との間
の第２サブスレッショルド電流を測定するステップと、前記第１サブスレッショルド電流の傾きと、前記第２サ
ブスレッショルド電流の傾きとの比を算出することによ
って、前記第１ゲート電極と前記第２ゲート電極とのカ
ップリング係数を求めるステップとを備えた、半導体メ
モリのカップリング係数測定方法。
【請求項７】第１ゲート電極とソース領域とが所定の
静電カップリング比でカップリングする半導体メモリの
カップリング係数測定装置であって、ドレイン電圧を基準となる第１ドレイン電圧にした状態
で、ソース電圧を上昇させて、前記第１ゲート電極をゲ
ートとする第１トランジスタを流れる第１サブスレッシ
ョルド電流を測定する手段と、前記ドレイン電圧を前記第１ドレイン電圧よりも所定量
増加させた第２ドレイン電圧にした状態で、前記ソース
電圧を上昇させて前記第１トランジスタを流れる第２サ
ブスレッショルド電流を測定する手段と、前記第１サブスレッショルド電流の第１の値に対応する
第１ソース電圧と、前記第１の値と等しい前記第２サブ
スレッショルド電流の第２の値に対応する第２ソース電
圧とを読み取る手段と、前記第１ソース電圧と前記第２ソース電圧との差分に対
する、前記第１ドレイン電圧と前記第２ドレイン電圧と
の差分の比を算出することによって、前記第１ゲート電
極と前記ソース領域とのカップリング係数を求める手段
とを備えた、半導体メモリのカップリング係数測定装
置。
【請求項８】第１ゲート電極と第２ゲート電極とが所
定の静電カップリング比でカップリングする半導体メモ
リのカップリング係数測定装置であって、ソース／ドレイン領域に印加する電圧を基準となる第１
電圧にした状態で、第２ゲート電極に印加する電圧を上
昇させて、前記第１ゲート電極をゲートとする第１トラ
ンジスタを流れる第１サブスレッショルド電流を測定す
る手段と、前記ソース／ドレイン領域に印加する電圧を前記第１電
圧よりも所定量増加させた第２電圧にした状態で、前記
第２ゲート電極に印加する電圧を上昇させて前記第１ト
ランジスタを流れる第２サブスレッショルド電流を測定
する手段と、前記第１サブスレッショルド電流の第１の値に対応する
第２ゲート電極の第３電圧と、前記第１の値と等しい前
記第２サブスレッショルド電流の第２の値に対応する第
２ゲート電極の第４電圧とを読み取る手段と、前記第２ゲート電極の第３電圧と第４電圧との差分に対
する、前記ソース／ドレイン領域の第１電圧と第２電圧
との差分の比を算出することによって、前記第１ゲート
電極と前記第２ゲート電極とのカップリング係数を求め
る手段とを備えた、半導体メモリのカップリング係数測
定装置。
【請求項９】第１ゲート電極と第２ゲート電極とが所
定の静電カップリング比でカップリングするとともに、
ソース領域とドレイン領域との間に前記第１ゲート電極
と前記第２ゲート電極とが直列に配置される半導体メモ
リのカップリング係数測定装置であって、所定のメモリセルにおいて、前記第２ゲート電極に所定
の電圧を印加することによって静電カップリングにより
前記第１ゲート電極に電圧を印加して前記ソース領域と
前記ドレイン領域との間の第１サブスレッショルド電流
を測定する際に、正しい測定値として採用するデータ領
域においては、前記第２ゲート電極の最高電圧を、前記
第２ゲート電極をゲートとする第２トランジスタのしき
い値電圧とドレイン電圧とを加えた電圧よりも小さく設
定する手段と、試験用メモリセルにおいて、試験用ゲート電極に直接電
圧を印加して前記ソース領域と前記ドレイン領域との間
の第２サブスレッショルド電流を測定する手段と、前記第１サブスレッショルド電流の傾きと前記第２サブ
スレッショルド電流の傾きとを測定する手段と、前記第１サブスレッショルド電流の傾きと、前記第２サ
ブスレッショルド電流の傾きとの比を算出することによ
って、前記第１ゲート電極と前記第２ゲート電極とのカ
ップリング係数を求める手段とを備えた、半導体メモリ
のカップリング係数測定装置。