JP2002329803A - 電子回路モジュールおよびその製造方法 - Google Patents
電子回路モジュールおよびその製造方法Info
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- H01L2224/73201—Location after the connecting process on the same surface
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Cooling Or The Like Of Electrical Apparatus (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【課題】 小型で、放熱性に優れた高信頼性の電子回路
モジュールを提供する。 【解決手段】 発熱性の半導体素子１１と、該半導体素
子１１が実装される凹部１４を有する多層配線基板１と
を備え、親回路基板２０に実装される電子回路モジュー
ルであって、凹部１４の底面に位置して半導体素子１１
に接する導体膜６と、該導体膜６と親回路基板２０に接
する放熱バイア９、１０とで構成される放熱経路によっ
て、半導体素子１１において発生した熱を親回路基板２
０に放熱する。
モジュールを提供する。 【解決手段】 発熱性の半導体素子１１と、該半導体素
子１１が実装される凹部１４を有する多層配線基板１と
を備え、親回路基板２０に実装される電子回路モジュー
ルであって、凹部１４の底面に位置して半導体素子１１
に接する導体膜６と、該導体膜６と親回路基板２０に接
する放熱バイア９、１０とで構成される放熱経路によっ
て、半導体素子１１において発生した熱を親回路基板２
０に放熱する。
Description
【０００１】
【発明の属する技術分野】本発明は、各種電子機器等に
使用される多層配線基板を用いた電子回路モジュールお
よびその製造方法に関し、特にその内部に受動素子と能
動素子とを備えたハイブリッド電子回路モジュールおよ
びその製造方法に関する。
使用される多層配線基板を用いた電子回路モジュールお
よびその製造方法に関し、特にその内部に受動素子と能
動素子とを備えたハイブリッド電子回路モジュールおよ
びその製造方法に関する。
【０００２】
【従来の技術】近年、各種電子機器に対する小型化、薄
型化、高機能化の要求がますます高まっており、それら
に搭載される電子回路モジュールにおいても小型化、高
密度化、高速化が要求されている。これらの電子機器に
搭載される電子回路モジュールにおいては、ハイブリッ
ド電子回路モジュールが主流となっている。ここで、高
周波半導体素子等に代表される能動素子は、受動素子に
比べ非常に発熱量の大きい回路部品である。このため、
ハイブリッド電子回路モジュールについて当該能動素子
からの放熱を図るための種々の放熱機構が提案されてい
る。しかし、概して放熱性の向上と電子回路モジュール
の小型化とは相反する傾向にあり、同時にこれらの要求
を満たす電子回路モジュールの設計は非常に困難であ
る。
型化、高機能化の要求がますます高まっており、それら
に搭載される電子回路モジュールにおいても小型化、高
密度化、高速化が要求されている。これらの電子機器に
搭載される電子回路モジュールにおいては、ハイブリッ
ド電子回路モジュールが主流となっている。ここで、高
周波半導体素子等に代表される能動素子は、受動素子に
比べ非常に発熱量の大きい回路部品である。このため、
ハイブリッド電子回路モジュールについて当該能動素子
からの放熱を図るための種々の放熱機構が提案されてい
る。しかし、概して放熱性の向上と電子回路モジュール
の小型化とは相反する傾向にあり、同時にこれらの要求
を満たす電子回路モジュールの設計は非常に困難であ
る。
【０００３】最近の電子回路モジュールでは、回路基板
である多層配線基板の親回路基板と対向しない側の主面
（以下、第１の主面という）に受動素子を高密度実装
し、親回路基板に対向する側の主面（以下、第２の主面
という）に凹部を形成し、該凹部内に能動素子を実装す
る構造が実用化されている。この構造では、第１の主面
に能動素子を実装するための領域を確保する必要がない
ため、モジュールの小型化に非常に有効である。しか
し、この種の構造では、能動素子から発生する熱を外部
に放出しにくいという問題があった。
である多層配線基板の親回路基板と対向しない側の主面
（以下、第１の主面という）に受動素子を高密度実装
し、親回路基板に対向する側の主面（以下、第２の主面
という）に凹部を形成し、該凹部内に能動素子を実装す
る構造が実用化されている。この構造では、第１の主面
に能動素子を実装するための領域を確保する必要がない
ため、モジュールの小型化に非常に有効である。しか
し、この種の構造では、能動素子から発生する熱を外部
に放出しにくいという問題があった。
【０００４】上述の問題を解決すべく、特開平１１―２
２０２２６号公報には、図９に示す放熱構造が開示され
ている。以下、これについて図を参照しながら説明す
る。
２０２２６号公報には、図９に示す放熱構造が開示され
ている。以下、これについて図を参照しながら説明す
る。
【０００５】図９は、上記放熱構造を有したハイブリッ
ド電子回路モジュールの一例を示した断面図である。多
層配線基板１０１の第１の主面には、複数の受動電子部
品１１６が高密度実装されている。第２の主面に形成さ
れた凹部１１４には、能動素子である発熱性の半導体素
子１１１が搭載されている。また、当該半導体素子１１
１の親回路基板１２０に対向する面は、親回路基板１２
０に設けられた放熱部１２１に導体膜１５１を介して接
続されている。
ド電子回路モジュールの一例を示した断面図である。多
層配線基板１０１の第１の主面には、複数の受動電子部
品１１６が高密度実装されている。第２の主面に形成さ
れた凹部１１４には、能動素子である発熱性の半導体素
子１１１が搭載されている。また、当該半導体素子１１
１の親回路基板１２０に対向する面は、親回路基板１２
０に設けられた放熱部１２１に導体膜１５１を介して接
続されている。
【０００６】半導体素子１１１において発生した熱は、
導体膜１５１を介して親回路基板１２０の放熱部１２１
に伝導される。これにより、半導体素子１１１において
発生する熱を効率よく外部へ放出することが可能とな
る。また、多層配線基板１０１の第２の主面に形成され
た凹部１１４内に半導体素子１１１が実装されるので、
モジュールの小型化にも有利である。
導体膜１５１を介して親回路基板１２０の放熱部１２１
に伝導される。これにより、半導体素子１１１において
発生する熱を効率よく外部へ放出することが可能とな
る。また、多層配線基板１０１の第２の主面に形成され
た凹部１１４内に半導体素子１１１が実装されるので、
モジュールの小型化にも有利である。
【０００７】
【発明が解決しようとする課題】ところで、近年、携帯
電話用のパワーアンプ等に代表される高周波電子回路モ
ジュールにおいては、高周波化に有利なガラスセラミッ
クス製の多層配線基板を使用することが多い。一般に、
このガラスセラミックス製の多層配線基板を使用した場
合の問題としては、配線の形成が印刷であるため配線位
置精度が悪いこと、および焼成時の基板収縮のばらつき
が大きいため基板毎の配線位置ばらつきが大きくなるこ
と等が挙げられる。このため、上記半導体素子の実装の
際に、配線位置ばらつきの影響を受けやすいフリップチ
ップ実装を行なったのでは歩留まりが悪くなり、製造コ
ストが増大する。一方、ワイヤボンディング実装では、
ワイヤループにより基板の配線位置ばらつきが吸収され
るため歩留まりの向上が期待される。また、フリップチ
ップ実装に比べて製造コストも安価である。このため、
当該高周波電子回路モジュールにおいては、依然として
ワイヤボンディング実装が主流となっているのが現状で
ある。
電話用のパワーアンプ等に代表される高周波電子回路モ
ジュールにおいては、高周波化に有利なガラスセラミッ
クス製の多層配線基板を使用することが多い。一般に、
このガラスセラミックス製の多層配線基板を使用した場
合の問題としては、配線の形成が印刷であるため配線位
置精度が悪いこと、および焼成時の基板収縮のばらつき
が大きいため基板毎の配線位置ばらつきが大きくなるこ
と等が挙げられる。このため、上記半導体素子の実装の
際に、配線位置ばらつきの影響を受けやすいフリップチ
ップ実装を行なったのでは歩留まりが悪くなり、製造コ
ストが増大する。一方、ワイヤボンディング実装では、
ワイヤループにより基板の配線位置ばらつきが吸収され
るため歩留まりの向上が期待される。また、フリップチ
ップ実装に比べて製造コストも安価である。このため、
当該高周波電子回路モジュールにおいては、依然として
ワイヤボンディング実装が主流となっているのが現状で
ある。
【０００８】しかしながら、上記構造の電子回路モジュ
ールでは、半導体素子と親回路基板の放熱部とが導体膜
により接続されるため、ワイヤボンディングによって実
装することは非常に困難である。この困難性を打開する
方法として、導体膜の代わりに非導電性の高熱伝導性樹
脂を充填する方法が考えられる。しかし、この方法で
は、ボンディングワイヤ全体を当該樹脂で覆うために少
なくとも０．２ｍｍ以上の膜厚が必要とされるため、放
熱性が悪くなり、さらには材料コストも高くなるので有
効な手段とは言えない。
ールでは、半導体素子と親回路基板の放熱部とが導体膜
により接続されるため、ワイヤボンディングによって実
装することは非常に困難である。この困難性を打開する
方法として、導体膜の代わりに非導電性の高熱伝導性樹
脂を充填する方法が考えられる。しかし、この方法で
は、ボンディングワイヤ全体を当該樹脂で覆うために少
なくとも０．２ｍｍ以上の膜厚が必要とされるため、放
熱性が悪くなり、さらには材料コストも高くなるので有
効な手段とは言えない。
【０００９】また、他の問題として、上記従来の電子回
路モジュールでは、半導体素子と親回路基板の放熱部と
が導体膜によって接続されたり、直接接触させることに
より放熱が図らるため、半導体素子の親回路基板と対向
する主面の高い面加工精度が必要とされる。その面加工
精度の制御は非常に困難であり、歩留まりの悪化を招
く。特に、直接接触させる圧接方式では、この高い面加
工精度を維持しなければ放熱効果は殆ど得られない。こ
のため、面加工精度の許容度が高く、放熱性に優れた小
型電子回路モジュールの開発が求められている。
路モジュールでは、半導体素子と親回路基板の放熱部と
が導体膜によって接続されたり、直接接触させることに
より放熱が図らるため、半導体素子の親回路基板と対向
する主面の高い面加工精度が必要とされる。その面加工
精度の制御は非常に困難であり、歩留まりの悪化を招
く。特に、直接接触させる圧接方式では、この高い面加
工精度を維持しなければ放熱効果は殆ど得られない。こ
のため、面加工精度の許容度が高く、放熱性に優れた小
型電子回路モジュールの開発が求められている。
【００１０】本発明の主目的は、加工精度の許容が高
く、フリップチップ実装またはワイヤボンディング実装
されたいずれの半導体素子に対しても良好な放熱性を有
する小型電子回路モジュールおよびその製造方法を提供
することにある。
く、フリップチップ実装またはワイヤボンディング実装
されたいずれの半導体素子に対しても良好な放熱性を有
する小型電子回路モジュールおよびその製造方法を提供
することにある。
【００１１】
【課題を解決するための手段】本発明の電子回路モジュ
ールは、発熱性の回路部品と、回路部品が実装される回
路基板とを備えており、当該回路基板は、この電子回路
モジュールが実装される親回路基板と対向する主面に回
路部品を実装するための凹部と、凹部の底面に位置し回
路部品と接する第１の熱伝導部と、第１の熱伝導部と親
回路基板とを接続する第２の熱伝導部とを備えている
（請求項１）。
ールは、発熱性の回路部品と、回路部品が実装される回
路基板とを備えており、当該回路基板は、この電子回路
モジュールが実装される親回路基板と対向する主面に回
路部品を実装するための凹部と、凹部の底面に位置し回
路部品と接する第１の熱伝導部と、第１の熱伝導部と親
回路基板とを接続する第２の熱伝導部とを備えている
（請求項１）。
【００１２】本構成により、回路部品の親回路基板への
接続が不要となり、接続のために必要とされる高い面加
工精度が不要となる。回路部品において発生した熱は、
回路部品の凹部底面側の主面から、第１の熱伝導部およ
び第２の熱伝導部を経て親回路基板へと伝導され、放熱
される。さらには、回路部品のワイヤボンディング実装
のための空間が、回路部品と親回路基板との間の空間に
構成可能となる。
接続が不要となり、接続のために必要とされる高い面加
工精度が不要となる。回路部品において発生した熱は、
回路部品の凹部底面側の主面から、第１の熱伝導部およ
び第２の熱伝導部を経て親回路基板へと伝導され、放熱
される。さらには、回路部品のワイヤボンディング実装
のための空間が、回路部品と親回路基板との間の空間に
構成可能となる。
【００１３】上記本発明の電子回路モジュールでは、た
とえば、第２の熱伝導部が、凹部の側壁表面に露出形成
されていることが望ましい（請求項２）。
とえば、第２の熱伝導部が、凹部の側壁表面に露出形成
されていることが望ましい（請求項２）。
【００１４】本構成により、発熱性の回路部品から親回
路基板までの最短距離での放熱経路構成が可能となる。
これによって、熱抵抗の小さいより大きな放熱効果が得
られる。
路基板までの最短距離での放熱経路構成が可能となる。
これによって、熱抵抗の小さいより大きな放熱効果が得
られる。
【００１５】上記本発明の電子回路モジュールでは、た
とえば、凹部はその側壁に段差を有しており、当該段差
に設けられた電極と、回路部品の親回路基板と対向する
主面に設けられた電極とが、金属細線によって接続され
ていることが好ましい（請求項３）。
とえば、凹部はその側壁に段差を有しており、当該段差
に設けられた電極と、回路部品の親回路基板と対向する
主面に設けられた電極とが、金属細線によって接続され
ていることが好ましい（請求項３）。
【００１６】本構成により、凹部の側壁に設けた段差部
分にボンディング電極を配置することでワイヤボンディ
ング実装が可能となる。このため、ボンディングワイヤ
によって位置精度のばらつきが吸収され、歩留まりが大
幅に向上する。また、ワイヤボンディング実装は一般に
安価であるため、製造コストの低減が図られる。
分にボンディング電極を配置することでワイヤボンディ
ング実装が可能となる。このため、ボンディングワイヤ
によって位置精度のばらつきが吸収され、歩留まりが大
幅に向上する。また、ワイヤボンディング実装は一般に
安価であるため、製造コストの低減が図られる。
【００１７】上記本発明の電子回路モジュールでは、た
とえば、凹部が親回路基板側に位置する表面側凹部と、
表面側凹部の底面を部分的に残してこの底面からさらに
奥行き方向に延在する底面側凹部とから形成されてお
り、表面側凹部の底面によって段差が形成され、底面側
凹部の底面上に回路部品が載置されている（請求項
４）。
とえば、凹部が親回路基板側に位置する表面側凹部と、
表面側凹部の底面を部分的に残してこの底面からさらに
奥行き方向に延在する底面側凹部とから形成されてお
り、表面側凹部の底面によって段差が形成され、底面側
凹部の底面上に回路部品が載置されている（請求項
４）。
【００１８】本構成により、基板焼成前の柔軟なグリー
ンシートの段階で段差が加工できるため、容易に段差を
形成することができる。
ンシートの段階で段差が加工できるため、容易に段差を
形成することができる。
【００１９】上記本発明の電子回路モジュールでは、た
とえば、凹部の底面に形成された電極と、回路部品の回
路基板側の主面電極とが対面して接続されている（請求
項５）。
とえば、凹部の底面に形成された電極と、回路部品の回
路基板側の主面電極とが対面して接続されている（請求
項５）。
【００２０】本構成をとることにより、回路部品の回路
基板への実装方法としてワイヤボンディング実装のみな
らず、フリップチップ実装も可能となる。また、回路部
品を直接親回路基板に接触させることなく放熱させるこ
とができ、従来必要とされた高い面加工精度が不要とな
る。
基板への実装方法としてワイヤボンディング実装のみな
らず、フリップチップ実装も可能となる。また、回路部
品を直接親回路基板に接触させることなく放熱させるこ
とができ、従来必要とされた高い面加工精度が不要とな
る。
【００２１】上記本発明の電子回路モジュールは、たと
えば、第１の熱伝導部が、導体膜からなる熱伝導部を備
えている（請求項６）。
えば、第１の熱伝導部が、導体膜からなる熱伝導部を備
えている（請求項６）。
【００２２】本構成では、第１の熱伝導部が導体膜から
なる熱伝導部を備えることで、回路基板製造時にこの熱
伝導部を形成することが可能となる。また、第２の熱伝
導部も導体膜とすることで、回路基板製造時にこれらの
接続も容易に行なえる。
なる熱伝導部を備えることで、回路基板製造時にこの熱
伝導部を形成することが可能となる。また、第２の熱伝
導部も導体膜とすることで、回路基板製造時にこれらの
接続も容易に行なえる。
【００２３】上記本発明の電子回路モジュールは、たと
えば、第１の熱伝導部が、凹部に高熱伝導部材を充填す
ることにより形成された熱伝導部を備えている（請求項
７）。
えば、第１の熱伝導部が、凹部に高熱伝導部材を充填す
ることにより形成された熱伝導部を備えている（請求項
７）。
【００２４】本構成では、第１の熱伝導部が凹部に高熱
伝導部材を充填することで形成された熱伝導部を備えて
いることで、より短い放熱経路の形成が可能となり放熱
性が向上する。また、凹部底面に導体膜等を形成するよ
りも、容易に製造可能となる。さらには、上述の導体膜
による熱伝導部とこの高熱伝導部材による熱伝導部とを
併用することで、より大きな熱量の伝達が可能となり、
回路部品に発生した熱を効率よく放熱することが可能と
なる。
伝導部材を充填することで形成された熱伝導部を備えて
いることで、より短い放熱経路の形成が可能となり放熱
性が向上する。また、凹部底面に導体膜等を形成するよ
りも、容易に製造可能となる。さらには、上述の導体膜
による熱伝導部とこの高熱伝導部材による熱伝導部とを
併用することで、より大きな熱量の伝達が可能となり、
回路部品に発生した熱を効率よく放熱することが可能と
なる。
【００２５】上記本発明の電子回路モジュールにおいて
は、たとえば、回路部品が高周波半導体素子である。
（請求項８）。
は、たとえば、回路部品が高周波半導体素子である。
（請求項８）。
【００２６】本発明は、特に小型化が要求される携帯電
話等に搭載される高周波電子回路モジュールにおいて有
効である。
話等に搭載される高周波電子回路モジュールにおいて有
効である。
【００２７】本発明の電子回路モジュールの製造方法に
あっては、発熱性の回路部品と、回路部品が実装される
凹部を備えた回路基板とを備えた電子回路モジュールに
おいて、当該回路基板の製造にあたって、グリーンシー
トの所定の位置に凹部を形成するための孔を穿つ工程
と、孔に高熱伝導部材を充填し、当該孔の輪郭線と交差
するようにグリーンシートを打抜くことにより凹部を形
成する工程と、これらのグリーンシートを複数枚積層
し、焼成する工程とを含んでいる（請求項９）。
あっては、発熱性の回路部品と、回路部品が実装される
凹部を備えた回路基板とを備えた電子回路モジュールに
おいて、当該回路基板の製造にあたって、グリーンシー
トの所定の位置に凹部を形成するための孔を穿つ工程
と、孔に高熱伝導部材を充填し、当該孔の輪郭線と交差
するようにグリーンシートを打抜くことにより凹部を形
成する工程と、これらのグリーンシートを複数枚積層
し、焼成する工程とを含んでいる（請求項９）。
【００２８】本製造方法により、電子回路モジュールを
構成する多層配線基板を製造する過程で、半導体素子を
実装するための多層配線基板の凹部側面に放熱経路とな
る熱伝導部を容易に形成することができるようになる。
さらには、打抜き外形線を熱伝導部の輪郭線と交差させ
ることで熱伝導部を凹部側壁に露出させることが可能と
なり、最短距離での放熱経路形成が可能となる。また、
プレス加工により、精度よく凹部を形成することがで
き、歩留まりが向上する。さらには、多層配線基板中の
配線と同じ工程で熱伝導部が製造できるため、工程の増
設をすることなく電子回路モジュールが製造可能とな
る。
構成する多層配線基板を製造する過程で、半導体素子を
実装するための多層配線基板の凹部側面に放熱経路とな
る熱伝導部を容易に形成することができるようになる。
さらには、打抜き外形線を熱伝導部の輪郭線と交差させ
ることで熱伝導部を凹部側壁に露出させることが可能と
なり、最短距離での放熱経路形成が可能となる。また、
プレス加工により、精度よく凹部を形成することがで
き、歩留まりが向上する。さらには、多層配線基板中の
配線と同じ工程で熱伝導部が製造できるため、工程の増
設をすることなく電子回路モジュールが製造可能とな
る。
【００２９】
【発明の実施の形態】本発明の実施の形態について、図
面を参照しながら説明する。
面を参照しながら説明する。
【００３０】（実施の形態１）図１は、本発明の実施の
形態１における電子回路モジュールの親回路基板から見
た多層配線基板等の平面図であり、図２は図１中のＡ―
Ａ´面における断面図、図３はＢ―Ｂ´面における断面
図である。ここで、回路基板である多層配線基板１の第
２の主面には、発熱性の回路部品である半導体素子１１
を実装するための凹部１４が形成されている。この多層
配線基板１は、直方体形状のアルミナを主体とした複数
枚のセラミックス基板を積層形成し、立体的に回路パタ
ーンが配線されたものである。本実施の形態では、４枚
のセラミックス基板（図中符号２〜５）を積層形成した
多層配線基板１を例示しているが、特に４枚に限定され
るものではない。多層配線基板１は、その第２の主面に
おいて、はんだ１８によって親回路基板２０のランド電
極２１に接続されている。また、この多層配線基板１の
第１の主面には、複数の受動電子部品１６がはんだ１７
によって多層配線基板１のランド電極７に接続されてい
る。
形態１における電子回路モジュールの親回路基板から見
た多層配線基板等の平面図であり、図２は図１中のＡ―
Ａ´面における断面図、図３はＢ―Ｂ´面における断面
図である。ここで、回路基板である多層配線基板１の第
２の主面には、発熱性の回路部品である半導体素子１１
を実装するための凹部１４が形成されている。この多層
配線基板１は、直方体形状のアルミナを主体とした複数
枚のセラミックス基板を積層形成し、立体的に回路パタ
ーンが配線されたものである。本実施の形態では、４枚
のセラミックス基板（図中符号２〜５）を積層形成した
多層配線基板１を例示しているが、特に４枚に限定され
るものではない。多層配線基板１は、その第２の主面に
おいて、はんだ１８によって親回路基板２０のランド電
極２１に接続されている。また、この多層配線基板１の
第１の主面には、複数の受動電子部品１６がはんだ１７
によって多層配線基板１のランド電極７に接続されてい
る。
【００３１】半導体素子１１は、多層配線基板１の第２
の主面に形成された凹部１４の底面に設けられた第１の
熱伝導部を構成する導体膜６に、同じく第１の熱伝導部
を構成するＡｕ―Ｓｎ等の高熱伝導性のダイボンド材１
２によって接続されている。また、凹部１４の側壁に
は、第２の熱伝導部である放熱バイア９、１０が配置さ
れている。ここで、放熱バイア９は多層配線基板１を構
成するセラミックス基板２に、放熱バイア１０は同じく
多層配線基板１を構成するセラミックス基板３に形成さ
れており、その製造過程において接合されたものであ
る。この放熱バイア９、１０の一端が導体膜６と接する
ように構成されており、他端が前述のはんだ１８によっ
て親回路基板２０のランド電極２１に接続されている。
また、半導体素子１１の親回路基板２０に対向する主面
に設けられた電極は、ボンディングワイヤ１３によって
凹部１４の側壁の段差部分に設けられたボンディング電
極８に接続されている。ここで、凹部１４の側壁の段差
は、セラミックス基板３の開口孔３７をセラミックス基
板２の開口孔３３よりも小さくすることにより、形成さ
れるものである。さらに、凹部１４の内部は、半導体素
子１１およびボンディングワイヤ１３の保護、さらには
周囲との絶縁性確保のため、封止樹脂１５によってボン
ディングワイヤ１３が被覆される高さまで充填されてい
る。
の主面に形成された凹部１４の底面に設けられた第１の
熱伝導部を構成する導体膜６に、同じく第１の熱伝導部
を構成するＡｕ―Ｓｎ等の高熱伝導性のダイボンド材１
２によって接続されている。また、凹部１４の側壁に
は、第２の熱伝導部である放熱バイア９、１０が配置さ
れている。ここで、放熱バイア９は多層配線基板１を構
成するセラミックス基板２に、放熱バイア１０は同じく
多層配線基板１を構成するセラミックス基板３に形成さ
れており、その製造過程において接合されたものであ
る。この放熱バイア９、１０の一端が導体膜６と接する
ように構成されており、他端が前述のはんだ１８によっ
て親回路基板２０のランド電極２１に接続されている。
また、半導体素子１１の親回路基板２０に対向する主面
に設けられた電極は、ボンディングワイヤ１３によって
凹部１４の側壁の段差部分に設けられたボンディング電
極８に接続されている。ここで、凹部１４の側壁の段差
は、セラミックス基板３の開口孔３７をセラミックス基
板２の開口孔３３よりも小さくすることにより、形成さ
れるものである。さらに、凹部１４の内部は、半導体素
子１１およびボンディングワイヤ１３の保護、さらには
周囲との絶縁性確保のため、封止樹脂１５によってボン
ディングワイヤ１３が被覆される高さまで充填されてい
る。
【００３２】本構造により、半導体素子１１において発
生した熱は、ダイボンド材１２、導体膜６、放熱バイア
１０、放熱バイア９の順で伝導し、親回路基板２０のラ
ンド電極２１に放熱される。このため、半導体素子１１
を直接親回路基板２０へ接続することなく、発生した熱
を放熱することが可能となる。したがって、高い面加工
精度を必要とする半導体素子１１と親回路基板２０のは
んだ付けや圧接が不要となり、安価でかつ容易なワイヤ
ボンディング実装が可能となる。また、放熱バイア９、
１０を凹部１４の側壁に露出形成させることにより、熱
抵抗を低く抑えた最短経路での放熱が可能となる。
生した熱は、ダイボンド材１２、導体膜６、放熱バイア
１０、放熱バイア９の順で伝導し、親回路基板２０のラ
ンド電極２１に放熱される。このため、半導体素子１１
を直接親回路基板２０へ接続することなく、発生した熱
を放熱することが可能となる。したがって、高い面加工
精度を必要とする半導体素子１１と親回路基板２０のは
んだ付けや圧接が不要となり、安価でかつ容易なワイヤ
ボンディング実装が可能となる。また、放熱バイア９、
１０を凹部１４の側壁に露出形成させることにより、熱
抵抗を低く抑えた最短経路での放熱が可能となる。
【００３３】次に、本発明における電子回路モジュール
の製造方法について説明する。図４は、セラミックス基
板２の製造方法を説明するための概略平面図であり、以
下、工程ごとに説明する。 （１）セラミックス基板２に相当するグリーンシート２
ａに、第１の放熱バイア９に相当する部分に所定の大き
さの貫通孔３１を開ける（図４（ａ））。 （２）貫通孔３１に高粘度の銀ペーストを印刷により充
填して第１の放熱バイア９を形成する（図４（ｂ））。
この後、高温（約１５０℃）にて銀ペーストを乾燥・硬
化させる。 （３）第１の開口孔３３に相当する部分を打抜く（図４
（ｃ））。このとき、打抜き外形線３２が第１の放熱バ
イアの輪郭線と交差するように打抜く。以上の工程によ
り、第１の開口孔３３が形成される。ただし、上記にお
いて、多層配線基板に設けられる導通バイアおよび配線
の形成工程は示さなかったが、必要な場合には同時に行
なう。
の製造方法について説明する。図４は、セラミックス基
板２の製造方法を説明するための概略平面図であり、以
下、工程ごとに説明する。 （１）セラミックス基板２に相当するグリーンシート２
ａに、第１の放熱バイア９に相当する部分に所定の大き
さの貫通孔３１を開ける（図４（ａ））。 （２）貫通孔３１に高粘度の銀ペーストを印刷により充
填して第１の放熱バイア９を形成する（図４（ｂ））。
この後、高温（約１５０℃）にて銀ペーストを乾燥・硬
化させる。 （３）第１の開口孔３３に相当する部分を打抜く（図４
（ｃ））。このとき、打抜き外形線３２が第１の放熱バ
イアの輪郭線と交差するように打抜く。以上の工程によ
り、第１の開口孔３３が形成される。ただし、上記にお
いて、多層配線基板に設けられる導通バイアおよび配線
の形成工程は示さなかったが、必要な場合には同時に行
なう。
【００３４】図５は、セラミックス基板３の製造方法を
説明するための概略平面図である。以下、工程ごとに説
明する。 （１）セラミックス基板３に相当するグリーンシート３
ａに、第２の放熱バイア１０に相当する部分に所定の大
きさの貫通孔３５を開け、さらにボンディング電極への
配線を他層の配線に接続するための導通バイアに相当す
る貫通孔３８を開ける（図５（ａ））。 （２）貫通孔３５および３８に高粘度の銀ペーストを印
刷により充填して第２の放熱バイア１０および導通バイ
ア３９を形成する（図５（ｂ））。この後、高温（約１
５０℃）にて銀ペーストを乾燥・硬化させる。 （３）第２の開口孔３７に相当する部分を打抜く。この
とき、打抜き外形線３６が第２の放熱バイアの輪郭線と
交差するように打抜く。その後、低粘度の銀ペーストを
印刷することにより、ボンディング電極８およびボンデ
ィング電極用配線１９を形成する（図５（ｃ））。 以上の工程により、第２の開口孔３７、ボンディング電
極８、導通バイア３９およびボンディング電極用配線１
９が形成される。ただし、上記において、多層配線基板
に設けられるボンディング電極８用の導通バイア３９、
ボンディング電極用配線１９以外の導通バイアおよび配
線の形成工程は示さなかったが、必要な場合には同時に
行なう。
説明するための概略平面図である。以下、工程ごとに説
明する。 （１）セラミックス基板３に相当するグリーンシート３
ａに、第２の放熱バイア１０に相当する部分に所定の大
きさの貫通孔３５を開け、さらにボンディング電極への
配線を他層の配線に接続するための導通バイアに相当す
る貫通孔３８を開ける（図５（ａ））。 （２）貫通孔３５および３８に高粘度の銀ペーストを印
刷により充填して第２の放熱バイア１０および導通バイ
ア３９を形成する（図５（ｂ））。この後、高温（約１
５０℃）にて銀ペーストを乾燥・硬化させる。 （３）第２の開口孔３７に相当する部分を打抜く。この
とき、打抜き外形線３６が第２の放熱バイアの輪郭線と
交差するように打抜く。その後、低粘度の銀ペーストを
印刷することにより、ボンディング電極８およびボンデ
ィング電極用配線１９を形成する（図５（ｃ））。 以上の工程により、第２の開口孔３７、ボンディング電
極８、導通バイア３９およびボンディング電極用配線１
９が形成される。ただし、上記において、多層配線基板
に設けられるボンディング電極８用の導通バイア３９、
ボンディング電極用配線１９以外の導通バイアおよび配
線の形成工程は示さなかったが、必要な場合には同時に
行なう。
【００３５】図６は、セラミックス基板４の製造方法を
説明するための概略平面図である。セラミックス基板４
に相当するグリーンシート４ａ表面に導通バイアを形成
した後、低粘度の銀ペーストを印刷することによって所
定位置に導体膜６を他の配線と同時に形成する（図
６）。また、セラミックス基板５は、上記グリーンシー
トと同様の工程にて導通バイアおよび配線等を形成す
る。
説明するための概略平面図である。セラミックス基板４
に相当するグリーンシート４ａ表面に導通バイアを形成
した後、低粘度の銀ペーストを印刷することによって所
定位置に導体膜６を他の配線と同時に形成する（図
６）。また、セラミックス基板５は、上記グリーンシー
トと同様の工程にて導通バイアおよび配線等を形成す
る。
【００３６】以上の工程にて製造されたグリーンシート
２ａ〜５ａを所定の順序で積層しプレスして、高温（約
８００℃）にて焼成することにより、多層配線基板１を
製造する。
２ａ〜５ａを所定の順序で積層しプレスして、高温（約
８００℃）にて焼成することにより、多層配線基板１を
製造する。
【００３７】本製造方法により、半導体素子を実装する
多層配線基板の凹部を容易に形成することができ、プレ
ス加工をすることで精度よく凹部を形成することができ
る。また、打抜き外形線を放熱バイアの輪郭線と交差さ
せることで放熱バイアを凹部側壁に露出させることが可
能となり、最短距離での放熱経路形成が可能となる。さ
らには、多層配線基板中の配線と同一の工程で放熱バイ
アが形成できるため、工程を増加させることなく、凹部
を有する多層配線基板が製造可能となる。
多層配線基板の凹部を容易に形成することができ、プレ
ス加工をすることで精度よく凹部を形成することができ
る。また、打抜き外形線を放熱バイアの輪郭線と交差さ
せることで放熱バイアを凹部側壁に露出させることが可
能となり、最短距離での放熱経路形成が可能となる。さ
らには、多層配線基板中の配線と同一の工程で放熱バイ
アが形成できるため、工程を増加させることなく、凹部
を有する多層配線基板が製造可能となる。
【００３８】（実施の形態２）図７は、本発明の実施の
形態２における電子回路モジュールの断面図である。こ
こで、上述の実施の形態１と同じ部分については図中同
じ符号を付し、説明は省略する。本実施の形態では、多
層配線基板１の凹部１４に高熱伝導性樹脂４２が所定の
高さまで充填されている。ここで、高熱伝導性樹脂４２
が非導電性の場合は回路面を覆う高さまで、導電性の場
合には回路面に届かない高さまで充填される。なお、図
７は導電性の場合を示しており、高熱伝導性樹脂４２の
さらに上から封止樹脂１５を充填したものである。
形態２における電子回路モジュールの断面図である。こ
こで、上述の実施の形態１と同じ部分については図中同
じ符号を付し、説明は省略する。本実施の形態では、多
層配線基板１の凹部１４に高熱伝導性樹脂４２が所定の
高さまで充填されている。ここで、高熱伝導性樹脂４２
が非導電性の場合は回路面を覆う高さまで、導電性の場
合には回路面に届かない高さまで充填される。なお、図
７は導電性の場合を示しており、高熱伝導性樹脂４２の
さらに上から封止樹脂１５を充填したものである。
【００３９】本構造により、半導体素子１１において発
生した熱は、ダイボンド材１２、高熱伝導性樹脂４２ま
たは導体膜６、放熱バイア１０、放熱バイア９の順で伝
導し、親回路基板２０のランド電極２１に放熱される。
高熱伝導性樹脂４２を経由することにより、導体膜６の
み経由する場合よりも短い放熱経路での放熱が可能とな
るため、より効果的な放熱が可能となる。ただし、一般
に高熱伝導性樹脂は高価であるため、コストの増大を防
ぐべく充填量は必要最小限に抑えることが望ましい。ま
た、高熱伝導性樹脂の代わりにダイボンド材を使用して
もよく、この場合には半導体素子実装時に凹部側壁の放
熱バイアに接触するようにダイボンド領域を形成するこ
とが必要である。
生した熱は、ダイボンド材１２、高熱伝導性樹脂４２ま
たは導体膜６、放熱バイア１０、放熱バイア９の順で伝
導し、親回路基板２０のランド電極２１に放熱される。
高熱伝導性樹脂４２を経由することにより、導体膜６の
み経由する場合よりも短い放熱経路での放熱が可能とな
るため、より効果的な放熱が可能となる。ただし、一般
に高熱伝導性樹脂は高価であるため、コストの増大を防
ぐべく充填量は必要最小限に抑えることが望ましい。ま
た、高熱伝導性樹脂の代わりにダイボンド材を使用して
もよく、この場合には半導体素子実装時に凹部側壁の放
熱バイアに接触するようにダイボンド領域を形成するこ
とが必要である。
【００４０】（実施の形態３）図８は、本発明の実施の
形態３における電子回路モジュールの断面図である。こ
こで、上述の実施の形態２と同じ部分については図中同
じ符号を付し、説明は省略する。本実施の形態では、半
導体素子１１が多層配線基板１の凹部１４の底面にフリ
ップチップ実装されている。ここでは、凹部１４の底面
に形成された接合電極４０が、半導体素子１１の電極に
金バンプ４１によって接続されている。また、凹部１４
には、これら接続部を覆うような高さまで高熱伝導性樹
脂４３が充填されている。ここで、高熱伝導性樹脂４３
は半導体素子１１の接続部の絶縁性確保のため、金属フ
ィラーを含まない絶縁性のものであることが必要であ
る。
形態３における電子回路モジュールの断面図である。こ
こで、上述の実施の形態２と同じ部分については図中同
じ符号を付し、説明は省略する。本実施の形態では、半
導体素子１１が多層配線基板１の凹部１４の底面にフリ
ップチップ実装されている。ここでは、凹部１４の底面
に形成された接合電極４０が、半導体素子１１の電極に
金バンプ４１によって接続されている。また、凹部１４
には、これら接続部を覆うような高さまで高熱伝導性樹
脂４３が充填されている。ここで、高熱伝導性樹脂４３
は半導体素子１１の接続部の絶縁性確保のため、金属フ
ィラーを含まない絶縁性のものであることが必要であ
る。
【００４１】本構造により、ワイヤボンディング実装の
みならず、フリップチップ実装にも本発明が適用可能と
なる。半導体素子１１において発生した熱は、高熱伝導
性樹脂４３、放熱バイア１０、放熱バイア９の順に伝導
し、親回路基板２０のランド電極２１に放熱される。ま
た、本構成の電子回路モジュールとすることで、親回路
基板２０へ半導体素子１１を直接接続する必要がなくな
り、接続のための高い面加工精度が不要となって歩留ま
りが大幅に向上する。
みならず、フリップチップ実装にも本発明が適用可能と
なる。半導体素子１１において発生した熱は、高熱伝導
性樹脂４３、放熱バイア１０、放熱バイア９の順に伝導
し、親回路基板２０のランド電極２１に放熱される。ま
た、本構成の電子回路モジュールとすることで、親回路
基板２０へ半導体素子１１を直接接続する必要がなくな
り、接続のための高い面加工精度が不要となって歩留ま
りが大幅に向上する。
【００４２】上記本発明の実施の形態においては、半導
体素子を多層配線基板に１個実装した場合について説明
したが、たとえば、複数の凹部に複数の半導体素子を実
装する場合や、１つの凹部に複数の半導体素子を実装す
る場合等であっても、同様の効果が得られる。
体素子を多層配線基板に１個実装した場合について説明
したが、たとえば、複数の凹部に複数の半導体素子を実
装する場合や、１つの凹部に複数の半導体素子を実装す
る場合等であっても、同様の効果が得られる。
【００４３】また、上記本発明の実施の形態において
は、回路基板として、すべて４層からなる多層配線基板
を例示してきたが、層の数は特に限定されるものではな
い。したがって、本発明の電子回路モジュールにおける
多層配線基板は、凹部の形成が可能な２層以上の多層配
線基板であれば何層であってもかまわない。また、回路
基板として多層配線基板に限定して説明しているが、凹
部が形成されている回路基板であれば、特に多層配線基
板に限定されるものではない。
は、回路基板として、すべて４層からなる多層配線基板
を例示してきたが、層の数は特に限定されるものではな
い。したがって、本発明の電子回路モジュールにおける
多層配線基板は、凹部の形成が可能な２層以上の多層配
線基板であれば何層であってもかまわない。また、回路
基板として多層配線基板に限定して説明しているが、凹
部が形成されている回路基板であれば、特に多層配線基
板に限定されるものではない。
【００４４】また、上記本発明の実施の形態において
は、第１の放熱バイアを導体膜としているが、特に限定
されるものではなく、たとえば放熱板等であってもよ
い。また、第２の放熱バイアの材質を銀ペーストとして
いるが、熱伝導性に優れた材質であればどのようなもの
であってもよい。
は、第１の放熱バイアを導体膜としているが、特に限定
されるものではなく、たとえば放熱板等であってもよ
い。また、第２の放熱バイアの材質を銀ペーストとして
いるが、熱伝導性に優れた材質であればどのようなもの
であってもよい。
【００４５】さらには、実施の形態１および２において
は、放熱経路を構成する導体膜６、放熱バイア９、１０
等を同時に導電経路として使用した場合を示している
が、単なる放熱経路を構成するのみの場合も考えられ
る。
は、放熱経路を構成する導体膜６、放熱バイア９、１０
等を同時に導電経路として使用した場合を示している
が、単なる放熱経路を構成するのみの場合も考えられ
る。
【００４６】また、上記本発明の実施の形態において
は、ボンディング実装を行なうための段差部と放熱経路
である放熱バイアとをそれぞれ別の凹部側壁に形成した
場合を示しているが、同一の側壁に段差部および放熱バ
イアを形成してもよい。
は、ボンディング実装を行なうための段差部と放熱経路
である放熱バイアとをそれぞれ別の凹部側壁に形成した
場合を示しているが、同一の側壁に段差部および放熱バ
イアを形成してもよい。
【００４７】このように、上記実施の形態はすべての点
で例示であって、制限的なものではない。本発明の技術
的範囲は特許請求の範囲によって画定され、また特許請
求の範囲の記載と均等の意味および範囲内でのすべての
変更を含むものである。
で例示であって、制限的なものではない。本発明の技術
的範囲は特許請求の範囲によって画定され、また特許請
求の範囲の記載と均等の意味および範囲内でのすべての
変更を含むものである。
【００４８】
【発明の効果】本発明により、発熱性の回路部品が実装
される電子回路モジュールにおいて、当該回路部品がフ
リップチップ実装された場合のみならず、ワイヤボンデ
ィング実装された場合でも良好な放熱効果を得ることが
可能となる。さらには、回路部品を直接親回路基板に接
合する必要がないため、高い面加工精度も不要である。
したがって、小型化と信頼性を同時に実現する電子回路
モジュールの提供が可能となる。
される電子回路モジュールにおいて、当該回路部品がフ
リップチップ実装された場合のみならず、ワイヤボンデ
ィング実装された場合でも良好な放熱効果を得ることが
可能となる。さらには、回路部品を直接親回路基板に接
合する必要がないため、高い面加工精度も不要である。
したがって、小型化と信頼性を同時に実現する電子回路
モジュールの提供が可能となる。
【図１】 本発明の実施の形態１における電子回路モジ
ュールの親回路基板から見た多層配線基板等の平面図で
ある。
ュールの親回路基板から見た多層配線基板等の平面図で
ある。
【図２】 本発明の実施の形態１における電子回路モジ
ュールの図１のＡ―Ａ´面における断面図である。
ュールの図１のＡ―Ａ´面における断面図である。
【図３】 本発明の実施の形態１における電子回路モジ
ュールの図１のＢ―Ｂ´面における断面図である。
ュールの図１のＢ―Ｂ´面における断面図である。
【図４】 本発明における電子回路モジュールの製造方
法に関し、セラミックス基板２の製造工程を説明するた
めの当該基板の平面図である。
法に関し、セラミックス基板２の製造工程を説明するた
めの当該基板の平面図である。
【図５】 本発明における電子回路モジュールの製造方
法に関し、セラミックス基板３の製造工程を説明するた
めの当該基板の平面図である。
法に関し、セラミックス基板３の製造工程を説明するた
めの当該基板の平面図である。
【図６】 本発明における電子回路モジュールの製造方
法に関し、セラミックス基板４の製造工程を説明するた
めの当該基板の平面図である。
法に関し、セラミックス基板４の製造工程を説明するた
めの当該基板の平面図である。
【図７】 本発明の実施の形態２における電子回路モジ
ュールの断面図である。
ュールの断面図である。
【図８】 本発明の実施の形態３における電子回路モジ
ュールの断面図である。
ュールの断面図である。
【図９】 従来の電子回路モジュールの一例を示した断
面図である。
面図である。
１ 多層配線基板、２〜５ セラミックス基板、２ａ〜
５ａ グリーンシート、６ 導体膜、７ ランド電極、
８ ボンディング電極、９,１０ 放熱バイア、１１
半導体素子、１２ ダイボンド材、１３ ボンディング
ワイヤ、１４凹部、１５ 封止樹脂、１６ 受動電子部
品、１７,１８ はんだ、１９ ボンディング電極用配
線、２０ 親回路基板、２１ ランド電極、３１,３５,
３８貫通孔、３２,３６ 打抜き外形線、３３,３７ 開
口孔、３９ 導通バイア、４０ 接合電極、４１ 金バ
ンプ、４２,４３ 高熱伝導性樹脂。
５ａ グリーンシート、６ 導体膜、７ ランド電極、
８ ボンディング電極、９,１０ 放熱バイア、１１
半導体素子、１２ ダイボンド材、１３ ボンディング
ワイヤ、１４凹部、１５ 封止樹脂、１６ 受動電子部
品、１７,１８ はんだ、１９ ボンディング電極用配
線、２０ 親回路基板、２１ ランド電極、３１,３５,
３８貫通孔、３２,３６ 打抜き外形線、３３,３７ 開
口孔、３９ 導通バイア、４０ 接合電極、４１ 金バ
ンプ、４２,４３ 高熱伝導性樹脂。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/12 Ｆ Ｎ (72)発明者 影山 茂己 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5E322 AA11 AB02 EA11 FA05 5E338 AA03 AA18 BB03 BB05 BB13 BB19 BB25 BB28 BB63 BB75 CC01 CD32 EE02 5E346 AA11 AA12 AA15 AA38 AA43 AA60 BB01 CC17 CC31 DD02 DD34 EE24 FF45 GG05 GG08 GG09 HH17
Claims (9)
- 【請求項１】 発熱性の回路部品と、前記回路部品が実
装される回路基板とを備えた電子回路モジュールであっ
て、 前記回路基板は、前記電子回路モジュールが実装される
親回路基板と対向する主面に前記回路部品を実装するた
めの凹部と、 前記凹部の底面に位置し、前記回路部品と接する第１の
熱伝導部と、 前記第１の熱伝導部と前記親回路基板とに接して位置す
る第２の熱伝導部と、を備えた、電子回路モジュール。 - 【請求項２】 前記第２の熱伝導部が、前記凹部の側壁
表面に露出形成された、請求項１に記載の電子回路モジ
ュール。 - 【請求項３】 前記凹部はその側壁に段差を有し、前記
段差に設けられた電極と、前記回路部品の前記親回路基
板と対向する主面に設けられた電極とが、金属細線によ
って接続された、請求項１または２に記載の電子回路モ
ジュール。 - 【請求項４】 前記凹部が、前記親回路基板側に位置す
る表面側凹部と、前記表面側凹部の底面を部分的に残し
て、この底面からさらに奥行き方向に延在する底面側凹
部とから形成され、 前記段差は前記表面側凹部の底面によって形成され、 前記回路部品は前記底面側凹部の底面上に載置される、
請求項３に記載の電子回路モジュール。 - 【請求項５】 前記凹部の底面に形成された電極と、前
記回路部品の前記凹部底面側に設けられた電極とが対面
して接続された、請求項１から４のいずれかに記載の電
子回路モジュール。 - 【請求項６】 前記第１の熱伝導部が、導体膜からなる
熱伝導部を備えた、請求項１から５のいずれかに記載の
電子回路モジュール。 - 【請求項７】 前記第１の熱伝導部が、前記凹部に高熱
伝導部材を充填することにより形成された熱伝導部を備
えた、請求項１から６のいずれかに記載の電子回路モジ
ュール。 - 【請求項８】 前記回路部品が高周波半導体素子であ
る、請求項１から７のいずれかに記載の電子回路モジュ
ール。 - 【請求項９】 発熱性の回路部品と、前記回路部品が実
装される凹部を備えた回路基板とを備えた電子回路モジ
ュールの製造方法であって、 前記回路基板の製造にあたって、 グリーンシートの所定の位置に前記凹部を形成する孔を
穿つ工程と、 前記孔に高熱伝導部材を充填し、当該孔の輪郭線と交差
するようにグリーンシートを打抜くことにより前記凹部
を形成する工程と、 前記グリーンシートを複数枚積層し、焼成する工程と、
を含む、電子回路モジュールの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001131841A JP2002329803A (ja) | 2001-04-27 | 2001-04-27 | 電子回路モジュールおよびその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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Family
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| Application Number | Title | Priority Date | Filing Date |
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| JP2001131841A Pending JP2002329803A (ja) | 2001-04-27 | 2001-04-27 | 電子回路モジュールおよびその製造方法 |
Country Status (1)
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| JP (1) | JP2002329803A (ja) |
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