JP2002324855A

JP2002324855A - 半導体集積回路装置の製造方法および半導体集積回路装置

Info

Publication number: JP2002324855A
Application number: JP2001129100A
Authority: JP
Inventors: Satoshi Kuwano; 聡桑野; Yukihiro Suzuki; 征洋鈴木; Shusuke Suzuki; 秀典鈴木; Hideaki Tsugane; 秀明津金; Ken Okuya; 謙奥谷
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 2001-04-26
Filing date: 2001-04-26
Publication date: 2002-11-08

Abstract

(57)【要約】【課題】プラグおよび配線上にキャパシタを有する半
導体集積回路装置において、そのキャパシタの信頼度を
向上する。【解決手段】Ｔｉ膜１４Ａ上にスパッタリング法にて
所定の膜厚のＴｉＮ膜１４Ｂを堆積した後、ＴｉＮ膜１
４Ｂ上にＣＶＤ法にて所定の膜厚のＴｉＮ膜１４Ｃを堆
積する。その後、コンタクトホールおよび配線溝１３Ｂ
を埋め込み、プラグおよび配線の主導電層となるＷ膜１
５をＣＶＤ法にて堆積する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法および半導体集積回路装置に関し、特に、
プラグ上に形成されたキャパシタを有する半導体集積回
路装置の製造方法および半導体集積回路装置に適用して
有効な技術に関するものである。

【０００２】

【従来の技術】ＳＲＡＭ（Static Random Access Memor
y）は、電源が印加状態であればリフレッシュ動作が不
要な、随時書き込みおよび読み出しが可能なＲＡＭであ
る。また、ＳＲＡＭはスタンバイ（待機）時の消費電力
を小さくできることから、携帯機器などの部品数が制限
されるシステム、パーソナルコンピュータおよびワーク
ステーションなどのキャッシュメモリとして用いられて
いる。

【０００３】ＳＲＡＭは、１ビットの情報を記憶するフ
リップフロップ回路と２個の情報転送用ＭＩＳＦＥＴ
（Metal Insulator Semiconductor Field Effect Trans
istor）とで構成され、そのフリップフロップ回路は、
たとえば一対の駆動用ＭＩＳＦＥＴと一対の負荷用ＭＩ
ＳＦＥＴとで構成される。

【０００４】このようなメモリセルにおいては、α線に
よるソフトエラーが問題となっている。これは、外界の
宇宙線に含まれるα線やＬＳＩのパッケージ材料中に含
まれる放射性原子から放出されるα線がメモリセル内に
入り、メモリセル中に保存されている情報を破壊する現
象である。このα線対策のために、メモリセル中の情報
蓄積部（前記フリップフロップ回路の入出力部）に容量
を付加し、情報蓄積部の容量を増加させる方法が検討さ
れている。

【０００５】たとえば、特開平１０−１６３４４０号公
報には、情報を記憶するフリップフロップ回路の入出力
端子を交差結合する２本の配線とこれらの間に介在する
薄い絶縁膜とでキャパシタを構成することにより、メモ
リセルの蓄積ノードの容量を増加させ、α線ソフトエラ
ー耐性の低下を防ぐ技術について開示されている。

【０００６】

【発明が解決しようとする課題】本発明者らは、上記メ
モリセル中の情報蓄積部に容量を付加する方法について
検討した。その製造工程は、以下の通りである。

【０００７】たとえば、Ｓｉ（シリコン）からなる半導
体基板上に堆積した層間絶縁膜に、ＭＩＳＦＥＴのソー
ス・ドレインに達する接続孔を形成する。続いて、その
接続孔内に、たとえばＭＩＳＦＥＴのソース・ドレイン
との接触抵抗を低減するためのＴｉ（チタン）膜および
バリア膜となるＴｉＮ（窒化チタン）膜を順次積層した
後、Ｔｉ膜と半導体基板をなすＳｉを反応させるための
アニール処理を施す。次に、上記接続孔を埋め込む、た
とえばＷ（タングステン）膜を成膜した後、上記層間絶
縁膜上の不要なＴｉ膜、バリア膜およびＷ膜をＣＭＰ
（Chemical Mechanical Polishing）法などにより除去
し、プラグおよび配線を形成する。その後、上記層間絶
縁膜、プラグおよび配線上に、たとえばＳｉＮ（窒化シ
リコン）膜からなる容量絶縁膜を形成し、その容量絶縁
膜上に、たとえばＴｉＮ膜からなる容量電極を形成する
ことにより、そのプラグ（配線）、容量絶縁膜および容
量電極からなるキャパシタを形成する。

【０００８】しかしながら、本発明者らは、上記のキャ
パシタを形成する方法においては以下のような問題があ
ること見出した。

【０００９】すなわち、上記プラグおよび配線を形成す
る工程においては、接続孔の開孔部にてバリア膜がオー
バーハングを起こす場合がある。このバリア膜のオーバ
ーハングとＷ膜を構成するＷの結晶粒の大きさに起因し
て、上記接続孔の内部においてはＷ膜にシームが形成さ
れてしまう場合がある。上記層間絶縁膜上の不要なＴｉ
膜、バリア膜およびＷ膜を除去した後には、そのシーム
が窪みとなって現れる。この状況下で上記容量絶縁膜を
形成すると、容量絶縁膜はその窪み（シーム）の部分で
カバレッジ不足となる。つまり、このカバレッジ不足と
なった部分においてキャパシタの電荷がリークしてしま
い、キャパシタの信頼度が低下してしまう問題がある。

【００１０】本発明の目的は、たとえばＳＲＡＭのよう
に、プラグおよび配線上にキャパシタを有する半導体集
積回路装置において、そのキャパシタの信頼度を向上す
る技術を提供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】すなわち、本発明は、半導体基板の主面上
に形成された第１絶縁膜に溝部を形成する工程と、前記
溝部の内部を含む前記第１絶縁膜上に所定の膜厚の第１
バリア層を物理的成膜方法にて形成する工程と、前記第
１バリア層の表面に所定の膜厚の第２バリア層を化学的
成膜方法にて形成する工程と、前記第２バリア層の表面
に前記溝部を埋め込む第１導電性膜を形成する工程と、
前記溝部の外部の前記第１バリア層、前記第２バリア層
および前記第１導電性膜を除去することにより、キャパ
シタの第１電極を形成する工程と、前記第１絶縁膜上お
よび前記第１電極上に所定の膜厚の第２絶縁膜を形成す
る工程と、前記第２絶縁膜上にキャパシタの第２電極と
なる第２導電性膜を形成する工程とを含むものである。

【００１４】また、本発明は、半導体基板に半導体領域
を形成する工程と、前記半導体領域上に低抵抗層を形成
する工程と、半導体基板の主面上に第１絶縁膜を形成す
る工程と、前記第１絶縁膜に前記低抵抗層に達する溝部
を形成する工程と、前記溝部の内部を含む前記第１絶縁
膜上に物理的成膜方法にて所定の膜厚の第１バリア層を
形成する工程と、前記第１バリア層の表面に化学的成膜
方法にて所定の膜厚の第２バリア層を形成する工程と、
前記第２バリア層の表面に前記溝部を埋め込む第１導電
性膜を形成する工程と、前記溝部の外部の前記第１バリ
ア層、前記第２バリア層および前記第１導電性膜を除去
することにより、キャパシタの第１電極を形成する工程
と、前記第１絶縁膜上および前記第１電極上に所定の膜
厚の第２絶縁膜を形成する工程と、前記第２絶縁膜上に
キャパシタの第２電極となる第２導電性膜を形成する工
程とを含むものである。

【００１５】また、本発明は、（ａ）半導体基板の主面
上に形成された第１絶縁膜と、（ｂ）前記第１絶縁膜に
形成された溝部内に形成された第１電極と、（ｃ）前記
第１電極上に形成された第２絶縁膜と、（ｄ）前記第２
絶縁膜上に形成された第２電極とを有し、前記第２絶縁
膜の表面は、前記第１電極上において平坦になっている
ものである。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００１７】（実施の形態１）本実施の形態１は、たと
えばＳＲＡＭに本発明を適用したものである。本実施の
形態のＳＲＡＭの製造方法を図１〜図１５を用いて説明
する。なお、本実施の形態においては、本実施の形態の
ＳＲＡＭの構成をわかりやすくするために平面図であっ
てもハッチングを付す。

【００１８】図１は本実施の形態のＳＲＡＭの製造工程
中の要部平面図であり、図２は図１のＡ−Ａ断面と対応
する。

【００１９】まず、図１および図２に示すように、半導
体基板１の素子形成面（主面）に素子分離を形成する。
続いて、半導体基板１にｐ型不純物（たとえばＢ（ホウ
素））およびｎ型不純物（たとえばＰ（リン））をイオ
ン打ち込みした後、半導体基板１に約１０００℃の熱処
理を施すことにより上記のｐ型不純物およびｎ型不純物
を拡散させることによって、ｐ型ウェル２およびｎ型ウ
ェルを形成する。図１に示すように、半導体基板１に
は、ｐ型ウェル２およびｎ型ウェルの主表面である活性
領域Ａｐ、Ａｎが形成され、これらの活性領域は、たと
えば酸化シリコン膜が埋め込まれた上記素子分離によっ
て囲まれている。

【００２０】次に、フッ酸系の洗浄液を用いて半導体基
板１（ｐ型ウェル２およびｎ型ウェル）の主面をウェッ
ト酸化した後、約８００℃の熱酸化によりｐ型ウェル３
およびｎ型ウェルのそれぞれの表面に膜厚６ｎｍ程度の
清浄なゲート酸化膜３を形成する。

【００２１】次に、たとえばＣＶＤ法にて、ゲート酸化
膜３の上部に膜厚１００ｎｍ程度の低抵抗多結晶シリコ
ン膜を堆積する。続いて、フォトレジスト膜をマスクに
してその多結晶シリコン膜をドライエッチングし、ゲー
ト電極４を形成する。

【００２２】続いて、ｐ型ウェル２が形成された領域に
おいて、ゲート電極４の両側のｐ型ウェル２にｎ型不純
物（たとえばＰ）をイオン注入することによりｎ^-型半
導体領域５を形成する。また、ｎ型ウェルが形成された
領域において、ゲート電極４の両側のｎ型ウェルにｐ型
不純物（たとえばＢ）をイオン注入することによりｐ ^-
型半導体領域を形成する。

【００２３】続いて、たとえばＣＶＤ法にて、半導体基
板１上に膜厚４０ｎｍ程度のＳｉＮ（窒化シリコン）膜
を堆積した後、そのＳｉＮ膜を異方的にエッチングする
ことにより、ゲート電極４の側壁にサイドウォールスペ
ーサ６を形成する。

【００２４】続いて、ｐ型ウェル２にｎ型不純物（たと
えばＰまたはＡｓ（ヒ素））をイオン注入することによ
りｎ⁺型半導体領域７（ソース、ドレイン）を形成し、
ｎ型ウェルにｐ型不純物（たとえばＢ）をイオン注入す
ることによりｐ⁺型半導体領域（ソース、ドレイン）を
形成する。ここまでの工程により、ＳＲＡＭのメモリセ
ルを構成するＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ、
転送用ＭＩＳＦＥＴＱｔ、負荷用ＭＩＳＦＥＴＱＬｄ）
が完成する。駆動用ＭＩＳＦＥＴＱｄおよび転送用ＭＩ
ＳＦＥＴＱｔは、ｎチャネル型ＭＩＳＦＥＴからなり、
負荷用ＭＩＳＦＥＴＱＬｄは、ｐチャネル型ＭＩＳＦＥ
Ｔからなる。また、駆動用ＭＩＳＦＥＴＱｄのゲート電
極４と負荷用ＭＩＳＦＥＴＱＬｄのゲート電極４とは共
通である。

【００２５】次に、ＣＶＤ法にて半導体基板１上に膜厚
５０ｎｍ程度のＳｉＮ（窒化シリコン）膜（第１絶縁
膜）１０を堆積する。このＳｉＮ膜１０は、後述するコ
ンタクトホールの形成時においてエッチングストッパー
としての役割を果たす。

【００２６】次に、ＳｉＮ膜１０の上部にＰＳＧ（Phos
pho Silicate Glass）膜（第１絶縁膜）１１を塗布す
る。続いて、熱処理を行うことによりＰＳＧ膜１１を平
坦化した後、酸化シリコン膜（第１絶縁膜）１２を堆積
する。この酸化シリコン膜１２は、たとえばテトラエト
キシシランを原料とし、プラズマＣＶＤ法にて形成する
ことができる。また、ＣＶＤ法にて膜厚７００ｎｍ〜８
００ｎｍ程度の酸化シリコン膜１２を堆積した後に、酸
化シリコン膜１２の表面をＣＭＰ法で研磨し、その表面
を平坦化してもよい。

【００２７】次に、図３に示すように、フォトレジスト
膜をマスクとしてドライエッチングにより、酸化シリコ
ン膜１２およびＰＳＧ膜１１をドライエッチングする。
続いて、ＳｉＮ膜１０をドライエッチングすることによ
って、ｎ⁺型半導体領域７（ソース、ドレイン）および
ｐ⁺型半導体領域（ソース、ドレイン）に達するコンタ
クトホール（溝部）１３Ａおよび配線溝（溝部）１３Ｂ
を形成する。この時、コンタクトホール１３Ａの径およ
び配線溝１３Ｂの幅は、約０．２μｍとすることを例示
できる。

【００２８】次に、配線溝１３Ｂ付近を拡大した図４に
示すように、酸化シリコン膜１２の上部に、たとえばス
パッタリング法にて膜厚１０ｎｍ程度のＴｉ膜１４Ａを
堆積する。この時、そのＴｉ膜１４Ａは、コンタクトホ
ール１３Ａおよび配線溝１３Ｂの内部にも堆積される。
なお、コンタクトホール１３Ａ付近においても同様の断
面となるので、コンタクトホール１３Ａ付近の図示は省
略する。続いて、Ｔｉ膜１４Ａの上部に、たとえばスパ
ッタリング法（物理的成膜方法）にて膜厚１０ｎｍ程度
のＴｉＮ膜（第１バリア層）１４Ｂを堆積する。この
後、半導体基板１に熱処理を施すことにより、Ｔｉ膜１
４Ａと半導体基板１とを反応させ、シリサイド化させ
る。これにより、後の工程においてコンタクトホール１
３Ａの内部に形成されるプラグとｎ⁺型半導体領域７と
の接触抵抗、および配線溝１３Ｂの内部に形成される配
線とｎ⁺型半導体領域７との接触抵抗を低減することが
可能となる。

【００２９】次に、図５に示すように、ＴｉＮ膜１４Ｂ
の上部に、たとえばＣＶＤ法（化学的成膜方法）にて膜
厚２０ｎｍ程度のＴｉＮ膜（第２バリア層）１４Ｃを堆
積し、Ｔｉ膜１４Ａ、ＴｉＮ膜１４ＢおよびＴｉＮ膜１
４Ｃでバリア導体膜１４を形成する。

【００３０】バリア導体膜１４を構成するＴｉＮ膜をス
パッタリング法のみで堆積する場合には、コンタクトホ
ール１３Ａおよび配線溝１３Ｂの内部において、ＣＶＤ
法で堆積する場合に比べてＴｉＮ膜を堆積しにくい。そ
のため、スパッタリング法を用いた場合には、コンタク
トホール１３Ａおよび配線溝１３Ｂの内部に所望の膜厚
のＴｉＮ膜を堆積した時点で、酸化シリコン膜１２上に
さらに厚いＴｉＮ膜が堆積し、コンタクトホール１３Ａ
の開孔部および配線溝１３Ｂの開口部にＴｉＮ膜がオー
バーハングしてしまうことになる。このＴｉＮ膜がオー
バーハングした状況下で、コンタクトホール１３Ａおよ
び配線溝１３Ｂを埋め込む導電性膜（たとえばＷ膜）を
堆積すると、コンタクトホール１３Ａ内および配線溝１
３Ｂ内の導電性膜に発生するシームを大きくしてしま
う。

【００３１】本実施の形態１においては、スパッタリン
グ法にて堆積したＴｉＮ膜１４Ｂの膜厚を薄くし、Ｔｉ
Ｎ膜１４Ｂ上にＣＶＤ法にてＴｉＮ膜１４Ｃを堆積する
ことにより、コンタクトホール１３Ａの開孔部および配
線溝１３Ｂの開口部におけるＴｉＮ膜のオーバーハング
量を低減しつつ、コンタクトホール１３Ａおよび配線溝
１３Ｂの内部に所望の膜厚のＴｉＮ膜を堆積することが
できる。これにより、後の工程でコンタクトホール１３
Ａおよび配線溝１３Ｂを埋め込む導電性膜に発生するシ
ームを小さくすることが可能となる。

【００３２】また、ＣＶＤ法にて堆積したＴｉＮ膜１４
Ｃは、その結晶方位がＴｉＮ（２００）に配向し、結晶
がそろっていることから単結晶膜となる。また、スパッ
タリング法に比べてＣＶＤ法は成膜にかかる時間が長く
なることから、バリア導体膜１４を構成するＴｉＮ膜の
すべてをＣＶＤ法では成膜しない。そのため、ＣＶＤ法
にて成膜したＴｉＮ膜１４Ｃの膜厚は、所望のＴｉＮ膜
の膜厚より薄くなる。そのため、コンタクトホール１３
Ａ内および配線溝１３Ｂ内において、ＴｉＮ膜１４Ｃの
みでバリア性を確保することは難しくなる。しかしなが
ら、本実施の形態１においては、上記ＴｉＮ膜をスパッ
タリング法で成膜したＴｉＮ膜１４ＢとＣＶＤ法で成膜
したＴｉＮ膜１４Ｃとの積層膜とするので、コンタクト
ホール１３Ａ内および配線溝１３Ｂ内におけるバリア性
を確保することが可能となる。

【００３３】次に、図６に示すように、バリア導体膜１
４の上部に、たとえばＣＶＤ法により、コンタクトホー
ル１３Ａおよび配線溝１３Ｂの内部を埋め込み、後述す
るプラグおよび配線の主導電層となるＷ膜（第１導電性
膜）１５を堆積する。この時、Ｗ膜１５の下地となるＴ
ｉＮ膜１４ＣはＣＶＤ法で形成されていることから、Ｗ
膜１５の成膜初期においてＷの結晶の核を形成しやすく
なる。そのため、Ｗ膜１５をなすＷの結晶粒を一様に成
長させることができる。これにより、Ｗの結晶粒を小さ
い状態でＷ膜１５を成膜することができるので、大きな
結晶粒のＷがコンタクトホール１３Ａの開孔部および配
線溝１３Ｂの開口部を塞いでしまうことを防ぐことがで
きる。すなわち、コンタクトホール１３Ａ内および配線
溝１３Ｂ内においてＷ膜１５に発生するシーム１５Ａの
径または幅を、さらに小さくすることが可能となる。

【００３４】次に、図７および図８に示すように、バリ
ア導体膜１４およびＷ膜１５に対して、酸化シリコン膜
１２の表面が現れるまでエッチバックもしくはＣＭＰを
施すことにより、コンタクトホール１３Ａおよび配線溝
１３Ｂの外部のバリア導体膜１４およびＷ膜１５を除去
する。これにより、コンタクトホール１３Ａ内にプラグ
１６を形成し、配線溝１３Ｂ内に配線（第１電極）１７
を形成することができる。

【００３５】次に、図９に示すように、酸化シリコン膜
１２の表面をさらに１５０ｎｍ程度エッチングする。こ
の際、プラグ１６および配線１７の側壁上部が露出す
る。なお、ＰＳＧ膜１１を形成している場合には、ＰＳ
Ｇ膜１１の表面が露出しないように酸化シリコン膜１２
の膜厚を調整する。

【００３６】次に、図１０に示すように、酸化シリコン
膜１２、プラグ１６および配線１７上に、容量絶縁膜と
なる膜厚２０ｎｍ程度のＳｉＮ膜（第２絶縁膜）１８を
堆積する。なお、図１０には配線１７付近の断面のみを
示している。

【００３７】この時、下部（容量）電極となる配線１７
に形成されているシーム１５Ａは、配線１７上において
ＳｉＮ膜１８の膜厚が均一になる程度の幅とすることが
できる。また、配線１７上においては、特にシーム１５
Ａの上部でＳｉＮ膜１８を陥没または途切れさせること
なく平坦に成膜することが可能となる。これにより、容
量絶縁膜（ＳｉＮ膜１８）が局所的に薄くなり、その耐
圧が低下してしまうことを防ぐことができる。なお、本
発明者らが行った実験によれば、ＳｉＮ膜１８の膜厚が
上記した２０ｎｍ程度の時、Ｗ膜１５に形成されるシー
ムの幅が約３０ｎｍ以下となる状況下で、ＳｉＮ膜１８
の耐圧の低下を効果的に防ぐことができることがわかっ
た。

【００３８】また、容量絶縁膜（ＳｉＮ膜１８）が局所
的に薄くなった場合には、その薄くなった箇所に電界集
中が起こり、容量に不良のポテンシャルを残すことにな
ってしまう。本実施の形態１においては、上記したよう
に、ＳｉＮ膜１８を均一な膜厚で成膜することができ
る。そのため、キャパシタにその不良のポテンシャルが
残ることも防ぐことができる。

【００３９】さらに、上記したように、ＳｉＮ膜１８は
均一な膜厚で成膜することができる。その結果、本実施
の形態１のＳＲＡＭのキャパシタ容量を向上することが
できる。すなわち、α線により本実施の形態１のＳＲＡ
Ｍのメモリセル中に保存されている情報が破壊されてし
まうことをより効果的に防ぐことが可能となる。

【００４０】次に、図１１および図１２に示すように、
酸化シリコン膜１２、プラグ１６およびＳｉＮ膜１８上
にメタル膜（第２導電性膜）１９を形成する。このメタ
ル膜１９は、後の工程でプラグ１６の上部に形成される
プラグの形成位置が所定の位置からずれた場合に、その
プラグとプラグ１６との接触抵抗の増加を防止する目的
から、そのプラグのバリア導体膜と同じ材質であること
が好ましい。本実施の形態においては、メタル膜１９と
してＴｉＮ膜を例示することができる。

【００４１】上記メタル膜１９をＴｉＮ膜とした場合の
形成方法は、酸化シリコン膜１２、プラグ１６およびＳ
ｉＮ膜１８上に、たとえばＣＶＤ法を用いて膜厚２０ｎ
ｍ程度のＴｉＮ膜を堆積した後、さらにスパッタリング
法により膜厚２０ｎｍ程度のＴｉＮ膜を堆積する。この
メタル膜１９を形成するに当たり、まずＣＶＤ法を用い
ることにより、半導体基板１の主面内におけるメタル膜
１９のカバレージを向上させることができる。

【００４２】続いて、メタル膜１９の表面にフォトリソ
グラフィ技術によりフォトレジスト膜Ｒを形成する。こ
のフォトレジスト膜Ｒは、キャパシタ形成領域を覆い、
それ以外が露出されるように形成されている。その後、
そのフォトレジスト膜Ｒをマスクとしてメタル膜１９を
異方的にエッチングする。これにより、プラグ１６の上
面においてはメタル膜１９が除去され、その表面が現れ
る。また、プラグ１６の酸化シリコン膜１２から突出し
た部分の側壁においてはメタル膜１９を残すことがで
き、平面においては、プラグ１６の周りをメタル膜１９
が取り囲んだ状態とすることができる。一方、フォトレ
ジスト膜Ｒで覆われていたキャパシタ形成領域のメタル
膜１９は、配線１９上のＳｉＮ膜１８の上部に残り、キ
ャパシタの上部電極（第２電極）とすることができる。

【００４３】次に、図１３に示すように、たとえばＣＶ
Ｄ法にて半導体基板１上に膜厚１０００ｎｍ程度の酸化
シリコン膜２０を堆積する。続いて、たとえばＣＭＰ法
にてその酸化シリコン膜２０を研磨することにより、そ
の膜厚を５００ｎｍ程度にした後、たとえばＣＶＤ法に
て酸化シリコン膜２０上に膜厚９０ｎｍ程度の酸化シリ
コン膜２１を堆積する。

【００４４】続いて、フォトリソグラフィ技術により形
成されたフォトレジスト膜を用いて、プラグ１６上の酸
化シリコン膜２０、２１をエッチングすることにより、
コンタクトホール２２を形成する。

【００４５】次に、図１４に示すように、コンタクトホ
ール２２の底部に露出したプラグ１６の表面の反応層を
除去するために、スパッタエッチングによる表面処理を
行う。続いて、たとえばスパッタリング法により、酸化
シリコン膜２１の上部に膜厚３０ｎｍ程度のＴｉ膜およ
び膜厚１００ｎｍ程度のＴｉＮ膜を順次堆積し、Ｔｉ膜
とＴｉＮ膜との積層膜からなるバリア導体膜２３を形成
する。この時、そのＴｉ膜およびＴｉＮ膜はコンタクト
ホール２２の内部にも堆積される。なお、そのＴｉ膜お
よびＴｉＮ膜を堆積後に、半導体基板１に５００℃〜７
００℃程度の熱処理を約１分間施してもよい。

【００４６】続いて、たとえばＣＶＤ法により、コンタ
クトホール２２の内部を含むバリア導体膜２３の上部に
Ｗ膜２４を堆積する。その後、ＣＭＰ法もしくはエッチ
バック法などにより、コンタクトホール２２の外部のバ
リア導体膜２３およびＷ膜２４を除去することによりプ
ラグ２５を形成する。ここまでの工程で、プラグ１６の
上部にプラグ２５が重なった構造の、いわゆるスタック
トビア構造が形成される。

【００４７】次に、図１５に示すように、たとえばスパ
ッタリング法により、酸化シリコン膜２１およびプラグ
２５上にＴｉ膜およびＴｉＮ膜を順次堆積した後、５０
０℃〜７００℃程度の熱処理を施す。続いて、たとえば
ＣＶＤ法により、そのＴｉＮ膜の上部にＡｌ（アルミニ
ウム）膜を堆積した後、そのＡｌ膜の上部にＴｉ膜およ
びＴｉＮ膜を順次堆積する。その後、それらの薄膜をパ
ターニングすることにより、プラグ２５上に配線２６を
形成し、本実施の形態のＳＲＡＭを製造する。

【００４８】（実施の形態２）本実施の形態２は、前記
実施の形態１において示したＳＲＡＭが有するＭＩＳＦ
ＥＴのゲート電極上およびソース、ドレイン領域上に、
シリサイド膜を形成する場合に本発明を適用したもので
ある。

【００４９】本実施の形態２のＳＲＡＭの製造工程は、
前記実施の形態１において示したＳＲＡＭのメモリセル
を構成するＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴＱｄ、転
送用ＭＩＳＦＥＴＱｔ、負荷用ＭＩＳＦＥＴＱＬｄ）を
形成する工程（図１および図２参照）までは同様であ
る。

【００５０】次に、半導体基板１の表面を洗浄した後、
図１６に示すように、たとえばスパッタリング法によ
り、半導体基板１上にＣｏ（コバルト）膜を堆積する。
続いて、半導体基板１に約６００℃の熱処理を施すこと
により、ｎ⁺型半導体領域７、ｐ⁺型半導体領域およびゲ
ート電極４上にＣｏＳｉ₂層（低抵抗層）９を形成す
る。続いて、未反応のＣｏ膜をエッチングにより除去し
た後、約７００℃〜８００℃の熱処理によりＣｏＳｉ₂
層９を低抵抗化する。

【００５１】その後、図１７に示すように、前記実施の
形態１において図１および図２を用いて説明した工程と
同様の工程により、ＳｉＮ膜１０、ＰＳＧ膜１１、酸化
シリコン膜１２、コンタクトホール１３Ａおよび配線溝
１３Ｂを形成する。

【００５２】次に、配線溝１３Ｂ付近を拡大した図１８
に示すように、酸化シリコン膜１２の上部に、たとえば
スパッタリング法にて膜厚１０ｎｍ程度のＴｉＮ膜１４
Ｂを堆積する。この時、そのＴｉＮ膜１４Ｂは、コンタ
クトホール１３Ａおよび配線溝１３Ｂの内部にも堆積さ
れる。なお、コンタクトホール１３Ａ付近においても同
様の断面となるので、コンタクトホール１３Ａ付近の図
示は省略する。

【００５３】本実施の形態２では、コンタクトホール１
３Ａおよび配線溝１３Ｂの底部において、ｎ⁺型半導体
領域７上にＣｏＳｉ₂層９を形成することにより、コン
タクトホール１３Ａの内部に形成されるプラグとｎ⁺型
半導体領域７との接触抵抗、および配線溝１３Ｂの内部
に形成される配線とｎ⁺型半導体領域７との接触抵抗を
低減することが図られる。そのため、前記実施の形態１
において形成したＴｉ膜１４Ａ（図４参照）と半導体基
板１とを反応させ、シリサイド化させる必要がなくな
る。すなわち、本実施の形態２においては、そのＴｉ膜
１４Ａを形成する工程を省略することができる。

【００５４】次に、図１９に示すように、ＴｉＮ膜１４
Ｂの上部に、たとえばＣＶＤ法にて膜厚２０ｎｍ程度の
ＴｉＮ膜１４Ｃを堆積する。ここで、本実施の形態２に
おいては、バリア導体膜１４は、ＴｉＮ膜１４Ｂおよび
ＴｉＮ膜１４Ｃからなる。前記実施の形態１の場合と同
様に、本実施の形態２においても、スパッタリング法に
て堆積したＴｉＮ膜１４Ｂの膜厚を薄くし、ＴｉＮ膜１
４Ｂ上にＣＶＤ法にてＴｉＮ膜１４Ｃを堆積するので、
コンタクトホール１３Ａの開孔部および配線溝１３Ｂの
開口部にＴｉＮ膜をオーバーハング量を低減しつつ、コ
ンタクトホール１３Ａおよび配線溝１３Ｂの内部に所望
の膜厚のＴｉＮ膜を堆積することができる。これによ
り、後の工程でコンタクトホール１３Ａおよび配線溝１
３Ｂを埋め込む導電性膜に発生するシームを小さくする
ことが可能となる。

【００５５】次に、図２０に示すように、前記実施の形
態１において図６を用いて説明した工程と同様の工程に
より、バリア導体膜１４の上部に、たとえばＣＶＤ法に
より、コンタクトホール１３Ａおよび配線溝１３Ｂの内
部を埋め込み、プラグ１６（図８参照）および配線１７
（図８参照）の主導電層となるＷ膜１５を堆積する。本
実施の形態２においては、前記実施の形態１において用
いていたＴｉ膜１４Ａ（図４参照）を用いていないこと
から、バリア導体膜１４全体の膜厚を前記実施の形態１
の場合よりも薄くすることができる。すなわち、コンタ
クトホール１３Ａの開孔部および配線溝１３Ｂの開口部
におけるＴｉＮ膜をオーバーハング量を実施の形態１の
場合よりも低減することができる。その結果、コンタク
トホール１３Ａ内および配線溝１３Ｂ内においてＷ膜１
５に発生するシーム１５Ａの径または幅を、前記実施の
形態１の場合よりもさらに小さくすることが可能とな
る。

【００５６】次に、前記実施の形態１において図７〜図
９を用いて説明した工程と同様の工程を経た後、図２１
に示すように、酸化シリコン膜１２、プラグ１６および
配線１７上に、容量絶縁膜となる膜厚２０ｎｍ程度のＳ
ｉＮ膜１８を堆積する。なお、図２１には配線１７付近
の断面のみを示している。本実施の形態２においては、
シーム１５Ａの径または幅を前記実施の形態１の場合よ
りもさらに小さくできることから、配線１７上において
ＳｉＮ膜１８の膜厚をさらに均一にすることができる。
すなわち、本実施の形態２の容量絶縁膜（ＳｉＮ膜１
８）は、前記実施の形態１の容量絶縁膜（ＳｉＮ膜１
８）よりも効果的にその耐圧が低下してしまうことを防
ぐことができる。

【００５７】また、本実施の形態２においては、上記し
たようにＳｉＮ膜１８を前記実施の形態１の場合よりも
さらに均一な膜厚で成膜することができる。そのため、
前記実施の形態１の場合よりもさらに効果的に、キャパ
シタにその不良のポテンシャルが残ることを防ぐことが
可能となる。

【００５８】さらに、本実施の形態２においては、Ｓｉ
Ｎ膜１８は前記実施の形態１の場合よりもさらに均一な
膜厚で成膜することができることから、本実施の形態２
のＳＲＡＭのキャパシタ容量をさらに向上することがで
きる。すなわち、α線によりＳＲＡＭのメモリセル中に
保存されている情報が破壊されてしまうことを、前記実
施の形態１の場合より効果的に防ぐことが可能となる。

【００５９】その後、前記実施の形態１において図１１
〜図１５を用いて説明した工程と同様の工程を経ること
により、本実施の形態２の本実施の形態のＳＲＡＭを製
造する。

【００６０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００６１】たとえば、前記実施の形態２においては、
ゲート電極上、ｎ⁺型半導体領域上およびｐ⁺型半導体領
域上にＣｏＳｉ₂層を形成する場合について例示した
が、ＣｏＳｉ₂層以外の金属シリサイド膜を形成してそ
の抵抗値を低減してもよい。

【００６２】また、上記の実施の形態においては、ＳＲ
ＡＭの製造方法に本発明を適用した場合について示した
が、プラグ上にキャパシタが形成されるＡＳＩＣ（Appl
ication Specific IC）、マイクロコンピュータまたは
ＤＲＡＭ（Dynamic Random Access Memory）など他の半
導体集積回路装置に適用することも可能である。

【００６３】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。（１）プラグ上にキャパシタを有する半導体集積回路装
置において、プラグに発生するシームを小さくできるの
で、キャパシタを構成する容量絶縁膜を均一な膜厚で成
膜することができる。（２）プラグ上にキャパシタを有する半導体集積回路装
置において、プラグに発生するシームを小さくできるの
で、そのシームの上部にてキャパシタを構成する容量絶
縁膜を陥没または途切れさせることなく平坦に成膜する
ことができる。（３）プラグ上にキャパシタを有する半導体集積回路装
置において、キャパシタを構成する容量絶縁膜を陥没ま
たは途切れさせることなく平坦かつ均一な膜厚で成膜で
きるので、その容量絶縁膜の耐圧が低下してしまうこと
を防ぐことができる。（４）プラグ上にキャパシタを有する半導体集積回路装
置において、キャパシタを構成する容量絶縁膜を陥没ま
たは途切れさせることなく平坦かつ均一な膜厚で成膜で
きるので、キャパシタに不良のポテンシャルが残ること
を防ぐことができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す要部平面図である。

【図２】本発明の一実施の形態である半導体集積回路装
置の製造方法を示す要部断面図である。

【図３】図２に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図４】本発明の一実施の形態である半導体集積回路装
置の製造工程中の要部断面図である。

【図５】図４に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図６】図５に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図７】本発明の一実施の形態である半導体集積回路装
置の製造工程中の要部平面図である。

【図８】本発明の一実施の形態である半導体集積回路装
置の製造工程中の要部断面図である。

【図９】図８に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図１０】本発明の一実施の形態である半導体集積回路
装置の製造工程中の要部断面図である。

【図１１】本発明の一実施の形態である半導体集積回路
装置の製造工程中の要部平面図である。

【図１２】本発明の一実施の形態である半導体集積回路
装置の製造工程中の要部断面図である。

【図１３】図１２に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１４】図１３に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１５】図１４に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１６】本発明の他の実施の形態である半導体集積回
路装置の製造方法を示す要部断面図である。

【図１７】図１６に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図１８】本発明の他の実施の形態である半導体集積回
路装置の製造工程中の要部断面図である。

【図１９】図１８に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図２０】図１９に続く半導体集積回路装置の製造工程
中の要部断面図である。

【図２１】本発明の他の実施の形態である半導体集積回
路装置の製造工程中の要部断面図である。

【符号の説明】

１半導体基板２ｐ型ウェル３ゲート酸化膜４ゲート電極４５ｎ^-型半導体領域６サイドウォールスペーサ７ｎ⁺型半導体領域７（ソース、ドレイン）９ＣｏＳｉ₂層（低抵抗層）１０ＳｉＮ膜（第１絶縁膜）１１ＰＳＧ膜（第１絶縁膜）１２酸化シリコン膜（第１絶縁膜）１３Ａコンタクトホール（溝部）１３Ｂ配線溝（溝部）１４バリア導体膜１４ＡＴｉ膜１４ＢＴｉＮ膜（第１バリア層）１４ＣＴｉＮ膜（第２バリア層）１５Ｗ膜（第１導電性膜）１５Ａシーム１６プラグ１７配線（第１電極）１８ＳｉＮ膜（第２絶縁膜）１９メタル膜（第２導電性膜）２０酸化シリコン膜２１酸化シリコン膜２２コンタクトホール２３バリア導体膜２４Ｗ膜２５プラグ２６配線Ａｎ活性領域Ａｐ活性領域Ｑｄ駆動用ＭＩＳＦＥＴＱｔ転送用ＭＩＳＦＥＴＱＬｄ負荷用ＭＩＳＦＥＴＲフォトレジスト膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者鈴木征洋東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者鈴木秀典東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者津金秀明東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者奥谷謙東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内Ｆターム(参考） 5F083 BS05 GA18 JA35 JA36 JA39 JA40 MA06 MA18 NA08 PR39 PR40

Claims

【特許請求の範囲】

【請求項１】（ａ）半導体基板の主面上に第１絶縁膜
を形成する工程、（ｂ）前記第１絶縁膜に溝部を形成す
る工程、（ｃ）前記溝部の内部を含む前記第１絶縁膜上
に所定の膜厚の第１バリア層を物理的成膜方法にて形成
する工程、（ｄ）前記第１バリア層の表面に所定の膜厚
の第２バリア層を化学的成膜方法にて形成する工程、
（ｅ）前記第２バリア層の表面に前記溝部を埋め込む第
１導電性膜を形成する工程、（ｆ）前記溝部の外部の前
記第１バリア層、前記第２バリア層および前記第１導電
性膜を研磨することにより、キャパシタの第１電極を形
成する工程、（ｇ）前記第１絶縁膜上および前記第１電
極上に所定の膜厚の第２絶縁膜を形成する工程、（ｈ）
前記第２絶縁膜上にキャパシタの第２電極となる第２導
電性膜を形成し、前記第１電極と前記第２絶縁膜と前記
第２電極とでキャパシタを形成する工程、を含むことを
特徴とする半導体集積回路装置の製造方法。
【請求項２】一対の駆動用ＭＩＳＦＥＴおよび一対の
負荷用ＭＩＳＦＥＴからなる一対のインバータと、一対
の転送用ＭＩＳＦＥＴとが形成されたメモリセルを有す
る半導体集積回路装置の製造方法であって、（ａ）半導
体基板の主面上に第１絶縁膜を形成する工程、（ｂ）前
記第１絶縁膜に溝部を形成する工程、（ｃ）前記溝部の
内部を含む前記第１絶縁膜上に所定の膜厚の第１バリア
層を物理的成膜方法にて形成する工程、（ｄ）前記第１
バリア層の表面に所定の膜厚の第２バリア層を化学的成
膜方法にて形成する工程、（ｅ）前記第２バリア層の表
面に前記溝部を埋め込む第１導電性膜を形成する工程、
（ｆ）前記溝部の外部の前記第１バリア層、前記第２バ
リア層および前記第１導電性膜を研磨することにより、
キャパシタの第１電極を形成する工程、（ｇ）前記第１
絶縁膜上および前記第１電極上に所定の膜厚の第２絶縁
膜を形成する工程、（ｈ）前記第２絶縁膜上にキャパシ
タの第２電極となる第２導電性膜を形成し、前記第１電
極と前記第２絶縁膜と前記第２電極とでキャパシタを形
成する工程、を含むことを特徴とする半導体集積回路装
置の製造方法。
【請求項３】（ａ）半導体基板に半導体領域を形成す
る工程、（ｂ）前記半導体領域上に低抵抗層を形成する
工程、（ｃ）半導体基板の主面上に第１絶縁膜を形成す
る工程、（ｄ）前記第１絶縁膜に前記低抵抗層に達する
溝部を形成する工程、（ｅ）前記溝部の内部を含む前記
第１絶縁膜上に所定の膜厚の第１バリア層を物理的成膜
方法にて形成する工程、（ｆ）前記第１バリア層の表面
に所定の膜厚の第２バリア層を化学的成膜方法にて形成
する工程、（ｇ）前記第２バリア層の表面に前記溝部を
埋め込む第１導電性膜を形成する工程、（ｈ）前記溝部
の外部の前記第１バリア層、前記第２バリア層および前
記第１導電性膜を研磨することにより、キャパシタの第
１電極を形成する工程、（ｉ）前記第１絶縁膜上および
前記第１電極上に所定の膜厚の第２絶縁膜を形成する工
程、（ｊ）前記第２絶縁膜上にキャパシタの第２電極と
なる第２導電性膜を形成し、前記第１電極と前記第２絶
縁膜と前記第２電極とでキャパシタを形成する工程、を
含むことを特徴とする半導体集積回路装置の製造方法。
【請求項４】一対の駆動用ＭＩＳＦＥＴおよび一対の
負荷用ＭＩＳＦＥＴからなる一対のインバータと、一対
の転送用ＭＩＳＦＥＴとが形成されたメモリセルを有す
る半導体集積回路装置の製造方法であって、（ａ）半導
体基板に半導体領域を形成する工程、（ｂ）前記半導体
領域上に低抵抗層を形成する工程、（ｃ）半導体基板の
主面上に第１絶縁膜を形成する工程、（ｄ）前記第１絶
縁膜に前記低抵抗層に達する溝部を形成する工程、
（ｅ）前記溝部の内部を含む前記第１絶縁膜上に所定の
膜厚の第１バリア層を物理的成膜方法にて形成する工
程、（ｆ）前記第１バリア層の表面に所定の膜厚の第２
バリア層を化学的成膜方法にて形成する工程、（ｇ）前
記第２バリア層の表面に前記溝部を埋め込む第１導電性
膜を形成する工程、（ｈ）前記溝部の外部の前記第１バ
リア層、前記第２バリア層および前記第１導電性膜を研
磨することにより、キャパシタの第１電極を形成する工
程、（ｉ）前記第１絶縁膜上および前記第１電極上に所
定の膜厚の第２絶縁膜を形成する工程、（ｊ）前記第２
絶縁膜上にキャパシタの第２電極となる第２導電性膜を
形成し、前記第１電極と前記第２絶縁膜と前記第２電極
とでキャパシタを形成する工程、を含むことを特徴とす
る半導体集積回路装置の製造方法。
【請求項５】半導体基板の主面上に形成された第１絶
縁膜と、前記第１絶縁膜に形成された溝部内に形成され
た第１電極と、前記第１電極上に形成された第２絶縁膜
と、前記第２絶縁膜上に形成された第２電極とを有し、
前記第２絶縁膜の表面は、前記第１電極上において平坦
になっていることを特徴とする半導体集積回路装置。