JP2002319631A - 半導体装置及びその製造方法並びに液体吐出装置 - Google Patents

Abstract

(57)【要約】 【課題】 大電流、高耐圧で高速駆動、省エネルギー、
高集積化、および低コスト化が達成できる、ＭＩＳ型電
界効果トランジスタを含む高性能な半導体装置を提供す
る。 【解決手段】 予め十分深く形成したウエル領域２上に
ベース領域５を形成する。このウエル領域２とベース領
域５は、それぞれＭＩＳ型電界効果トランジスタにおい
て、ドレインとチャネルの役割を果たす。そのため、通
常のチャネルの上にドレインを形成する形状とは逆に、
ドレインの上にチャネルを形成することから、ドレイン
の濃度をチャネルの濃度より低く設定することが可能で
ある。トランジスタの耐圧はこのドレインの耐圧で決定
され、その耐圧は通常、ドレインの濃度が低いほど、ド
レインの深さが深いほど高くなるので、定格電圧を高く
設定でき、大電流化を可能とし、高速動作を実現でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁ゲート型トラ
ンジスタ、又はＭＩＳ(Metal Insulator Semiconducto
r)型電界効果トランジスタ、或いはＭＯＳトランジスタ
などと呼ばれるトランジスタを含む半導体装置に関し、
特に複写機、ファクシミリ、ワードプロセッサ、コンピ
ュータ等の出力用端末として用いるインクジェットプリ
ンタのような記録装置に搭載して好適な半導体装置及び
その製造方法並びに液体吐出装置に関する。

【０００２】

【従来の技術】以下、液体吐出装置に用いられる半導体
装置を例に挙げて説明する。各種出力用端末として用い
られる記録装置には、その記録ヘッドとして、電気熱変
換素子とこの電気熱変換素子をスイッチする素子（以
下、スイッチ素子）、およびそのスイッチ素子を駆動す
るための回路が同一基体上に搭載されている。

【０００３】図１９は、従来の構成による記録ヘッドの
一部分を示す模式的な断面図である。９０１は単結晶シ
リコンからなる半導体基体である。９１２はｐ型のウエ
ル領域、９０８は高不純物濃度のｎ型のドレイン領域、
９１６は低不純物濃度のｎ型の電界緩和ドレイン領域、
９０７は高不純物濃度のｎ型のソース領域、９１４はゲ
ート電極であり、これらでＭＩＳ型電界効果トランジス
タを用いたスイッチ素子９３０を形成している。９１７
は蓄熱層、および絶縁層としての酸化シリコン層、９１
８は熱抵抗層としての窒化タンタル膜、９１９は配線と
してのアルミニウム合金膜、および９２０は保護層とし
ての窒化シリコン膜であり、以上で記録ヘッドの基体９
４０を形成している。ここでは９５０が発熱部となり、
９６０からインクが吐出される。また、天板９７０は基
体９４０と協働して液路９８０を画成している。

【０００４】ところで、前記構造の記録ヘッドおよびス
イッチ素子に対して数多くの改良が加えられてきたが、
近年製品に対して、高速駆動化、省エネルギー化、高集
積化、低コスト化、および高性能化がより一層求められ
るようになった。このため、図１９に示すようなスイッ
チ素子として使用されるＭＩＳ型電界効果トランジスタ
９３０を半導体基体９０１内に複数個作り込み、これら
のＭＩＳ型電界効果トランジスタ９３０を単独、または
複数個同時に動作させ、結線されている電気熱変換素子
を駆動させる。

【０００５】

【発明が解決しようとする課題】しかしながら、電気熱
変換素子のような負荷を駆動させるために必要となる大
電流下においては、従来のＭＩＳ型電界効果トランジス
タ９３０を機能させると、ドレイン−ウエル間のｐｎ逆
バイアス接合部は高電界に耐えられずリーク電流を発生
させ、スイッチ素子として要求される耐圧を満足するこ
とができなかった。更に、スイッチ素子として使用され
るＭＩＳ型電界効果トランジスタのオン抵抗が大きい
と、ここでの電流の無駄な消費によって、電気熱変換素
子を駆動するために必要な電流が得られなくなるという
解決すべき課題があった。

【０００６】本発明の目的は、大電流を流すことがで
き、高耐圧で高速駆動、省エネルギー、高集積化可能
な、絶縁ゲート型トランジスタを含む高性能な半導体装
置を提供することにある。

【０００７】本発明の別の目的は、大電流を流すことが
でき、高耐圧で高速駆動、省エネルギー、高集積化可能
な、液体吐出装置を提供することにある。

【０００８】本発明の目的は、高集積化、および低コス
ト化が達成できる高性能な半導体装置の製造方法を提供
することにある。

【０００９】

【課題を解決するための手段】上述の課題を解決するた
め、本発明は、負荷に電流を流すためのスイッチ素子と
このスイッチ素子を駆動するための回路を同一基体上に
形成した半導体装置において、前記スイッチ素子は、第
１導電型の半導体基体の一主面に設けられた第２導電型
の第１の半導体領域と、この第１の半導体領域内に設け
られた第１導電型の第２の半導体領域と、この第２の半
導体領域と前記第１の半導体領域のＰＮ接合が終端する
表面上に絶縁膜を介して設けられた第１のゲート電極
と、前記第２の半導体領域内の、前記第１のゲート電極
の一方の端部側に設けられた第２導電型の第１のソース
領域と、前記第１の半導体領域内に設けられた第２導電
型の第１のドレイン領域と、を有する第１の絶縁ゲート
型電界効果トランジスタであり、前記スイッチ素子を駆
動するための回路は、前記第１の絶縁ゲート型電界効果
トランジスタとは異なる特性をもつ第２の絶縁ゲート型
トランジスタを具備することを特徴とする。

【００１０】また、負荷に電流を流すためのスイッチ素
子とこのスイッチ素子を駆動するための回路を同一基体
上に形成した半導体装置において、前記スイッチ素子
は、ＤＭＯＳトランジスタからなり、前記スイッチ素子
を駆動するための回路は、前記ＤＭＯＳトランジスタと
は異なる特性をもつＭＯＳトランジスタを有することを
特徴とする。

【００１１】そして、本発明は、スイッチ素子とこのス
イッチ素子を駆動するための回路を同一基体上に形成す
る半導体装置の製造方法であって、第１導電型の半導体
基体の表面に、第２導電型の第１の半導体領域を形成す
る工程と、この第１の半導体領域上に、ゲート絶縁膜を
形成する工程と、前記第１の半導体領域の表面に前記ゲ
ート絶縁膜を介して第１のゲート電極を、前記半導体基
体の表面に前記ゲート絶縁膜を介して第２のゲート電極
を形成する工程と、前記第１のゲート電極をマスクとし
た第１導電型の不純物のイオン注入により、前記第１の
半導体領域中に、この第１の半導体領域より高濃度な第
１導電型の第２の半導体領域を形成する工程と、前記第
２のゲート電極をマスクとした第２導電型の不純物のイ
オン注入により、前記半導体基体中に、第２導電型の低
濃度ドレイン領域を形成する工程と、前記第２の半導体
領域の表面側に前記第１のゲート電極をマスクとしたイ
オン注入により第２導電型の第１のソース領域を、前記
第１の半導体領域の表面側に第２導電型の第１のドレイ
ン領域を、前記半導体基体の表面側にイオン注入により
第２導電型の第２のソース領域を、前記第２のゲート電
極側の前記低濃度ドレイン領域の端部から離して第２導
電型の第２のドレイン領域を、形成する工程と、含むこ
とを特徴とする。

【００１２】さらに、本発明は、スイッチ素子とこのス
イッチ素子を駆動するための回路を同一基体上に形成す
る半導体装置の製造方法であって、第１導電型の半導体
基体の表面に、第２導電型の複数の第１の半導体領域を
形成する工程と、この複数の第１の半導体領域上に、ゲ
ート絶縁膜を形成する工程と、前記複数の第１の半導体
領域のうち一つの表面に前記ゲート絶縁膜を介して第１
のゲート電極を、前記半導体基体と前記複数の第１の半
導体領域のうち別の一つとのＰＮ接合が終端する表面に
前記ゲート絶縁膜を介して第２のゲート電極を形成する
工程と、前記第１のゲート電極をマスクとした第１導電
型の不純物のイオン注入により、前記複数の第１の半導
体領域のうち一つ中に、第１導電型の第２の半導体領域
を形成する工程と、前記第２の半導体領域の表面側に前
記第１のゲート電極をマスクとした第２導電型のイオン
注入により第２導電型の第１のソース領域を形成し、前
記第１の半導体領域の表面側に第２導電型の第１のドレ
イン領域を形成し、前記半導体基体の表面側に第２導電
型の第２のソース領域を形成し、前記第１の半導体領域
の表面側に前記半導体基体と前記第１の半導体領域のＰ
Ｎ接合から離れた第２導電型の第２のドレイン領域を形
成する工程と、を含むことを特徴とする。

【００１３】ここで、第２の絶縁ゲート型トランジスタ
（ＭＯＳトランジスタ）は、第１のゲート電極に印加さ
れる駆動電圧を生成するレベルシフト回路を構成してい
ることが好ましい。

【００１４】耐圧向上のため、前記第２の絶縁ゲート型
トランジスタ（ＭＯＳトランジスタ）のドレイン領域は
低不純物濃度領域を有することが好ましい。

【００１５】詳しくは、前記第２の絶縁ゲート型トラン
ジスタ（ＭＯＳトランジスタ）は、前記第１のゲート電
極に印加される駆動電圧を生成するレベルシフト回路を
構成しており、前記第２の絶縁ゲート型トランジスタの
ドレイン領域に低不純物濃度領域が設けられていること
が好ましい。

【００１６】消費電力低減のため、前記第２の絶縁ゲー
ト型トランジスタは、ＣＭＯＳ回路を介して前記第１の
ゲート電極に印加される駆動電圧を生成するレベルシフ
ト回路を構成するソースホロワトランジスタである請求
項１に記載の半導体装置。

【００１７】前記第２の絶縁ゲート型トランジスタのウ
エル電位は、ソース電位及びドレイン電位の何れとも異
なる電位である。

【００１８】設計の自由度向上のため、前記第２の絶縁
ゲート型トランジスタのドレイン領域は、前記第１の半
導体領域より浅い深さをもつ低不純物濃度領域を有する
ことが好ましい。

【００１９】製造プロセスの簡略化と耐圧向上のため、
前記第２の絶縁ゲート型トランジスタのドレイン領域
は、前記第１の半導体領域と同じ深さをもつ低不純物濃
度領域を有する。

【００２０】効果的なアイソレーションのため、前記第
２の半導体領域は、前記第１の半導体領域より深く形成
されていることが好ましい。

【００２１】占有面積低減のため、第１の絶縁ゲート型
電界効果トランジスタの複数が、間に専用の素子分離領
域を介することなくアレイ状に配されていることが好ま
しい。

【００２２】前記第２の絶縁ゲート型トランジスタ（Ｍ
ＯＳトランジスタ）は、低電圧ＣＭＯＳ回路を構成する
第１導電型のＭＯＳトランジスタであることが好まし
い。

【００２３】耐圧向上と駆動能力向上のため、前記スイ
ッチ素子を駆動するための回路は、前記第２の絶縁ゲー
ト型トランジスタ（ＭＯＳトランジスタ）を有する低電
圧ＣＭＯＳ回路と、該低電圧ＣＭＯＳ回路により制御さ
れる高電圧ＣＭＯＳ回路と、を有し、該高電圧ＣＭＯＳ
回路を構成する第１導電型のＭＯＳトランジスタは、第
１の絶縁ゲート型電界効果トランジスタ（ＭＯＳトラン
ジスタ）と同じ工程により作製されたＤＭＯＳトランジ
スタであることが好ましい。

【００２４】耐圧向上と駆動能力向上のため、前記高電
圧ＣＭＯＳ回路を介して前記第１のゲート電極に印加さ
れる駆動電圧を生成するレベルシフト回路を有すること
が好ましい。

【００２５】また、前記第２の絶縁ゲート型トランジス
タ（ＭＯＳトランジスタ）は、第１の絶縁ゲート型トラ
ンジスタ（ＤＭＯＳトランジスタ）に対し、オン抵抗が
１倍以上で、且つ動作耐圧が２／３倍以下であることが
好ましい。

【００２６】前記第２の絶縁ゲート型トランジスタ（Ｍ
ＯＳトランジスタ）は、第１の絶縁ゲート型トランジス
タ（ＤＭＯＳトランジスタ）に対し、オン抵抗が１倍以
上で、且つ動作範囲内での最大基板電流が１０倍以上で
あることが好ましい。

【００２７】ここで、前記第２の絶縁ゲート型電界効果
トランジスタ（ＭＯＳトランジスタ）は、第２導電型の
ウエル内に形成された第１導電型のソース及びドレイン
領域を有する構成であってもよい。前記スイッチ素子の
ドレインに前記負荷となる電気熱変換体が接続されて集
積化されている。前記特性とは、閾値、耐電圧、又は基
板電流から選択される少なくともいずれか一つである。

【００２８】

【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。

【００２９】図１（ａ），（ｂ）は、それぞれ本発明に
よるスイッチ素子およびそれを駆動するための回路を構
成する素子の断面構造を示している。符号１は、第１導
電型（ここではP型）の半導体基体、２は第２導電型
（ここではN型）の第１の半導体領域であるウエル領
域、３はゲート絶縁膜、４はゲート電極、５は第１導電
型の第２の半導体領域であるベース領域、７はソース領
域、８は高濃度のドレイン領域である。これらの領域に
よりＤＭＯＳ(Double Diffused Metal Oxide Semicondu
ctor)トランジスタ２０が形成されている。

【００３０】図１（ａ）に示すスイッチ素子としてのＤ
ＭＯＳトランジスタ２０は、予め十分深く形成したウエ
ル領域２内にベース領域５を形成する。このウエル領域
２とベース領域５は、それぞれ絶縁ゲート型トランジス
タにおいて、ドレインとチャネルの役割を果たすことと
なる。そのため、通常のチャネルとなる領域内に不純物
を導入してドレインを形成する順序とは逆に、ドレイン
となる領域内に不純物を導入してチャネルとなるベース
領域を形成することから、ドレインの濃度をチャネルの
濃度より低く設定することが可能である。

【００３１】トランジスタの耐圧はこのドレインの耐圧
で決定され、その耐圧は通常、ドレインの濃度が低いほ
ど、ドレインの深さが深いほど高くなる。このため、定
格電圧を高く設定でき、大電流を流すことができ、高速
動作を実現できる。

【００３２】また、このＤＭＯＳトランジスタ２０の実
効チャネル長は、ベース領域５とソース領域７との横方
向拡散量の差で決定される。この横方向拡散量は物理的
係数に基づき決定されるため、実効チャネル長は、比較
的短く設定でき、オン抵抗を低減することができる。こ
のオン抵抗の低減は、単位寸法における電流の流せる量
を大きくすることにつながり、高速動作、省エネルギ
ー、および高集積化が可能となる。

【００３３】また、このベース領域５とソース領域７は
どちらもゲート電極４をマスクとしたイオンの導入によ
り自己整合的（セルフアライン）に形成することができ
る。このため、アライメントによる寸法差を生じること
がなく、ＭＩＳ型電界効果トランジスタのしきい値をば
らつきを抑えて製造することができる。

【００３４】更には、必要に応じてベース領域５の深さ
をウエル領域２の底よりも深くして、半導体基体につな
がるように形成すれば、間に専用の素子分離領域を設け
ることなくＤＭＯＳトランジスタをアレイ状に複数並べ
て配置することもできる。これにより、ＤＭＯＳトラン
ジスタアレイの占有面積を小さくすることができる。ま
た、負荷に接続される配線のレイアウトの設計自由度が
向上する。

【００３５】図１（ｂ）は、図１（ａ）のスイッチ素子
を駆動するための回路中に含まれる素子としてのＭＯＳ
トランジスタ３０を示している。ここで、符号１は第１
導電型の半導体基体、１３はゲート絶縁膜、１４はゲー
ト電極、１６は必要に応じて設けられる低濃度ドレイン
領域、１７はソース領域、１８はゲート電極から横方向
に離れた高濃度のドレイン領域である。

【００３６】このＭＯＳトランジスタ３０のように、電
界緩和ドレイン領域（低濃度ドレイン領域）１６を備
え、チャネルと低濃度ドレインとのＰＮ接合端部から、
高濃度ドレイン領域１８が離れ、更にはゲート電極から
も離れている構造を採用すれば、ゲート電極に対してセ
ルフアラインでソース・ドレイン領域を形成する通常の
ＭＯＳトランジスタに比してソース−ドレイン間の耐圧
を高く設定できる。

【００３７】また、ＭＯＳトランジスタ３０はＤＭＯＳ
ではないので、チャネル長を自由に設計できるため、任
意のしきい値電圧を設定できる。

【００３８】そして、図１の（ａ），（ｂ）に示したト
ランジスタは、閾値、耐電圧、基板電流などの特性が互
いに異なるトランジスタではあるが、基体１としてシリ
コン基板などの共通基体を用いて一体化できる。これに
より、負荷には大きな電流を流すことができる。又、ス
イッチ素子の耐電圧を上げ、基板電流を抑えることがで
きる。更には、スイッチ素子を駆動する回路の設計が容
易になる。

【００３９】図１に示したような２種のトランジスタを
用いれば、例えば、図２のような回路構成を実現でき
る。

【００４０】図２において、４３は電気熱変換体のよう
な負荷であり、負荷４３と低い基準電圧ＶＧＮＤＨが印
加される低電位側配線４８との間には、図１（ａ）に示
したようなトランジスタ２０からなるスイッチ素子４１
が接続される。

【００４１】ここでは、スイッチ素子４１を駆動する回
路の一例として、レベルシフト回路とＣＭＯＳ回路と論
理回路とを有する回路構成を採用している。スイッチ素
子４１のゲートにはｐＭＯＳトランジスタ４４とｎＭＯ
Ｓトランジスタ４５を有する高電圧ＣＭＯＳ回路が接続
され、このＣＭＯＳ回路の入力端子にはアンドゲート４
６が接続されている。ＣＭＯＳ回路の高電位側には中間
の基準電圧ＶＨＴを与えるレベルシフト回路が接続され
ている。

【００４２】レベルシフト回路としては、図１（ｂ）に
示したような、ＭＯＳトランジスタ30からなるソースホ
ロワ回路素子４２が好ましく用いられる。このレベルシ
フト回路は、高電位圧側配線４７により供給される高い
基準電圧ＶＨから数ボルトから十数ボルト程度低い基準
電圧ＶＨＴを生成する。この基準電圧ＶＨＴはＣＭＯＳ
回路のｐＭＯＳトランジスタ４４を介してスイッチ素子
４１のゲートに印加可能である。

【００４３】高電圧ＣＭＯＳ回路はアンドゲート４６の
ような論理回路により制御される。このような論理回路
もまたＣＭＯＳ回路で構成できる。アンドゲート４６の
駆動電圧VDDは基準電圧ＶＨＴより更に低い電圧である
ので、論理回路は低電圧ＣＭＯＳ回路で構成できる。

【００４４】基準電圧ＶＨＴがそれほど高くない場合に
は、高電圧ＣＭＯＳ回路を構成するトランジスタは、図
１（ａ）や（ｂ）とは異なる低濃度ドレイン領域（電界
緩和ドレイン領域）のない一般的なＭＯＳトランジスタ
で構成することも可能である。好ましくは、高電圧ＣＭ
ＯＳ回路のうち少なくともｎＭＯＳトランジスタ４５と
して図１（ｂ）に示したようなオフセットＭＯＳトラン
ジスタを用いるとよい。より好ましくは、ｎＭＯＳトラ
ンジスタ４５として図１（ａ）に示したようなＤＭＯＳ
トランジスタを用いるとよい。

【００４５】アンドゲート４６のような論理回路は、図
１（ａ）に示したようなＤＭＯＳトランジスタではな
く、図１の（ｂ）に示したトランジスタや、それらとは
異なる低濃度ドレイン領域（電界緩和ドレイン領域）の
ない一般的なＭＯＳトランジスタで構成できる。

【００４６】以上のように、スイッチ素子としてＤＭＯ
Ｓトランジスタを用い、スイッチ素子を駆動するための
回路には、その少なくとも一部に、該ＤＭＯＳトランジ
スタとは特性（閾値、耐電圧、基板電流などから選択さ
れる少なくとも一種）の異なる非ＤＭＯＳトランジスタ
を用いることにより、大電流を流すことができ、高耐圧
で高速駆動、省エネルギー、高集積化可能な、絶縁ゲー
ト型トランジスタを含む高性能な半導体装置を提供でき
る。

【００４７】また、低濃度ドレイン領域１６を、ウエル
領域２と同じ深さにすれば、これら低濃度ドレイン領域
１６とウエル領域２とは同じ工程で形成することが可能
である。

【００４８】加えて、基準電圧ＶＨＴがそれほど高くな
い場合には、高電圧ＣＭＯＳ回路を構成するｐＭＯＳト
ランジスタとして、ウエル領域２と同様のＮ型のウエル
領域を半導体基体１内に形成し、そこにＰ型のソース・
ドレイン領域を形成することで得られたｐＭＯＳトラン
ジスタを用いればよく、低濃度ドレイン領域（電界緩和
ドレイン領域）のない一般的なＭＯＳトランジスタで構
成することが可能である。

【００４９】ここで、スイッチ素子にＤＭＯＳを用いた
高耐圧の液体吐出装置用の駆動回路を例に挙げて説明す
る。

【００５０】スイッチ素子の耐圧の問題を解決するため
には、図２０に示すようなＤＭＯＳトランジスタ２０が
考えられる。図２０において、１５２は負荷としての電
気熱変換体１４１とＤＭＯＳトランジスタ２０やＭＯＳ
トランジスタ（不図示）が集積化された素子基体、１５
３は吐出口、１５４は配線電極、１５５は液路、１５６
は天板などと呼ばれる部材である。このＤＭＯＳトラン
ジスタ２０の構造は前述したとおり通常のＭＯＳトラン
ジスタの構造とは異なり、ドレインの中にチャネルを作
り込むことによって、耐圧を決定しているドレインの深
さを深く、また、低濃度で作り込むことが可能となり、
耐圧の問題を解決できる。

【００５１】しかしながら、このＤＭＯＳトランジスタ
２０はスイッチ素子としての特性は前述のとおり高性能
ではあるが、アナログ素子としては不自由な素子であ
る。アナログ素子はフォトリソグラフィーのマスクでゲ
ート長、即ち、チャネル長を調整することにより、任意
のしきい値電圧が得られるように絶縁ゲート型トランジ
スタを設計する。また、アナログ素子は、基板にバック
ゲート電圧がかかる回路構成に耐えるものでなければな
らない。

【００５２】このＤＭＯＳトランジスタ２０のチャネル
長はベース層とソース層の横方向拡散量の差で決まる。
そのため、チャネル長は通常の絶縁ゲート型トランジス
タに比べて短く、また、マスクで調整することもできな
い。

【００５３】また、基準電圧ＶＨＴが高い場合には、ス
イッチ素子にこのＤＭＯＳトランジスタ２０を用い、レ
ベルシフト回路に通常のＭＩＳトランジスタを用いる
と、スイッチ素子を駆動するレベルシフト素子の耐圧が
不十分になってしまう。

【００５４】具体的に述べると、図２１に示すような回
路構成の場合、まず、ＶＤＤを５．０Ｖ、ないし３．３
Ｖとすると、アンドゲート４６からＶＤＤがハイレベル
の信号としてソース接地ＣＭＯＳインバータなどのＣＭ
ＯＳ回路５２をとおり、スイッチ素子４１のゲートに入
力される。

【００５５】ここで重要なのはＣＭＯＳ回路５２に与え
られるＶＨＴという任意の電圧である。このＶＨＴはス
イッチ素子４１のオン抵抗が最小になるように設計され
る。スイッチ素子４１のオン抵抗が最小になればスイッ
チ素子を構成するＭＯＳトランジスタの寸法を最小にで
きるからである。

【００５６】このＶＨＴを集積回路内で生成しようとす
ると、集積回路内で電源電圧ＶＨから電圧レベルを変換
する必要がある。そのため、レベルシフト回路にはソー
スホロワのトランジスタを介在させ、定電圧を得ること
が望ましい。このようなレベルシフト回路を図２１に組
み込んだ場合、前述した図２のような回路構成となる。

【００５７】このとき、例えば、最高位の電源電圧ＶＨ
を３０Ｖ，最低位の基準電圧ＶＧＮＤＨを０Ｖとして、
中間電位の基準電圧ＶＨＴを１２Ｖにする場合、レベル
シフト回路に用いるソースホロワのトランジスタには、
−１２Ｖのバックゲート電圧がかかり、またドレイン−
ソース間耐圧が１８Ｖ以上必要になる。

【００５８】このように、スイッチ素子としてスイッチ
特性の優れたＤＭＯＳトランジスタを採用する場合に
は、任意のしきい値電圧を設定でき、論理回路の電源電
圧よりも高いレベルのバックゲート電圧にも耐え得るア
ナログ特性を有する中耐圧素子が必要になる。そこで、
このような場合には、レベルシフト回路を構成するトラ
ンジスタとして、低濃度ドレイン領域を有する非ＤＭＯ
Ｓ型のオフセットＭＯＳトランジスタが好ましいのであ
る。

【００５９】また、基準電圧ＶＨＴが高い場合には、高
耐圧ＣＭＯＳ回路のｎＭＯＳトランジスタ４５もチャネ
ル・ドレイン間の耐電圧を高くすることが望ましい。こ
のために、ｎＭＯＳトランジスタ４５としては、図１
（ｂ）に示したようなオフセットｎＭＯＳトランジス
タ、より好ましくは、図１（ａ）と同様なＤＭＯＳトラ
ンジスタを用いるとよい。

【００６０】こうして得られた、本発明の液体吐出ヘッ
ドは、上記半導体装置と、前記半導体装置のスイッチ素
子に接続された負荷としての電気熱変換体と、インクな
どの液体を吐出する吐出口とを備えている。

【００６１】（第１の実施形態）次に、本発明の第１の
実施形態について図面を参照して説明する。スイッチ素
子および駆動回路素子の断面構造は図１（ａ），（ｂ）
に示したものと同じである。

【００６２】１は第１導電型の半導体基体、２は第２導
電型の第１の半導体領域であるウエル領域、３はゲート
絶縁膜、４はゲート電極、５は第１導電型の第２の半導
体領域であるベース領域、７はゲート電極の左端部に整
合しているソース領域、８はウエル領域とベース領域と
のＰＮ接合端部から図中右側に離れ、更にはゲート電極
からも横方向に離れた高濃度のドレイン領域である。

【００６３】図１（ａ）に示すＤＭＯＳトランジスタ２
０は、予め十分深く形成したウエル領域２内にベース領
域５を形成する。このウエル領域２とベース領域５は、
それぞれＭＩＳ型電界効果トランジスタにおけるドレイ
ンとチャネルの役割を果たす。

【００６４】また、ＤＭＯＳトランジスタ２０の実効チ
ャネル長は、ベース領域５とソース領域７との横方向拡
散量の差で決定される。この横方向拡散量は物理的係数
に基づき決定されるため、実効チャネル長は短く設定で
き、オン抵抗を低減することができる。

【００６５】また、このベース領域５とソース領域７は
どちらもゲート電極４をマスクとしたイオンの導入によ
り自己整合的（セルフアライン）に形成されるため、ア
ライメントによる寸法差を生じることがなく、ＤＭＯＳ
トランジスタのしきい値のばらつきを抑えることができ
る。

【００６６】図１（ｂ）は、図１（ａ）のスイッチ素子
を駆動するための回路中に含まれるオフセットＭＯＳト
ランジスタ３０であり、１は第１導電型の半導体基体、
１３はゲート絶縁膜、１４はゲート電極、１６は低濃度
ドレイン領域、１７はゲート電極の左端部に整合してい
るソース領域、１８はゲート電極から横方向に離れた高
濃度のドレイン領域である。

【００６７】ドレイン領域１８側に電界緩和ドレイン領
域（低濃度ドレイン領域）１６を備え、チャネルと低濃
度ドレインとのＰＮ接合端部から、高濃度ドレイン領域
１８が離れ、更にはゲート電極からも離れているため、
ソース−ドレイン間の耐圧を高くできる。

【００６８】また、フォトリソフラフィーによる最小加
工寸法以上であれば、チャネル長を自由に設計できるた
め、任意のしきい値電圧を設定でき、バックゲート電圧
に耐えるアナログ特性を有し、自由な設計が可能とな
る。

【００６９】そして、図１の（ａ），（ｂ）に示した特
性の異なる２種類のトランジスタ２０、３０は、基体１
をシリコン基板などの共通基体を用いて一体化できる。
これにより、図２のような負荷と一体化した集積回路が
実現できる。

【００７０】図２において、４３は抵抗値がＲＨである
電気熱変換体のような負荷であり、その低電位側配線４
８には、ＤＭＯＳトランジスタ２０がスイッチ素子４１
として接続されている。スイッチ素子４１のゲートには
ＣＭＯＳインバータが接続され、ＣＭＯＳインバータの
入力端子にはアンドゲート４６が接続されている。ＣＭ
ＯＳインバータの高電位側の基準電圧ＶＨＴを与えるレ
ベルシフト回路には、図１（ｂ）のようなオフセットＭ
ＯＳトランジスタ３０が用いられている。論理回路を構
成するトランジスタは、図１（ａ）や（ｂ）とは異なる
低濃度ドレイン領域（電界緩和ドレイン領域）のない一
般的なＭＯＳトランジスタで構成できる。高電圧ＣＭＯ
Ｓ回路のｐＭＯＳトランジスタ４４は、低濃度ドレイン
領域（電界緩和ドレイン領域）のない一般的なＭＯＳト
ランジスタで構成できる。

【００７１】図３は一つのスイッチ素子４１として用い
られる一つのＤＭＯＳトランジスタのより好適な例の断
面を示している。スイッチ素子４１としては、好ましく
は図３に示すように、同一基板上にソースとドレインを
交互に配置した構成のＤＭＯＳトランジスタを採用する
とよい。この構成では、複数のＤＭＯＳトランジスタを
並列に接続した構成と等価になり、受動素子である負荷
４３に流す電流を大きくすることができるからである。

【００７２】図４は、複数の負荷を選択的に駆動できる
回路の概略を示しており、ここでは３つのユニットに対
応する部分が図示されている。各ユニットは、負荷４３
と、これに電流を流すスイッチ素子４１と、スイッチ素
子４１を駆動するためのスイッチを含む。

【００７３】図２を参照して説明したとおり、スイッチ
素子４１のゲートに中間レベルの駆動電圧ＶＨＴが供給
されると、スイッチ素子４１がオンして、それに接続さ
れた負荷４３に電流が流れる。これにより、ユニットを
半導体基板上にアレイ状に配置すれば、熱を利用した記
録装置として使用することができる。

【００７４】次に、本実施形態による半導体装置の製造
工程を示す。

【００７５】図５（ａ）〜（ｅ）は、本発明に用いられ
る半導体装置の製造工程毎の断面図である。図５（ａ）
に示すように、ｐ型半導体基体１の表面に、ｎ型のウエ
ル領域２を形成する。このｎ型のウエル領域２はｐ型半
導体基体１上にイオン注入法等を用いて、選択的に形成
する。また、ｎ型のウエル領域２をｐ型半導体基体１全
面にエピタキシャル成長法を用いて形成して、ｐ型のウ
エル領域を選択的に形成することも可能である。

【００７６】次に図５（ｂ）に示すように、ｎ型のウエ
ル領域２上に、例えば水素燃焼酸化により膜厚約５０ｎ
ｍのゲート絶縁膜３を成長させ、ゲート絶縁膜３上に、
例えばＬＰＣＶＤ(Low Pressure Chemical Vapor Depos
ition)法により膜厚約３００ｎｍの多結晶シリコンを堆
積する。この多結晶シリコンにはＬＰＣＶＤ法で堆積す
ると同時に、例えばリンをドーピングしたり、または堆
積後に、例えばイオン注入法や固相拡散法を用いて、例
えばリンをドーピングして所望の配線抵抗値となるよう
にする。その後、フォトリソグラフィーによりパターニ
ングを行ない、多結晶シリコン膜をエッチングする。こ
れによりＭＩＳ型電界効果トランジスタのゲート電極
４、１４が形成できる。この際、第１のゲート電極４は
第１のｎ型のウエル領域２上に形成し、第２のゲート電
極４は半導体基体の表面上に形成する。

【００７７】次に図５（ｃ）に示すように、不図示のフ
ォトレジストを塗布し、フォトリソグラフィーによりパ
ターニングを行ない、またゲート電極４をマスクとし
て、選択的にｐ型の不純物、例えばボロンをイオン注入
して、さらに電気炉で例えば１１００℃、６０分の熱処
理を行ない、ウエル領域２中にベース領域５を形成す
る。この熱処理は、ＤＭＯＳトランジスタ２０のチャネ
ル領域を決定することになるため、ウエル領域２の深
さ、濃度、不純物の種類、またベース領域５の濃度、お
よび不純物の種類により決定される。

【００７８】次に図５（ｄ）に示すように、不図示のフ
ォトレジストを塗布し、フォトリソグラフィーによりパ
ターニングを行ない、またゲート電極１４をマスクとし
て、選択的にｎ型の不純物、例えばリンをイオン注入
し、ゲート電極１４の右端部に整合した電界緩和ドレイ
ン領域１６を形成する。この電界緩和ドレイン領域１６
はＭＯＳトランジスタ３０の耐圧とオン抵抗を決定する
主要素となっている。そのため、この際所望の濃度と深
さを得るために、電気炉で例えば１０００℃で、３０分
の熱処理を行なっても良い。

【００７９】次に図５（ｅ）に示すように、第１のソー
ス領域７、第１のドレイン領域８、第２のソース領域１
７、第２のドレイン領域１８を、例えばヒ素をイオン注
入して、さらに電気炉で例えば９５０℃で、３０分の熱
処理を行なって形成する。このうち第１のソース領域７
をゲート電極をマスクにしたイオン注入により形成する
ことで、第１のソース領域７をゲート電極に自己整合さ
せることができる。

【００８０】その後、図示しないがＣＶＤ法により酸化
膜を堆積して層間絶縁膜を形成し、コンタクトを開口
し、配線を結線し集積回路を完成させる。必要に応じて
多層配線を用いても良い。この配線部を作製するとき
に、負荷としての電気熱変換体を形成することができ
る。

【００８１】ここで、主要部のより詳しい製造法につい
て説明する。ＭＯＳトランジスタ３０は、ＤＭＯＳトラ
ンジスタ２０に比して、オン抵抗は高くても支障ない。
これは大電流を流す必要がないためである。また、動作
耐圧もある程度確保されていれば支障ない。そのため、
電界緩和ドレイン領域１６を形成する際のイオン打込量
は、第２のドレイン領域１８の１／１０〜１／１０００
０程度が適当で、またその深さもベース領域５の２／３
〜１／１０程度で十分である。

【００８２】また、第２のドレイン領域１８はゲート電
極１４から距離ｄ１を空けて形成する。この距離ｄ１は
ＤＭＯＳトランジスタ２０とのバランスから一定ではな
いが、１．０μｍ〜５．０μｍ程度が適当である。

【００８３】このようにして作成されたＤＭＯＳトラン
ジスタ２０のＶＤＳ−ＩＤ（ドレイン電圧−ドレイン電
流）特性と、ＶＧ−ＩＤ（ゲート電圧−ドレイン電流）
特性、ＶＧ−ＡＢＳＩＷ（ゲート電圧−ウェハ電流の絶
対値）特性を図６（ａ），（ｂ）に示し、同様にＭＯＳ
トランジスタ３０のＶＤＳ−ＩＤ特性と、ＶＧ−ＩＤ，
ＡＢＳＩＷ特性を図７（ａ），（ｂ）に示す。このよう
にＭＩＳ型電界効果トランジスタの動作範囲は負荷抵抗
Ｒにより制御され、またその動作耐圧はＡＢＳＩＷで表
せる基板（ウェハ）電流値の動作範囲内での最大値によ
り決定される。

【００８４】上記のように作成された、ＭＯＳトランジ
スタ３０は、ＤＭＯＳトランジスタ２０に対し、オン抵
抗が１倍以上で、且つ動作耐圧が２／３倍以下程度とな
る。また、ＭＯＳトランジスタ３０は、ＤＭＯＳトラン
ジスタ２０に対し、オン抵抗が１倍以上で、且つ動作範
囲内での最大基板電流が１０倍以上となる。

【００８５】換言すれば、ＤＭＯＳトランジスタ２０
は、オン抵抗が低く、耐電圧が高く、基板電流が少ない
ので、スイッチ素子として好ましいものである。

【００８６】（第２の実施形態）本実施形態は、前述し
た実施形態において、スイッチ素子を構成するＤＭＯＳ
トランジスタの構成を変更したものである。それ以外の
構成は前述した実施形態と同じである。

【００８７】図８は、スイッチ素子アレイの部分の断面
を示している。ここで用いられているＤＭＯＳトランジ
スタ２１は、ウエル領域２を横方向に完全に分離するべ
く、ベース領域５を、基板のＰ型領域に到達するよう
に、深く形成している。この構造のため、自ずから、各
セグメントの各ドレインを個々に電気的に分離できる。
したがって、図３の構成のように、隣接ユニット間に、
専用の素子分離領域を必要としないので、占有面積が小
さく、また、ＤＭＯＳトランジスタを並列に接続する場
合の設計の自由度も高い。

【００８８】図９は、本発明に係る第２の実施形態の半
導体装置の製造工程を説明するための断面図である。図
９（ａ），（ｂ）の工程は第１の実施形態と同様なの
で、その後から説明する。

【００８９】フォトレジスト（不図示）を塗布し、フォ
トリソグラフィーによりパターニングを行ない、またゲ
ート電極４をマスクとして、選択的にｐ型の不純物、例
えばボロンをイオン注入して、さらに電気炉で例えば１
１００℃、１８０分の熱処理を行ない、ウエル領域２を
電気的に分離するベース領域５を形成する。（図９
（ｃ））この熱処理はウエル領域２を分離するように、
ベース領域５がウエル領域２より深くなるように設計す
ることが重要であり、熱処理の条件はウエル領域２の深
さ、濃度、不純物の種類、またベース領域５の濃度、お
よび不純物の種類により決定される。ベース領域５の最
表面の不純物濃度は例えば１×１０^１5／ＣＭ〜１×１
０^１9／ＣＭから選択できる。

【００９０】次に不図示のフォトレジストを塗布し、フ
ォトリソグラフィーによりパターニングを行ない、また
ゲート電極１４をマスクとして、選択的にｎ型の不純
物、例えばリンをイオン注入し、ゲート電極１４の右端
部に整合した電界緩和ドレイン領域１６を形成する。
（図９（ｄ））この電界緩和ドレイン領域１６はＭＯＳ
トランジスタ３０の耐圧とオン抵抗を決定する主要素と
なっている。そのため、この際所望の濃度と深さを得る
ために、電気炉で例えば１０００℃で、３０分の熱処理
を行なってもよい。

【００９１】次に図９（ｅ）に示すように、第１のソー
ス領域７、第１のドレイン領域８、第２のソース領域１
７、第２のドレイン領域１８を、例えばヒ素をイオン注
入して、さらに電気炉で例えば９５０℃で、３０分の熱
処理を行なって形成する。このうち第１のソース領域７
と第２のソース領域１７をそれぞれゲート電極をマスク
にしたイオン注入により形成することで、第１のソース
領域７と第２のソース領域１７をゲート電極に自己整合
させることができる。距離ｄ２は上述した距離ｄ１と同
様に設計すればよい。

【００９２】その後、図示しないがＣＶＤ法により酸化
膜を堆積して層間絶縁膜を形成し、コンタクトを開口
し、配線を結線する。必要に応じて多層配線を行ない、
集積回路を完成させる。この配線部の作製の際に、電気
熱変換体のような負荷を形成する。

【００９３】本形態によれば、ウエル領域２を分離する
形にベース領域５を深く形成する構造のため、各セグメ
ントの各ドレインを個々に電気的に分離できる。これに
より、本発明の半導体装置をアレイ状に配置する場合で
も、図４に示すような簡単な回路構成で実現でき、低コ
スト化が可能となる。

【００９４】以上述べたように、本実施形態による半導
体装置およびその製造方法においては、スイッチ素子の
ドレインの濃度をチャネルの濃度より低く設定でき、且
つドレインを十分深く形成できるため、高耐圧により大
電圧化を可能とし、低いオン抵抗による高速動作と大電
流化を可能とし、延いては高集積化と省エネルギー化が
得られ、またスイッチ素子を駆動するための回路には、
アナログ特性を有した中耐圧素子を有するため、製造コ
ストを大幅に上げることなく、自由な設計と高性能な半
導体装置が実現できる。

【００９５】本発明の実施形態による液体吐出ヘッド
は、上述したように作製した半導体装置の不図示の絶縁
層上にアルミニウムなどからなる配線と窒化タンタルな
どからなる発熱抵抗層とを有する発熱抵抗体（電気熱変
換体）を形成し、吐出口やそれに連通するインク通路を
形成するために、成形樹脂やフィルムなどからなる天板
などの吐出口形成部材を組合わせれば作製できる。（図
２０参照）そして、液体収容タンクを接続して、装置本
体に搭載して、電源回路から電源電圧を供給すればイン
クジェットプリンタのような液体吐出装置として動作す
る。

【００９６】（第３の実施形態）次に、本発明の更に別
の実施の形態について図面を参照して説明する。図１０
（ａ），（ｂ）は、それぞれ本発明によるスイッチ素子
および駆動回路素子の断面構造図であり、図１１はそれ
の作製工程を説明するための模式図である。

【００９７】図１０（ａ）は、本発明に用いられるスイ
ッチ素子の一例を示しており、図１に示した構成と同一
である。

【００９８】図１０（ｂ）は、図１０（ａ）のスイッチ
素子を駆動するための回路中に含まれる素子を示してお
り、１は第１導電型の半導体基体、１２は第２導電型の
第１の半導体領域であるウエル領域、１３はゲート絶縁
膜、１４はゲート電極、１７はゲート電極の左端部に整
合しているソース領域、１８はゲート電極から横方向に
離れた高濃度のドレイン領域である。

【００９９】ＭＯＳトランジスタ３１は、ドレイン領域
１８側に低濃度のドレインとして作用するウエル領域１
２を備え、チャネルと低濃度のドレイン領域とのＰＮ接
合から離れ、更にはゲート電極からも離れている高濃度
ドレイン領域１８を備えている。通常のゲート電極に対
してセルフアラインでソース・ドレイン領域を形成する
ＭＯＳトランジスタに比してソース−ドレイン間、ドレ
インーチャンネル間の耐圧を高く設定できる。また、こ
の素子はＤＭＯＳトランジスタ２０のウエル領域２と同
じ深さで、同じ不純物濃度で構成できるので、電界緩和
ドレイン領域１２を、ＤＭＯＳトランジスタ２０のウエ
ル領域２と同時に形成することができる。こうして、領
域１２を形成しても、マスク枚数を増加させること、ま
た製造コストを上げることはない。

【０１００】また、チャネル長を自由に設計できるた
め、任意のしきい値電圧を設定でき、高電圧に耐えるア
ナログ特性を有し、自由な設計が可能となる。

【０１０１】そして、図１０（ｂ）に示したオフセット
ＭＯＳトランジスタ３１は、図１０（ａ）に示したトラ
ンジスタと同様にシリコン基板などの共通基体を用いて
一体化できる。これにより、図２のような簡単な回路構
成が実現できる。

【０１０２】本実施形態のオフセットＭＯＳトランジス
タは、高耐圧ＣＭＯＳ回路やレベルシフト回路を構成す
るトランジスタとして好適に用いられる。

【０１０３】図１１（ａ）〜（ｄ）は、本発明に係る第
３の実施形態の半導体装置の製造工程毎の断面図であ
る。図１１（ａ）に示すように、ｐ型半導体基体１の表
面に、第１のｎ型のウエル領域２と第２のｎ型のウエル
領域１２を形成する。このｎ型のウエル領域２，１２は
ｐ型半導体基体１上に選択的に形成する。また、ｎ型の
ウエル領域２，１２となる共通のエピタキシャル層をｐ
型半導体基体１全面にエピタキシャル成長法を用いて形
成して、その中にｐ型のウエル領域を選択的に形成する
ことにより、ｎ型のウエル領域２，１２を互いに離して
形成することも可能である。

【０１０４】次に図１１（ｂ）に示すように、ｎ型のウ
エル領域２上に、例えば水素燃焼酸化により膜厚約５０
ｎｍの酸化シリコンからなるゲート絶縁膜３を成長さ
せ、ゲート絶縁膜３上に、例えばＬＰＣＶＤ法により膜
厚約３００ｎｍの多結晶シリコンを堆積する。この多結
晶シリコンにはＬＰＣＶＤ法で堆積すると同時に、例え
ばリンをドーピングしたり、または堆積後に、例えばイ
オン注入法や固相拡散法を用いて、例えばリンをドーピ
ングして所望の配線抵抗値となるようにする。その後、
フォトリソグラフィーによりパターニングを行ない、多
結晶シリコン膜をエッチングする。これによりＤＭＯＳ
トランジスタ２１の第１のゲート電極４と、オフセット
ＭＯＳトランジスタ３１のゲート電極１４が形成でき
る。この際、第１のゲート電極４は第１のｎ型のウエル
領域２上に形成し、第２のゲート電極１４は第２のｎ型
のウエル領域１２と半導体基体０１とによるＰＮ接合が
終端する表面上に形成する必要がある。

【０１０５】次に、不図示のフォトレジストを塗布して
フォトリソグラフィーによりパターニングを行ない、ま
たゲート電極４をマスクとして、選択的にｐ型の不純
物、例えばボロンをイオン注入して、さらに電気炉で例
えば１１００℃で、６０分の熱処理を行ない、ウエル領
域２中にベース領域５を形成する。（図１１（ｃ））こ
の熱処理は、図１１のＤＭＯＳトランジスタ２０のチャ
ネル領域を決定することになるため、ウエル領域２の深
さ、濃度、不純物の種類、またベース領域５の濃度、お
よび不純物の種類により決定される。

【０１０６】次に図１１（ｄ）に示すように、第１のソ
ース領域７、第１のドレイン領域８、第２のソース領域
１７、第２のドレイン領域１８を、例えばヒ素をイオン
注入して、さらに電気炉で例えば９５０℃で、３０分の
熱処理を行なって形成する。このうち第１のソース領域
７と第２のソース領域１７をそれぞれゲート電極をマス
クにしたイオン注入により形成することで、第１のソー
ス領域７と第２のソース領域１７をゲート電極に自己整
合させることができる。

【０１０７】その後、図示しないがＣＶＤ法により酸化
膜のような絶縁物を堆積して層間絶縁膜を形成し、コン
タクトを開口し、配線を形成して、各素子を結線し集積
回路を完成させる。必要に応じて多層配線を用いても良
い。この配線部を作製する際に、電気熱変換体のような
負荷を一緒に作り込む。

【０１０８】本実施形態によれば、図１１に示すオフセ
ットＭＯＳトランジスタ３１の電界緩和ドレイン領域は
第２のｎ型のウエル領域１２で形成できるため、マスク
の増加なしで、スイッチ素子を駆動するための回路に、
アナログ特性を有した中耐圧素子を有することができる
ため、自由な設計と高性能な半導体装置が実現できる。

【０１０９】ここで、主要部のより詳しい製造法につい
て説明する。トランジスタ３１は、ＤＭＯＳトランジス
タ２０に比して、オン抵抗は高くても支障ない。これは
大電流を流す必要がないためである。また、動作耐圧も
ある程度確保されていれば支障ない。そのため、ウエル
領域１２を形成する際のイオン打込量は、第２のドレイ
ン領域１８の１／１０〜１／１００００程度が適当で、
ＤＭＯＳトランジスタ２０の特性を優先して設定して構
わない。

【０１１０】また、第２のドレイン領域１８はゲート電
極１４から距離ｄ１を空けて形成する。この距離ｄ１は
１．０μｍ〜５．０μｍ程度が適当である。

【０１１１】このようにして作成されたＤＭＯＳトラン
ジスタのＶＤＳ−ＩＤ（ドレイン電圧−ドレイン電流）
特性と、ＶＧ−ＩＤ（ゲート電圧−ドレイン電流）特
性、ＶＧ−ＡＢＳＩＷ（ゲート電圧−ウェハ電流の絶対
値）特性は図６（ａ），（ｂ）に示したものと同じであ
る、同様にオフセットＭＯＳトランジスタ３０のＶＤＳ
−ＩＤ特性と、ＶＧ−ＩＤ，ＡＢＳＩＷ特性も図７
（ａ），（ｂ）に示したものとほぼ同じようである。

【０１１２】（第４の実施形態）本実施形態は、前述し
た実施形態において、スイッチ素子を構成するＤＭＯＳ
トランジスタの構成を変更したものである。それ以外の
構成は前述した第３の実施形態と同じである。

【０１１３】本実施形態の半導体装置のスイッチ素子ア
レイの部分の断面は図８に示したものと同じである。こ
こで用いられているＤＭＯＳトランジスタ２１は、ウエ
ル領域２を横方向に完全に分離するべく、ベース領域５
を、基板のＰ型領域に到達するように、深く形成してい
る。この構造のため、自ずから、各セグメントの各ドレ
インを個々に電気的に分離できる。

【０１１４】したがって、図３や図１１の構成のよう
に、専用の素子分離領域を必要としないので、占有面積
が小さく、また、ＤＭＯＳトランジスタを並列に接続す
る場合の設計の自由度も高い。

【０１１５】図１２は、本発明に係る第４の実施形態に
よる半導体装置の製造工程を説明するための模式的断面
図である。

【０１１６】図１２（ａ）に示すように、Ｐ型の単結晶
シリコンのような半導体基板１を用意し、そこに、リン
や砒素のようなＮ型不純物を導入してＮ型のウエル領域
２、１２を同時形成する。或いは、Ｎ型のエピタキシャ
ル層を形成した後、Ｐ型不純物をウエル領域の周囲に導
入してＰ型のウエル分離領域を形成してもよい。

【０１１７】図１２（ｂ）に示すように、基板の表面を
酸化してゲート絶縁膜３を形成した後、ゲート電極４、
１４を同じ工程で形成する。

【０１１８】不図示のフォトレジストを塗布し、フォト
リソグラフィーによりパターニングを行ない、またゲー
ト電極４をマスクとして、選択的にｐ型の不純物、例え
ばボロンをイオン注入して、さらに電気炉で例えば１１
００℃で、１８０分の熱処理を行ない、ウエル領域２を
電気的に分離するベース領域５を形成する。（図１２
（ｃ））この熱処理はウエル領域２を分離するように、
ベース領域５がウエル領域２より深くなるように設計す
ることが重要であり、熱処理の条件はウエル領域２の深
さ、濃度、不純物の種類、またベース領域５の濃度、お
よび不純物の種類により決定される。

【０１１９】次に図１２（ｄ）に示すように、第１のソ
ース領域７、第１のドレイン領域８、第２のソース領域
１７、第２のドレイン領域１８を、例えばヒ素をイオン
注入して、さらに電気炉で例えば９５０℃で、３０分の
熱処理を行なって同時に形成する。このうち第１のソー
ス領域７と第２のソース領域１７をそれぞれゲート電極
をマスクにしたイオン注入により形成することで、第１
のソース領域７と第２のソース領域１７をゲート電極に
自己整合させることができる。距離ｄ２は上述した距離
ｄ１と同様に設計すればよい。

【０１２０】その後、図示しないがＣＶＤ法により酸化
膜を堆積して層間絶縁膜を形成し、コンタクトを開口
し、配線を結線する。必要に応じて多層配線を行ない、
集積回路を完成させる。この配線部を作製する際に、電
気熱変換体のような負荷を一緒に作り込む。

【０１２１】本実施形態によれば、ウエル領域２を分離
する形にベース領域５を深く形成する構造のため、各セ
グメントの各ドレインを個々に電気的に分離できる。こ
れにより、本発明の半導体装置をアレイ状に配置し、記
録装置として使用する場合でも、図４に示すような簡単
な回路構成で実現でき、低コスト化が可能となる。

【０１２２】以上述べた実施形態による半導体装置およ
びその製造方法においては、スイッチ素子のドレインの
濃度をチャネルの濃度より低く設定でき、且つドレイン
を十分深く形成できるため、高耐圧により大電圧化を可
能とし、低いオン抵抗による高速動作と大電流化を可能
とし、延いては高集積化と省エネルギー化が得られ、ま
たスイッチ素子を駆動するための回路には、アナログ特
性を有した中耐圧素子を有するため、製造コストを大幅
に上げることなく、自由な設計と高性能な半導体装置が
実現できる。

【０１２３】（第５の実施形態）本実施形態は、ＤＭＯ
Ｓトランジスタのアレイを改良したものであり、その平
面構造を図１３に示す。ここでは、多数のユニットを有
する半導体装置のうち２つのユニットのみが図示されて
いる。

【０１２４】本実施形態では、専用の素子分離領域を介
することなく隣接したＤＭＯＳトランジスタにおいて、
隣接する３つのドレインを共通に接続し、それを一つの
電気熱変換体のような負荷４３に接続している。

【０１２５】ソースは全てのＤＭＯＳトランジスタで共
通に接続されている。3つのドレインの両側にそれぞれ
ゲート電極を介してソースが配されている。ソースは、
ＤＭＯＳトランジスタのチャネルを提供するベース領域
と短絡されている。

【０１２６】そして、ＤＭＯＳトランジスタの配列方向
における断面は、ユニット内及び隣接ユニット間のどこ
をとってみても、図８に示したような所定のパターンを
繰り返し配列した構成となっている。

【０１２７】（第６の実施形態）本実施形態による半導
体装置の回路構成を図１４に示す。図１４において、４
３は電気熱変換体のような負荷であり、負荷４３と低い
基準電圧ＶＧＮＤＨが印加される低電位側配線４８との
間には、図１３に示したようなＤＭＯＳトランジスタが
スイッチ素子４１として接続される。

【０１２８】ここでは、スイッチ素子４１を駆動する回
路の一例として、レベルシフト回路４９とＣＭＯＳ回路
５２と論理回路４６とを有し、更には、ラッチ５４やシ
フトレジスタ５５を有する回路構成を採用している。

【０１２９】スイッチ素子４１のゲートにはｐＭＯＳト
ランジスタ４４とｎＭＯＳトランジスタ４５を有する高
電圧ＣＭＯＳ回路５２が接続され、このＣＭＯＳ回路の
入力端子にはアンドゲートからなる論理回路４６が接続
されている。ＣＭＯＳ回路の高電位側には中間の基準電
圧ＶＨＴを与えるレベルシフト回路４９が接続されてい
る。

【０１３０】レベルシフト回路４９としては、図示した
ような、ＭＯＳトランジスタ４２のソースホロワ回路が
用いられている。このレベルシフト回路４９は、高電位
圧側配線４７により供給される高い基準電圧ＶＨから数
ボルトから十数ボルト程度低い基準電圧ＶＨＴを生成す
る。この基準電圧ＶＨＴは高電圧ＣＭＯＳ回路５２のｐ
ＭＯＳトランジスタ４４を介してスイッチ素子４１のゲ
ートに印加可能である。

【０１３１】高電圧ＣＭＯＳ回路５２はアンドゲート４
６のような論理回路により制御される。このような論理
回路もまたＣＭＯＳ回路で構成できる。アンドゲート４
６の駆動電圧VDDは基準電圧ＶＨＴより更に低い電圧で
あるので、論理回路は低電圧ＣＭＯＳ回路で構成でき
る。

【０１３２】こここでは、高電圧ＣＭＯＳ回路５２を構
成するトランジスタのうち、ｎＭＯＳトランジスタ４５
として、ＤＭＯＳトランジスタを用いる。更には、トラ
ンジスタ５０もｎＭＯＳトランジスタ４５と同様にＤＭ
ＯＳトランジスタであることが好ましい。

【０１３３】アンドゲート４６のような論理回路に用い
られるトランジスタは、ＤＭＯＳトランジスタではな
く、ゲート電極に自己整合したソース領域及びドレイン
領域を有するＭＯＳトランジスタとする。

【０１３４】更に、レベルシフト回路４９のソースホロ
ワトランジスタ４２は、図１（ｂ）又は図１０（ｂ）に
示したような中耐電圧のオフセットＭＯＳトランジスタ
で構成する。

【０１３５】以上のように、スイッチ素子４１として高
耐電圧のＤＭＯＳトランジスタを用い、スイッチ素子４
１を駆動するための回路のうち、該スイッチ素子のゲー
トに電圧を供給するＣＭＯＳ回路５２の一方のトランジ
スタ４５、５０を該スイッチ素子４１用のＤＭＯＳトラ
ンジスタと同じ製造プロセスで作製される高耐電圧のＤ
ＭＯＳトランジスタで構成する。

【０１３６】そして、レベルシフト回路４９のソースホ
ロワ素子４２には中耐電圧のオフセットＭＯＳトランジ
スタを用い、電源電圧が低い論理回路には低耐電圧のＭ
ＯＳトランジスタを用いる。

【０１３７】これにより、高速で、負荷の駆動能力が高
く、高信頼性のアナログ・ロジック混載の半導体集積回
路を安価に提供できる。

【０１３８】（第７の実施形態）本実施形態による半導
体装置の断面構成を図１５に示す。本実施形態では、ス
イッチ素子４１と高電圧ＣＭＯＳ回路のｎＭＯＳトラン
ジスタ４５にＤＭＯＳトランジスタを用いている。そし
て、高電圧ＣＭＯＳ回路のｐＭＯＳトランジスタ４４や
低電圧ＣＭＯＳ論理回路４６のｎＭＯＳトランジスタと
ｐＭＯＳトランジスタは上記ＤＭＯＳトランジスタとは
異なる特性をもつＭＯＳトランジスタを用いている。

【０１３９】図１５に示した半導体装置の製造工程は以
下のとおりである。

【０１４０】低濃度のＰ型の単結晶シリコンなどからな
る半導体基体１を用意する。リンや砒素のようなＮ型不
純物を半導体基体１の所定の部分に導入して、ＤＭＯＳ
トランジスタの低濃度ドレイン２及びｐＭＯＳトランジ
スタのＮ型ウエル６２となる半導体領域を同時に形成す
る。

【０１４１】半導体基体１の表面に比較的厚い酸化シリ
コンなどからなるフィールド絶縁膜６４を形成する。こ
のフィールド絶縁膜６４はＤＭＯＳトランジスタのドレ
イン側のゲート絶縁膜として機能し、又、ＣＭＯＳトラ
ンジスタなどの素子分離領域としても機能する。

【０１４２】比較的薄い酸化シリコンなどからなるゲー
ト絶縁膜６３を形成した後、多結晶シリコンなどからな
る電極材料を堆積させ、パターニングしてゲート電極
４、６５、６６を形成する。

【０１４３】ＤＭＯＳトランジスタのソースを形成すべ
き部分に、ゲート電極４をイオン注入マスクとして利用
して、ボロンのようなＰ型不純物のイオン打ち込みを行
い、熱処理して、Ｎ型の半導体領域２を貫通するように
Ｐ型のベース領域５を形成する。続いて、ｐＭＯＳトラ
ンジスタを形成すべき領域をホトレジストマスクで覆
い、ゲート電極４及びフィールド絶縁膜６４をイオン注
入マスクとして利用して、ｎＭＯＳトランジスタのソー
ス・ドレインとなる部分にリンや砒素のようなＮ型不純
物のイオン打ち込みを行い、熱処理して、高濃度のＮ型
半導体領域７、８、６０を形成する。

【０１４４】所定の部分をホトレジストマスクで覆い、
ゲート電極６６をイオン注入マスクとして利用して、ｐ
ＭＯＳトランジスタのソース・ドレイン６１となる部分
及びＤＭＯＳトランジスタのソース領域７の一部７３に
ボロンのようなＰ型不純物のイオン打ち込みを行い、熱
処理して、高濃度のＰ型半導体領域６１、７３を形成す
る。この時、ＤＭＯＳトランジスタ部分では、Ｐ型半導
体領域７３がソース領域７のＰＮ接合を突き破るように
形成する。

【０１４５】リンやボロンをドープした酸化シリコンな
どからなる絶縁膜６７を堆積し、ソースやドレインやゲ
ートなどの上の部分をエッチングして所定の位置にコン
タクトホールを形成する。

【０１４６】ＤＭＯＳトランジスタのソース電極７２、
ドレイン電極７１、ＭＯＳトランジスタのソース・ドレ
イン電極６８を形成するために、銅を含むアルミニウム
のような導電体を堆積して、所定の配線形状にパターニ
ングする。

【０１４７】酸化シリコンなどからなる第１の層間絶縁
膜６９を堆積させ、処置の位置にスルーホールを形成す
る。

【０１４８】負荷としての電気熱変換体４３の発熱抵抗
層７５を形成するために、硼化ハフニウム、窒化珪素タ
ンタル、タンタルアルミニウムなどを堆積させ、続い
て、銅を含むアルミニウムのような導電体を堆積する。
所定の配線形状に導電体７４と発熱抵抗層７５をドライ
エッチングによりパターニングしてから、発熱部となる
部分の導電体７４をウエットエッチングにより選択的に
除去する。窒化シリコンなどからなる保護層７０を堆積
させる。

【０１４９】こうして、図１５に示したような断面構造
の半導体装置が得られる。

【０１５０】本実施形態では、フィールド絶縁膜を利用
して、ドレイン側のゲート電極を半導体基体から縦方向
に離すとともに、セルフアラインで形成する高濃度ドレ
イン領域の端部をベース領域５から横方向に離してい
る。こうして、ＤＭＯＳトランジスタのドレイン側の耐
電圧をより一層向上させている。

【０１５１】また、ｐＭＯＳトランジスタのＮウエルと
なる半導体領域６２を、ＤＭＯＳトランジスタの低濃度
ドレインとなる半導体領域２と同一の工程にて形成する
ことにより、ＣＭＯＳ回路の製造コストを抑制してい
る。

【０１５２】図１５では図示しなかったが、図１４に示
したようなレベルシフト回路を用いる場合には、必要に
応じて、図１（ｂ）や図１０（ｂ）に示したようなオフ
セットＭＯＳトランジスタを用いることも好ましいもの
である。

【０１５３】もちろん、ＤＭＯＳトランジスタとして
は、フィールド絶縁膜を利用せずに、図８のような構成
を採用することも可能であるし、或いは、図１（ａ）、
図１０（ａ）のような構成を採用することもできる。

【０１５４】本発明の実施形態によるインクジェットヘ
ッドは、上述した各実施形態による半導体装置の不図示
の絶縁層上にアルミニウムなどからなる配線と窒化タン
タルなどからなる発熱抵抗層とを有する発熱抵抗体を形
成し、吐出口やそれに連通するインク通路を形成するた
めに、成形樹脂やフィルムなどからなる天板などの吐出
口形成部材を組合わせれば作製できる。そして、インク
タンクを接続して、プリンター本体に搭載し、本体の電
源回路から電源電圧を、画像処理回路から画像データを
ヘッドに供給すれば、すればインクジェットプリンタと
して動作することになる。

【０１５５】図１６は、本発明の液体吐出ヘッドの一実
施形態を説明するための図であり、インクジェットヘッ
ドの一部分を示している。

【０１５６】図２や図１４に示した回路が作製された素
子基体１５２上には、電流が流れる電気信号を受けるこ
とで熱を発生し、その熱によって発生する気泡によって
吐出口１５３からインクを吐出するための電気熱変換素
子（ヒータ）１４１が複数列状に配されている。この電
気熱変換素子のそれぞれには、各電気熱変換素子を駆動
するための電気信号を供給する配線電極１５４が設けら
れており、配線電極の一端側は前述した後述するスイッ
チ素子４１に電気的に接続されている。

【０１５７】電気熱変換体１４１に対向する位置に設け
られた吐出口１５３へインクを供給するための流路１５
５がそれぞれの吐出口１５３に対応して設けられてい
る。これらの吐出口１５３および流路１５５を構成する
壁が溝付き部材１５６に設けられており、これらの溝付
き部材１５６を前述の素子基体１５２に接続することで
流路１５５と複数の流路にインクを供給するための共通
液室１５７が設けられている。

【０１５８】図１７は発明の素子基体１５２を組み込ん
だインクジェット記録ヘッドの構造を示すもので、枠体
１５８に素子基体１５２が組み込まれている。この素子
基体上には前述のような吐出口１５３や流路１５５を構
成する部材１５６が取り付けられている。そして、装置
側からの電気信号を受け取るためのコンタクトパッド１
５９が設けられており、フレキシブルプリント配線基板
１６０を介して素子基体１５２に、装置本体の制御器か
ら各種駆動信号となる電気信号が供給される。

【０１５９】図１８は本発明の液体吐出ヘッドが適用さ
れる液体吐出装置の一実施形態を説明するためのもので
あり、インクジェット記録装置ＩＪＲＡの概観を示して
いる。

【０１６０】駆動モータ５０１３の正逆回転に連動して
駆動力伝達ギア５０１１、５００９を介して回転するリ
ードスクリュー５００５のら線溝５００４に対して係合
するキャリッジＨＣは、ピン（不図示）を有し、矢印
ａ、ｂ方向に往復移動される。

【０１６１】５００２は紙押え板であり、キャリッジ移
動方向にわたって紙を記録媒体搬送手段であるプラテン
５０００に対して押圧する。５００７、５００８はフォ
トカプラでキャリッジのレバー５００６のこの域での存
在を確認してモータ５０１３の回転方向切換等を行うた
めのホームポジション検知手段である。５０１６は記録
ヘッドの前面をキャップするキャップ部材５０２２を支
持する部材で、５０１５はこのキャップ内を吸引する吸
引手段でキャップ内開口５０２３を介して記録ヘッドの
吸引回復を行う。５０１７はクリーニングブレードで、
５０１９はこのブレードを前後方向に移動可能にする部
材であり、本体支持板５０１８にこれらは支持されてい
る。ブレードは、この形態でなく周知のクリーニングブ
レードが本例に適用できることはいうまでもない。又、
５０１２は、吸引回復の吸引を開始するためのレバー
で、キャリッジと係合するカム５０２０の移動に伴って
移動し、駆動モータからの駆動力がクラッチ切換等の公
知の伝達手段で移動制御される。

【０１６２】これらのキャッピング、クリーニング、吸
引回復は、キャリッジがホームポジション側領域にきた
ときにリードスクリュー５００５の作用によってそれら
の対応位置で所望の処理が行えるように構成されている
が、周知のタイミングで所望の作動を行うようにすれ
ば、本例には何れも適用できる。上述における各構成は
単独でも複合的に見ても優れた発明であり、本発明にと
って好ましい構成例を示している。

【０１６３】尚、本装置は、電源電圧や画像信号や駆動
制御信号などを素子基体１５２に供給するための電気回
路からなる制御器駆動信号供給手段（不図示）を有して
いる。

【０１６４】

【発明の効果】以上説明したように、本発明によれば、
スイッチ素子に用いるＭＩＳ型電界効果トランジスタの
ドレインの濃度をチャネルの濃度より低く設定でき、且
つドレインを十分深く形成できるため、高耐圧により大
電流化を可能とし、低いオン抵抗による高速動作を可能
とし、延いては高集積化と省エネルギー化が実現でき
る。また、複数個のトランジスタによるアレイ状の構成
を必要とする半導体装置においても、コストを上げるこ
となく、素子間の分離が容易に可能となる。

【０１６５】さらにスイッチ素子を駆動するための回路
に、任意のしきい値電圧を設定でき、バックゲート電圧
に耐えるアナログ特性を有した中耐圧素子を、コストを
上げることなく形成できるため、自由な設計と高性能な
半導体装置が実現できる。

【図面の簡単な説明】

【図１】（ａ）は本発明に用いられるスイッチ素子、
（ｂ）は本発明に用いられる駆動回路素子の断面構造
図。

【図２】本発明の一実施形態による半導体装置の回路
図。

【図３】本発明に用いられる一つのスイッチ素子の断面
構造図。

【図４】本発明の一実施形態による半導体装置の動作を
説明するための図。

【図５】（ａ）〜（ｅ）は、本発明の第１の実施形態に
よる半導体装置の製造工程を示す断面図。

【図６】（ａ），（ｂ）は本発明に用いられるＤＭＯＳ
トランジスタの電気特性を示す図。

【図７】（ａ），（ｂ）は本発明に用いられるＭＯＳト
ランジスタの電気特性を示す図。

【図８】本発明に用いられるＤＭＯＳトランジスタの断
面構造図。

【図９】（ａ）〜（ｅ）は、本発明の第２の実施形態に
よる半導体装置の製造工程を示す断面図。

【図１０】（ａ）は本発明に用いられるスイッチ素子、
（ｂ）は本発明に用いられる駆動回路素子の断面構造
図。

【図１１】（ａ）〜（ｄ）は、本発明の第３の実施形態
による半導体装置の製造工程を示す断面図。

【図１２】（ａ）〜（ｄ）は、本発明の第４の実施形態
による半導体装置の製造工程を示す断面図。

【図１３】本発明の第５の実施形態による半導体装置の
スイッチ素子の上面図。

【図１４】本発明の第６の実施形態による半導体装置の
回路図。

【図１５】本発明の第７の実施形態による半導体装置の
回路図。

【図１６】本発明の一実施形態による液体吐出ヘッドの
一部を示す図。

【図１７】本発明の一実施形態による液体吐出ヘッドの
外観を示す図。

【図１８】本発明の一実施形態による液体吐出装置を示
す図。

【図１９】従来の記録ヘッドの模式的断面図。

【図２０】記録ヘッドの模式的断面図。

【図２１】負荷に電流を流す回路の回路図。

【符号の説明】

１，１１ ｐ型の半導体基体 ２ ｎ型のウエル領域 ３，１３ ゲート絶縁膜 ４，１４ ゲート電極 ５ ｐ型のベース領域 １６ ｎ型の電界緩和ドレイン領域 ７，１７ ｎ型のソース領域 ８，１８ ｎ型のドレイン領域 ２０，２１ ＤＭＯＳトランジスタ ３０，３１ ＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2C057 AF35 AF54 AG46 AG83 AK09 AP31 AP32 AP33 AP53 AQ02 BA13 5F048 AA00 AA01 AA05 AA09 AB03 AB04 AB10 AC06 BA01 BA07 BB06 BC07 BE04 BH01

Claims (42)

【特許請求の範囲】
1. 【請求項１】 負荷に電流を流すためのスイッチ素子と
   このスイッチ素子を駆動するための回路を同一基体上に
   形成した半導体装置において、 前記スイッチ素子は、第１導電型の半導体基体の一主面
   に設けられた第２導電型の第１の半導体領域と、 この第１の半導体領域に設けられた第１導電型の第２の
   半導体領域と、 この第２の半導体領域と前記第１の半導体領域のＰＮ接
   合が終端する表面上に絶縁膜を介して設けられた第１の
   ゲート電極と、 前記第２の半導体領域内の、前記第１のゲート電極の一
   方の端部側に設けられた第２導電型の第１のソース領域
   と、 前記第１の半導体領域内に設けられた第２導電型の第１
   のドレイン領域と、を有する第１の絶縁ゲート型電界効
   果トランジスタであり、 前記スイッチ素子を駆動するための回路は、前記第１の
   絶縁ゲート型電界効果トランジスタとは異なる特性をも
   つ第２の絶縁ゲート型トランジスタを具備することを特
   徴とする半導体装置。
2. 【請求項２】 前記第２の絶縁ゲート型トランジスタ
   は、前記第１のゲート電極に印加される駆動電圧を生成
   するレベルシフト回路を構成している請求項１に記載の
   半導体装置。
3. 【請求項３】 前記第２の絶縁ゲート型トランジスタの
   ドレイン領域は低不純物濃度領域を有する請求項１に記
   載の半導体装置。
4. 【請求項４】 前記第２の絶縁ゲート型トランジスタ
   は、前記第１のゲート電極に印加される駆動電圧を生成
   するレベルシフト回路を構成しており、前記第２の絶縁
   ゲート型トランジスタのドレイン領域に低不純物濃度領
   域が設けられている請求項１に記載の半導体装置。
5. 【請求項５】 前記第２の絶縁ゲート型トランジスタ
   は、ＣＭＯＳ回路を介して前記第１のゲート電極に印加
   される駆動電圧を生成するレベルシフト回路を構成する
   ソースホロワトランジスタである請求項１に記載の半導
   体装置。
6. 【請求項６】 前記第２の絶縁ゲート型トランジスタの
   ウエル電位は、ソース電位及びドレイン電位の何れとも
   異なる電位である請求項１に記載の半導体装置。
7. 【請求項７】 前記第２の絶縁ゲート型トランジスタの
   ドレイン領域は、前記第１の半導体領域より浅い深さを
   もつ低不純物濃度領域を有する請求項１に記載の半導体
   装置。
8. 【請求項８】 前記第２の絶縁ゲート型トランジスタの
   ドレイン領域は、前記第１の半導体領域と同じ深さをも
   つ低不純物濃度領域を有する請求項１に記載の半導体装
   置。
9. 【請求項９】 前記第２の半導体領域は、前記第１の半
   導体領域より深く形成されている請求項１に記載の半導
   体装置。
10. 【請求項１０】 第１の絶縁ゲート型電界効果トランジ
    スタの複数が、間に専用の素子分離領域を介することな
    くアレイ状に配されている請求項９に記載の半導体装
    置。
11. 【請求項１１】 前記第２の絶縁ゲート型トランジスタ
    は、低電圧ＣＭＯＳ回路を構成する第１導電型のＭＯＳ
    トランジスタである請求項１に記載の半導体装置。
12. 【請求項１２】 前記スイッチ素子を駆動するための回
    路は、前記第２の絶縁ゲート型トランジスタを有する低
    電圧ＣＭＯＳ回路と、該低電圧ＣＭＯＳ回路により制御
    される高電圧ＣＭＯＳ回路と、を有し、 該高電圧ＣＭＯＳ回路を構成する第１導電型のＭＯＳト
    ランジスタは、第１の絶縁ゲート型電界効果トランジス
    タと同じ工程により作製されたＤＭＯＳトランジスタで
    ある請求項１に記載の半導体装置。
13. 【請求項１３】 前記高電圧ＣＭＯＳ回路を介して前記
    第１のゲート電極に印加される駆動電圧を生成するレベ
    ルシフト回路を有する請求項１２に記載の半導体装置。
14. 【請求項１４】 前記第２の絶縁ゲート型電界効果トラ
    ンジスタは、第２導電型のウエル内に形成された第１導
    電型のソース及びドレイン領域を有する請求項１に記載
    の半導体装置。
15. 【請求項１５】 前記スイッチ素子のドレインに前記負
    荷となる電気熱変換体が接続されて集積化されている請
    求項１に記載の半導体装置。
16. 【請求項１６】 前記特性とは、閾値、耐電圧、又は基
    板電流から選択される少なくともいずれか一つである請
    求項１に記載の半導体装置。
17. 【請求項１７】 前記第２の絶縁ゲート型トランジスタ
    は、第１の絶縁ゲート型トランジスタに対し、オン抵抗
    が１倍以上で、且つ動作耐圧が２／３倍以下である請求
    項１に記載の半導体装置。
18. 【請求項１８】 前記第２の絶縁ゲート型トランジスタ
    は、第１の絶縁ゲート型トランジスタに対し、オン抵抗
    が１倍以上で、且つ動作範囲内での最大基板電流が１０
    倍以上であることを特徴とする請求項１に記載の半導体
    装置。
19. 【請求項１９】 負荷に電流を流すためのスイッチ素子
    とこのスイッチ素子を駆動するための回路を同一基体上
    に形成した半導体装置において、 前記スイッチ素子は、ＤＭＯＳトランジスタからなり、 前記スイッチ素子を駆動するための回路は、前記ＤＭＯ
    Ｓトランジスタとは異なる特性をもつＭＯＳトランジス
    タを有することを特徴とする半導体装置。
20. 【請求項２０】 前記ＭＯＳトランジスタは、前記ＤＭ
    ＯＳトランジスタと同じ導電型である請求項１９に記載
    の半導体装置。
21. 【請求項２１】 前記ＭＯＳトランジスタのドレイン領
    域は低不純物濃度領域を有する請求項１９に記載の半導
    体装置。
22. 【請求項２２】 前記第ＭＯＳトランジスタは、前記Ｄ
    ＭＯＳトランジスタのゲート電極に印加される駆動電圧
    を生成するレベルシフト回路を構成しており、そのドレ
    イン領域に低不純物濃度領域が設けられている請求項１
    ９に記載の半導体装置。
23. 【請求項２３】 前記ＭＯＳトランジスタは、ＣＭＯＳ
    回路を介して前記ＤＭＯＳトランジスタのゲート電極に
    印加される駆動電圧を生成するレベルシフト回路を構成
    するソースホロワトランジスタである請求項１９に記載
    の半導体装置。
24. 【請求項２４】 前記ＭＯＳトランジスタのウエル電位
    は、ソース電位及びドレイン電位の何れとも異なる電位
    である請求項１９に記載の半導体装置。
25. 【請求項２５】 前記ＭＯＳトランジスタのドレイン領
    域は、前記ＤＭＯＳトランジスタの低不純物濃度ドレイ
    ン領域より浅い深さをもつ低不純物濃度領域を有する請
    求項１９に記載の半導体装置。
26. 【請求項２６】 前記ＭＯＳトランジスタのドレイン領
    域は、前記ＤＭＯＳトランジスタの低不純物濃度ドレイ
    ン領域と同じ深さをもつ低不純物濃度領域を有する請求
    項１９に記載の半導体装置。
27. 【請求項２７】 前記ＤＭＯＳトランジスタのチャンネ
    ルとなるベース領域は、低不純物濃度ドレイン領域より
    深く形成されている請求項１９に記載の半導体装置。
28. 【請求項２８】 前記ＤＭＯＳトランジスタの複数が、
    間に専用の素子分離領域を介することなくアレイ状に配
    されている請求項２７に記載の半導体装置。
29. 【請求項２９】 前記ＭＯＳトランジスタは、低電圧Ｃ
    ＭＯＳ回路を構成する第１導電型のＭＯＳトランジスタ
    である請求項１９に記載の半導体装置。
30. 【請求項３０】 前記スイッチ素子を駆動するための回
    路は、前記ＭＯＳトランジスタを有する低電圧ＣＭＯＳ
    回路と、該低電圧ＣＭＯＳ回路により制御される高電圧
    ＣＭＯＳ回路と、を有し、該高電圧ＣＭＯＳ回路を構成
    する第１導電型のＭＯＳトランジスタは、前記ＤＭＯＳ
    トランジスタと同じ工程により作製されたＤＭＯＳトラ
    ンジスタである請求項１９に記載の半導体装置。
31. 【請求項３１】 前記高電圧ＣＭＯＳ回路を介して前記
    スイッチ素子としての前記ＤＭＯＳトランジスタのゲー
    ト電極に印加される駆動電圧を生成するレベルシフト回
    路を有する請求項３０に記載の半導体装置。
32. 【請求項３２】 前記ＭＯＳトランジスタは、第２導電
    型のウエル内に形成された第１導電型のソース及びドレ
    イン領域を有する請求項１９に記載の半導体装置。
33. 【請求項３３】 前記ＤＭＯＳトランジスタのドレイン
    に前記負荷となる電気熱変換体が接続されて集積化され
    ている請求項１９に記載の半導体装置。
34. 【請求項３４】 前記ＤＭＯＳトランジスタは、 第１導電型の半導体基体の一主面に設けられた第２導電
    型の第１の半導体領域と、 この第１の半導体領域内に設けられた第１導電型の第２
    の半導体領域と、 この第２の半導体領域と前記第１の半導体領域のＰＮ接
    合が終端する表面上に絶縁膜を介して設けられた第１の
    ゲート電極と、 前記第２の半導体領域内の、前記第１のゲート電極の一
    方の端部側に設けられた第２導電型の第１のソース領域
    と、 前記第１の半導体領域内に設けられた第２導電型の第１
    のドレイン領域と、を有する請求項１９に記載の半導体
    装置。
35. 【請求項３５】 前記ＭＯＳトランジスタは、前記ＤＭ
    ＯＳトランジスタに対し、オン抵抗が１倍以上で、且つ
    動作耐圧が２／３倍以下である請求項１９に記載の半導
    体装置。
36. 【請求項３６】 前記ＭＯＳトランジスタは、前記ＤＭ
    ＯＳトランジスタに対し、オン抵抗が１倍以上で、且つ
    動作範囲内での最大基板電流が１０倍以上であることを
    特徴とする請求項１９に記載の半導体装置。
37. 【請求項３７】 電気熱変換体により発生した熱を利用
    して液体を吐出させる液体吐出装置において、 請求項１又は１９に記載の半導体装置と、 前記負荷となる電気熱変換体に対応して設けられた吐出
    口と、 を有することを特徴とする液体吐出装置。
38. 【請求項３８】 電気熱変換体により発生した熱を利用
    して液体を吐出させる液体吐出装置において、 請求項１又は１９に記載の半導体装置と、 前記負荷となる電気熱変換体に対応して設けられた吐出
    口と、 前記電気熱変換体上に供給される液体を収容する収容容
    器と、 前記半導体装置に電源電圧を供給するための電源回路
    と、を有することを特徴とする液体吐出装置。
39. 【請求項３９】 スイッチ素子とこのスイッチ素子を駆
    動するための回路を同一基体上に形成する半導体装置の
    製造方法であって、 第１導電型の半導体基体の表面に、第２導電型の第１の
    半導体領域を形成する工程と、 この第１の半導体領域上に、ゲート絶縁膜を形成する工
    程と、 前記第１の半導体領域の表面に前記ゲート絶縁膜を介し
    て第１のゲート電極を、前記半導体基体の表面に前記ゲ
    ート絶縁膜を介して第２のゲート電極を形成する工程
    と、 前記第１のゲート電極をマスクとした第１導電型の不純
    物のイオン注入により、前記第１の半導体領域中に、こ
    の第１の半導体領域より高濃度な第１導電型の第２の半
    導体領域を形成する工程と、 前記第２のゲート電極をマスクとした第２導電型の不純
    物のイオン注入により、前記半導体基体中に、第２導電
    型の低濃度ドレイン領域を形成する工程と、 前記第２の半導体領域の表面側に前記第１のゲート電極
    をマスクとしたイオン注入により第２導電型の第１のソ
    ース領域を、前記第１の半導体領域の表面側に第２導電
    型の第１のドレイン領域を、前記半導体基体の表面側に
    イオン注入により第２導電型の第２のソース領域を、前
    記第２のゲート電極側の前記低濃度ドレイン領域の端部
    から離して第２導電型の第２のドレイン領域を、形成す
    る工程と、含むことを特徴とする半導体装置の製造方
    法。
40. 【請求項４０】 前記第１のゲート電極をマスクとした
    第１導電型の不純物のイオン注入と熱処理により、前記
    第１の半導体領域を電気的に分離すべく、前記第１の半
    導体領域より高濃度で且つ該第１の半導体領域より深く
    なるように、前記第２の半導体領域を形成する請求項３
    ９に記載の半導体装置の製造方法。
41. 【請求項４１】 スイッチ素子とこのスイッチ素子を駆
    動するための回路を同一基体上に形成する半導体装置の
    製造方法であって、 第１導電型の半導体基体の表面に、第２導電型の複数の
    第１の半導体領域を形成する工程と、 この複数の第１の半導体領域上に、ゲート絶縁膜を形成
    する工程と、 前記複数の第１の半導体領域のうち一つの表面に前記ゲ
    ート絶縁膜を介して第１のゲート電極を、前記半導体基
    体と前記複数の第１の半導体領域のうち別の一つとのＰ
    Ｎ接合が終端する表面に前記ゲート絶縁膜を介して第２
    のゲート電極を形成する工程と、 前記第１のゲート電極をマスクとした第１導電型の不純
    物のイオン注入により、前記複数の第１の半導体領域の
    うち一つ中に、第１導電型の第２の半導体領域を形成す
    る工程と、 前記第２の半導体領域の表面側に前記第１のゲート電極
    をマスクとした第２導電型のイオン注入により第２導電
    型の第１のソース領域を形成し、前記第１の半導体領域
    の表面側に第２導電型の第１のドレイン領域を形成し、
    前記半導体基体の表面側に第２導電型の第２のソース領
    域を形成し、前記第１の半導体領域の表面側に前記半導
    体基体と前記第１の半導体領域のＰＮ接合から離れた第
    ２導電型の第２のドレイン領域を形成する工程と、を含
    むことを特徴とする半導体装置の製造方法。
42. 【請求項４２】 前記第１のゲート電極をマスクとした
    イオン注入と熱処理により、前記複数の第１の半導体領
    域の一つを分離すべく、前記第１の半導体領域より高濃
    度で且つ該第１の半導体領域より深くなるように、前記
    第２の半導体領域を形成する請求項４１に記載の半導体
    装置の製造方法。