JP2002313702A - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置Info
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Abstract
(57)【要約】
【課題】 段差を生じる場合のフォーカスマージンを多
く確保することができる半導体装置の製造方法を得る。 【解決手段】 半導体ウエハ１上に形成される層間絶縁
膜１３上において、高い領域（ＤＲＡＭ部）と低い領域
（Ｌｏｇｉｃ部）との段差を有し、層間絶縁膜１３上に
形成されるレジスト膜１７のパターニングにおける写真
製版時のフォーカスを低い領域（Ｌｏｇｉｃ部）に合わ
せて行う場合、フォーカスを合わせていない側（ＤＲＡ
Ｍ部）のレジスト膜１７のパターン間の間隔ｄが、フォ
ーカスを合わせている側（Ｌｏｇｉｃ部）のレジスト膜
１７のパターン間の間隔ａより大きく形成されているも
のである。
く確保することができる半導体装置の製造方法を得る。 【解決手段】 半導体ウエハ１上に形成される層間絶縁
膜１３上において、高い領域（ＤＲＡＭ部）と低い領域
（Ｌｏｇｉｃ部）との段差を有し、層間絶縁膜１３上に
形成されるレジスト膜１７のパターニングにおける写真
製版時のフォーカスを低い領域（Ｌｏｇｉｃ部）に合わ
せて行う場合、フォーカスを合わせていない側（ＤＲＡ
Ｍ部）のレジスト膜１７のパターン間の間隔ｄが、フォ
ーカスを合わせている側（Ｌｏｇｉｃ部）のレジスト膜
１７のパターン間の間隔ａより大きく形成されているも
のである。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体基板上に
おいて段差を有する場合、高い領域および低い領域とも
にパターンを形成したとしても、写真製版によるマージ
ンを確保することができる半導体装置の製造方法および
半導体装置に関するものである。
おいて段差を有する場合、高い領域および低い領域とも
にパターンを形成したとしても、写真製版によるマージ
ンを確保することができる半導体装置の製造方法および
半導体装置に関するものである。
【０００２】
【従来の技術】図９および図１０は従来の半導体装置の
製造方法を示す断面図である。そして、半導体装置はＤ
ＲＡＭ部およびＬｏｇｉｃ部が存在する。各図におい
て、左側がＤＲＡＭ部、右側がＬｏｇｉｃ部を示すもの
とする。各図に基づいて従来の半導体装置の製造方法に
ついて説明する。まず、半導体ウエハ１上に素子分離酸
化膜２を形成する。次に、シリサイド膜や注入ポリシリ
コン膜にて成るゲート電極５を形成する。次に、ソース
／ドレイン領域６を半導体ウエハ１上に形成する。
製造方法を示す断面図である。そして、半導体装置はＤ
ＲＡＭ部およびＬｏｇｉｃ部が存在する。各図におい
て、左側がＤＲＡＭ部、右側がＬｏｇｉｃ部を示すもの
とする。各図に基づいて従来の半導体装置の製造方法に
ついて説明する。まず、半導体ウエハ１上に素子分離酸
化膜２を形成する。次に、シリサイド膜や注入ポリシリ
コン膜にて成るゲート電極５を形成する。次に、ソース
／ドレイン領域６を半導体ウエハ１上に形成する。
【０００３】次に、ゲート電極５を覆うように層間絶縁
膜７を積層する。次に、層間絶縁膜７にソース／ドレイ
ン領域６に至る開口部を形成し、ビットライン８を形成
する（図９（ａ））。次に、ビットライン８を覆うよう
に層間絶縁膜９を積層する。次に、層間絶縁膜９、７に
ソース／ドレイン領域６に至る開口部を形成し、キャパ
シタ１０をＤＲＡＭ部のみに形成する（図９（ｂ））。
膜７を積層する。次に、層間絶縁膜７にソース／ドレイ
ン領域６に至る開口部を形成し、ビットライン８を形成
する（図９（ａ））。次に、ビットライン８を覆うよう
に層間絶縁膜９を積層する。次に、層間絶縁膜９、７に
ソース／ドレイン領域６に至る開口部を形成し、キャパ
シタ１０をＤＲＡＭ部のみに形成する（図９（ｂ））。
【０００４】次に、キャパシタ１０を覆うように層間絶
縁膜１３を積層する。次に、層間絶縁膜１３、９、７の
所望位置にコンタクトホール１２を形成する。次に、層
間絶縁膜１３上に導電膜１１を積層する。次に、写真製
版によりパターニングされたレジスト膜１５を形成する
（図１０（ａ））。この際図に示すように、レジスト膜
１５のパターン間の間隔ａ、パターンの幅ｂ、パターン
のピッチｃはＤＲＡＭ部およびＬｏｇｉｃ部において同
一の大きさにて形成されるように設定されている。
縁膜１３を積層する。次に、層間絶縁膜１３、９、７の
所望位置にコンタクトホール１２を形成する。次に、層
間絶縁膜１３上に導電膜１１を積層する。次に、写真製
版によりパターニングされたレジスト膜１５を形成する
（図１０（ａ））。この際図に示すように、レジスト膜
１５のパターン間の間隔ａ、パターンの幅ｂ、パターン
のピッチｃはＤＲＡＭ部およびＬｏｇｉｃ部において同
一の大きさにて形成されるように設定されている。
【０００５】次に、レジスト膜１５をマスクとして導電
膜をパターニングして配線膜１１を形成する（図１０
（ｂ））。この際図に示すように、レジスト膜１５のパ
ターンと同様に、配線膜１１の配線間の間隔ａ、配線の
幅ｂ、配線のピッチｃはＤＲＡＭ部およびＬｏｇｉｃ部
において同一の大きさにて形成される。
膜をパターニングして配線膜１１を形成する（図１０
（ｂ））。この際図に示すように、レジスト膜１５のパ
ターンと同様に、配線膜１１の配線間の間隔ａ、配線の
幅ｂ、配線のピッチｃはＤＲＡＭ部およびＬｏｇｉｃ部
において同一の大きさにて形成される。
【０００６】
【発明が解決しようとする課題】従来の半導体装置は上
記のように、ＤＲＡＭ部のみにキャパシタが形成され、
その上層においてはＣＭＰ法等により平坦化の工程を経
たとしても、ＤＲＡＭ部とＬｏｇｉｃ部とに段差を０に
することは不可能に近く、ＤＲＡＭ部とＬｏｇｉｃ部と
においてはキャパシタの厚みに応じて段差が生じる。
記のように、ＤＲＡＭ部のみにキャパシタが形成され、
その上層においてはＣＭＰ法等により平坦化の工程を経
たとしても、ＤＲＡＭ部とＬｏｇｉｃ部とに段差を０に
することは不可能に近く、ＤＲＡＭ部とＬｏｇｉｃ部と
においてはキャパシタの厚みに応じて段差が生じる。
【０００７】その上層に形成される配線膜１１または、
コンタクトホール１２等のパターニングを行う場合のマ
スクとなるレジスト膜１５は写真製版技術にて形成す
る。しかし上記に示したように、半導体基板上に段差が
生じているため、写真製版時のフォーカスを、いずれか
一方（ＤＲＡＭ部かＬｏｇｉｃ部かの）に合わせると、
他方（Ｌｏｇｉｃ部かＤＲＡＭ部かの）においてはフォ
ーカスが合わず、デフォーカスと成る。例えば、ＤＲＡ
Ｍ部とＬｏｇｉｃ部との段差が、例えば０．２μｍ存在
する場合ならば、フォーカスマージンが０．２μｍ減少
することとなる。
コンタクトホール１２等のパターニングを行う場合のマ
スクとなるレジスト膜１５は写真製版技術にて形成す
る。しかし上記に示したように、半導体基板上に段差が
生じているため、写真製版時のフォーカスを、いずれか
一方（ＤＲＡＭ部かＬｏｇｉｃ部かの）に合わせると、
他方（Ｌｏｇｉｃ部かＤＲＡＭ部かの）においてはフォ
ーカスが合わず、デフォーカスと成る。例えば、ＤＲＡ
Ｍ部とＬｏｇｉｃ部との段差が、例えば０．２μｍ存在
する場合ならば、フォーカスマージンが０．２μｍ減少
することとなる。
【０００８】図１１にＤＲＡＭ部およびＬｏｇｉｃ部の
それぞれの位置における、パターン間の間隔（寸法）
と、フォーカスオフセットとの関係を示す。ここではレ
ジスト膜１５の間隔ａをＤＲＡＭ部とＬｏｇｉｃ部とで
同じように形成する。このため、間隔ａ±αの範囲が間
隔ａのマージンとなる。そして、ＤＲＡＭ部およびＬｏ
ｇｉｃ部におけるフォーカスオフセットの重なりは、マ
ージンＨ１と非常に少なくなる。よって、このレジスト
膜１５を用いたエッチングにおいては、そのマージンが
さらに少なくなり所望の寸法を有するものが形成できな
くなるという問題点があった。
それぞれの位置における、パターン間の間隔（寸法）
と、フォーカスオフセットとの関係を示す。ここではレ
ジスト膜１５の間隔ａをＤＲＡＭ部とＬｏｇｉｃ部とで
同じように形成する。このため、間隔ａ±αの範囲が間
隔ａのマージンとなる。そして、ＤＲＡＭ部およびＬｏ
ｇｉｃ部におけるフォーカスオフセットの重なりは、マ
ージンＨ１と非常に少なくなる。よって、このレジスト
膜１５を用いたエッチングにおいては、そのマージンが
さらに少なくなり所望の寸法を有するものが形成できな
くなるという問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためなされたもので、半導体基板上において段差を有す
る場合、高い領域および低い領域ともに形成して、写真
製版によるマージンを多く確保することができる半導体
装置の製造方法および半導体装置を得ることを目的とす
る。
ためなされたもので、半導体基板上において段差を有す
る場合、高い領域および低い領域ともに形成して、写真
製版によるマージンを多く確保することができる半導体
装置の製造方法および半導体装置を得ることを目的とす
る。
【００１０】
【課題を解決するための手段】この発明に係る請求項１
の半導体装置の製造方法は、半導体基板上に形成される
段差を有する層上において、層上に形成されるレジスト
膜のパターニング時のフォーカスを段差の高い領域また
は低い領域のいずれかに合わせて行う場合、フォーカス
を合わせていない側のレジスト膜のパターン間の間隔
が、フォーカスを合わせている側のレジスト膜のパター
ン間の間隔より大きく形成されているものである。
の半導体装置の製造方法は、半導体基板上に形成される
段差を有する層上において、層上に形成されるレジスト
膜のパターニング時のフォーカスを段差の高い領域また
は低い領域のいずれかに合わせて行う場合、フォーカス
を合わせていない側のレジスト膜のパターン間の間隔
が、フォーカスを合わせている側のレジスト膜のパター
ン間の間隔より大きく形成されているものである。
【００１１】また、この発明に係る請求項２の半導体装
置の製造方法は、請求項１において、パターン間の間隔
が、開口部の径であるものである。
置の製造方法は、請求項１において、パターン間の間隔
が、開口部の径であるものである。
【００１２】また、この発明に係る請求項３の半導体装
置の製造方法は、請求項１において、パターン間の間隔
が、配線膜の間隔であるものである。
置の製造方法は、請求項１において、パターン間の間隔
が、配線膜の間隔であるものである。
【００１３】また、この発明に係る請求項４の半導体装
置の製造方法は、請求項３において、配線膜の幅を決定
するレジスト膜のパターンの幅は、写真製版時のフォー
カスを合わせていない側のパターンの幅が、フォーカス
を合わせている側のパターンの幅より大きく形成されて
いるものである。
置の製造方法は、請求項３において、配線膜の幅を決定
するレジスト膜のパターンの幅は、写真製版時のフォー
カスを合わせていない側のパターンの幅が、フォーカス
を合わせている側のパターンの幅より大きく形成されて
いるものである。
【００１４】また、この発明に係る請求項５の半導体装
置の製造方法は、請求項１ないし請求項４のいずれかに
おいて、半導体基板の段差の高い領域がＤＲＡＭ部、低
い領域がＬｏｇｉｃ部にてそれぞれ成るものである。
置の製造方法は、請求項１ないし請求項４のいずれかに
おいて、半導体基板の段差の高い領域がＤＲＡＭ部、低
い領域がＬｏｇｉｃ部にてそれぞれ成るものである。
【００１５】また、この発明に係る請求項６の半導体装
置は、半導体基板上に形成される層に、高い領域と低い
領域との段差を有する半導体装置において、層に形成さ
れるパターンは、高い領域または低い領域の一方のパタ
ーン間の間隔が、高い領域または低い領域の他方のパタ
ーン間の間隔より大きく形成されているものである。
置は、半導体基板上に形成される層に、高い領域と低い
領域との段差を有する半導体装置において、層に形成さ
れるパターンは、高い領域または低い領域の一方のパタ
ーン間の間隔が、高い領域または低い領域の他方のパタ
ーン間の間隔より大きく形成されているものである。
【００１６】また、この発明に係る請求項７の半導体装
置は、請求項６において、パターン間の間隔は、層に形
成される開口部の径であるものである。
置は、請求項６において、パターン間の間隔は、層に形
成される開口部の径であるものである。
【００１７】また、この発明に係る請求項８の半導体装
置は、請求項６において、パターン間の間隔は、層がパ
ターニングされて成る配線膜の間隔であるものである。
置は、請求項６において、パターン間の間隔は、層がパ
ターニングされて成る配線膜の間隔であるものである。
【００１８】また、この発明に係る請求項９の半導体装
置は、請求項８において、配線膜のパターンの幅は、高
い領域または低い領域の一方のパターンの幅が、高い領
域または低い領域の他方のパターンの幅より大きく形成
されているものである。
置は、請求項８において、配線膜のパターンの幅は、高
い領域または低い領域の一方のパターンの幅が、高い領
域または低い領域の他方のパターンの幅より大きく形成
されているものである。
【００１９】また、この発明に係る請求項１０の半導体
装置は、請求項６ないし請求項９のいずれかにおいて、
半導体基板の高い領域がＤＲＡＭ部、低い領域がＬｏｇ
ｉｃ部にてそれぞれ成るものである。
装置は、請求項６ないし請求項９のいずれかにおいて、
半導体基板の高い領域がＤＲＡＭ部、低い領域がＬｏｇ
ｉｃ部にてそれぞれ成るものである。
【００２０】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態について説明する。図１および図２はこの発
明の実施の形態１の半導体装置の製造方法を示す断面図
である。そして、半導体装置はＤＲＡＭ部（高い領域）
およびＬｏｇｉｃ部（低い領域）が存在する。各図にお
いて、左側がＤＲＡＭ部、右側がＬｏｇｉｃ部を示すも
のとする。ただし、図２ではキャパシタより上層のみに
ついて示すものとする。図３はこの発明の実施の形態１
におけるパターン間の間隔（寸法）と、フォーカスオフ
セットとの関係を示す図である。各図に基づいて実施の
形態１の半導体装置の製造方法について説明する。
実施の形態について説明する。図１および図２はこの発
明の実施の形態１の半導体装置の製造方法を示す断面図
である。そして、半導体装置はＤＲＡＭ部（高い領域）
およびＬｏｇｉｃ部（低い領域）が存在する。各図にお
いて、左側がＤＲＡＭ部、右側がＬｏｇｉｃ部を示すも
のとする。ただし、図２ではキャパシタより上層のみに
ついて示すものとする。図３はこの発明の実施の形態１
におけるパターン間の間隔（寸法）と、フォーカスオフ
セットとの関係を示す図である。各図に基づいて実施の
形態１の半導体装置の製造方法について説明する。
【００２１】まず、従来の場合と同様に、半導体ウエハ
１上に素子分離酸化膜２を形成する。次に、シリサイド
膜や注入ポリシリコン膜にて成るゲート電極５を形成す
る。次に、ソース／ドレイン領域６を半導体ウエハ１上
に形成する。次に、ゲート電極５を覆うように層間絶縁
膜７を積層する。
１上に素子分離酸化膜２を形成する。次に、シリサイド
膜や注入ポリシリコン膜にて成るゲート電極５を形成す
る。次に、ソース／ドレイン領域６を半導体ウエハ１上
に形成する。次に、ゲート電極５を覆うように層間絶縁
膜７を積層する。
【００２２】次に、層間絶縁膜７にソース／ドレイン領
域６に至る開口部を形成し、ビットライン８を形成する
（図１（ａ））。次に、ビットライン８を覆うように層
間絶縁膜９を積層する。次に、層間絶縁膜９、７にソー
ス／ドレイン領域６に至る開口部を形成し、キャパシタ
１０をＤＲＡＭ部のみに形成する（図１（ｂ））。
域６に至る開口部を形成し、ビットライン８を形成する
（図１（ａ））。次に、ビットライン８を覆うように層
間絶縁膜９を積層する。次に、層間絶縁膜９、７にソー
ス／ドレイン領域６に至る開口部を形成し、キャパシタ
１０をＤＲＡＭ部のみに形成する（図１（ｂ））。
【００２３】次に、キャパシタ１０を覆うように層間絶
縁膜１３を積層する。次に、層間絶縁膜１３の所望位置
にコンタクトホール１２を形成する。次に、層間絶縁膜
１３上に導電膜１６を積層する（図２（ａ））。次に、
写真製版によりパターニングされたレジスト膜１７を形
成する（図２（ｂ））。
縁膜１３を積層する。次に、層間絶縁膜１３の所望位置
にコンタクトホール１２を形成する。次に、層間絶縁膜
１３上に導電膜１６を積層する（図２（ａ））。次に、
写真製版によりパターニングされたレジスト膜１７を形
成する（図２（ｂ））。
【００２４】このパターニングの際の写真製版は、Ｌｏ
ｇｉｃ部側にフォーカスを合わせて行ったものとする。
そして図に示すように、レジスト膜１７のパターン間の
間隔はＤＲＡＭ部が間隔ｄ、Ｌｏｇｉｃ部が間隔ａ、パ
ターンの幅はＤＲＡＭ部、Ｌｏｇｉｃ部とも幅ｂ、パタ
ーンのピッチはＤＲＡＭ部がピッチｅ、Ｌｏｇｉｃ部が
ピッチｃにてそれぞれ形成されている。
ｇｉｃ部側にフォーカスを合わせて行ったものとする。
そして図に示すように、レジスト膜１７のパターン間の
間隔はＤＲＡＭ部が間隔ｄ、Ｌｏｇｉｃ部が間隔ａ、パ
ターンの幅はＤＲＡＭ部、Ｌｏｇｉｃ部とも幅ｂ、パタ
ーンのピッチはＤＲＡＭ部がピッチｅ、Ｌｏｇｉｃ部が
ピッチｃにてそれぞれ形成されている。
【００２５】これは従来の場合とは異なり、ＤＲＡＭ部
（フォーカスを合わせていない側）のパターン間の間隔
ｄを、Ｌｏｇｉｃ部（フォーカスを合わせている側）の
パターン間の間隔ａより大きく形成したものである。こ
れに伴い、パターンのピッチも同様に、ＤＲＡＭ部のパ
ターンのピッチｅが、Ｌｏｇｉｃ部のパターンのピッチ
ｃより大きく形成される。
（フォーカスを合わせていない側）のパターン間の間隔
ｄを、Ｌｏｇｉｃ部（フォーカスを合わせている側）の
パターン間の間隔ａより大きく形成したものである。こ
れに伴い、パターンのピッチも同様に、ＤＲＡＭ部のパ
ターンのピッチｅが、Ｌｏｇｉｃ部のパターンのピッチ
ｃより大きく形成される。
【００２６】図３にこの際のＤＲＡＭ部およびＬｏｇｉ
ｃ部のそれぞれの位置における、パターン間の間隔（寸
法）と、フォーカスオフセットとの関係を示す。図から
明らかなように、レジスト膜１７の間隔をＤＲＡＭ部の
方がＬｏｇｉｃ部より大きくなるように形成しているた
め、間隔ｄ±β、間隔ａ±αの範囲がそれぞれの間隔の
マージンとなる。このため、ＤＲＡＭ部およびＬｏｇｉ
ｃ部におけるフォーカスオフセットの重なりは、マージ
ンＨ２と大きくなる。
ｃ部のそれぞれの位置における、パターン間の間隔（寸
法）と、フォーカスオフセットとの関係を示す。図から
明らかなように、レジスト膜１７の間隔をＤＲＡＭ部の
方がＬｏｇｉｃ部より大きくなるように形成しているた
め、間隔ｄ±β、間隔ａ±αの範囲がそれぞれの間隔の
マージンとなる。このため、ＤＲＡＭ部およびＬｏｇｉ
ｃ部におけるフォーカスオフセットの重なりは、マージ
ンＨ２と大きくなる。
【００２７】次に、レジスト膜１７をマスクとして導電
膜１６をパターニングして配線膜１６を形成する（図２
（ｃ））。この際図に示すように、レジスト膜１７と同
様に、配線膜１６のＤＲＡＭ部の配線間の間隔ｄ、配線
のピッチｅはＬｏｇｉｃ部の配線間の間隔ａ、配線のピ
ッチｃより大きく形成される。
膜１６をパターニングして配線膜１６を形成する（図２
（ｃ））。この際図に示すように、レジスト膜１７と同
様に、配線膜１６のＤＲＡＭ部の配線間の間隔ｄ、配線
のピッチｅはＬｏｇｉｃ部の配線間の間隔ａ、配線のピ
ッチｃより大きく形成される。
【００２８】上記のように構成された実施の形態１の半
導体装置は、レジスト膜１７のパターニングにおける写
真製版時のフォーカスを低い領域（Ｌｏｇｉｃ部）に合
わせて行う。そして、フォーカスを合わせていない側
（ＤＲＡＭ部）のレジスト膜１７のパターン間の間隔ｄ
が、フォーカスを合わせている側（Ｌｏｇｉｃ部）のレ
ジスト膜１７のパターン間の間隔ａより大きく形成され
ている。このことにより、フォーカスマージンを多く確
保することができ、所望のパターンを得るができる。
導体装置は、レジスト膜１７のパターニングにおける写
真製版時のフォーカスを低い領域（Ｌｏｇｉｃ部）に合
わせて行う。そして、フォーカスを合わせていない側
（ＤＲＡＭ部）のレジスト膜１７のパターン間の間隔ｄ
が、フォーカスを合わせている側（Ｌｏｇｉｃ部）のレ
ジスト膜１７のパターン間の間隔ａより大きく形成され
ている。このことにより、フォーカスマージンを多く確
保することができ、所望のパターンを得るができる。
【００２９】以下、上記実施の形態１にて示した以外の
例に付いて、図４ないし図６を用いて説明する。各図
は、上記実施の形態１と同様にＤＲＡＭ部まで形成した
後の場合に付いて示し、その上層の層間絶縁膜１３上の
構成の説明に必要な箇所のみを示している。
例に付いて、図４ないし図６を用いて説明する。各図
は、上記実施の形態１と同様にＤＲＡＭ部まで形成した
後の場合に付いて示し、その上層の層間絶縁膜１３上の
構成の説明に必要な箇所のみを示している。
【００３０】上記実施の形態１とは逆の例を図４に示
す。レジスト膜のパターニングにおける写真製版時のフ
ォーカスを高い領域（ＤＲＡＭ部）に合わせて行う。そ
して、フォーカスを合わせていない側（Ｌｏｇｉｃ部）
のレジスト膜のパターン間の間隔ｄを、フォーカスを合
わせている側（ＤＲＡＭ部）のレジスト膜のパターン間
の間隔ａより大きく形成する。このことにより、フォー
カスマージンを多く確保することができ、所望の配線膜
１６のパターンを得ることができる。
す。レジスト膜のパターニングにおける写真製版時のフ
ォーカスを高い領域（ＤＲＡＭ部）に合わせて行う。そ
して、フォーカスを合わせていない側（Ｌｏｇｉｃ部）
のレジスト膜のパターン間の間隔ｄを、フォーカスを合
わせている側（ＤＲＡＭ部）のレジスト膜のパターン間
の間隔ａより大きく形成する。このことにより、フォー
カスマージンを多く確保することができ、所望の配線膜
１６のパターンを得ることができる。
【００３１】また、パターン間の間隔に加えて、配線膜
の幅を決定するレジスト膜のパターンの幅について、写
真製版時のフォーカスを合わせていない側のパターンの
幅が、フォーカスを合わせている側のパターンの幅より
大きく形成されている例が考えられる。
の幅を決定するレジスト膜のパターンの幅について、写
真製版時のフォーカスを合わせていない側のパターンの
幅が、フォーカスを合わせている側のパターンの幅より
大きく形成されている例が考えられる。
【００３２】図５および図６にそれらの例を示す。図５
は、レジスト膜のパターニングにおける写真製版時のフ
ォーカスを低い領域（Ｌｏｇｉｃ部）に合わせて行う。
そして、フォーカスを合わせていない側（ＤＲＡＭ部）
のレジスト膜のパターン間の間隔ｄおよびパターンの幅
ｆが、フォーカスを合わせている側（Ｌｏｇｉｃ部）の
レジスト膜のパターン間の間隔ａおよびパターンの幅ｂ
より大きく形成されている。このことにより、フォーカ
スマージンをより一層多く確保することができ、所望の
配線膜１６のパターンを得ることができる。
は、レジスト膜のパターニングにおける写真製版時のフ
ォーカスを低い領域（Ｌｏｇｉｃ部）に合わせて行う。
そして、フォーカスを合わせていない側（ＤＲＡＭ部）
のレジスト膜のパターン間の間隔ｄおよびパターンの幅
ｆが、フォーカスを合わせている側（Ｌｏｇｉｃ部）の
レジスト膜のパターン間の間隔ａおよびパターンの幅ｂ
より大きく形成されている。このことにより、フォーカ
スマージンをより一層多く確保することができ、所望の
配線膜１６のパターンを得ることができる。
【００３３】そしてこの際、パターンのピッチは、フォ
ーカスを合わせていない側（ＤＲＡＭ部）のレジスト膜
のパターンのピッチｇが、フォーカスを合わせている側
（Ｌｏｇｉｃ部）のレジスト膜のパターンのピッチｃよ
り大きく形成されている。そして、配線膜のパターンの
ピッチも同様に形成されることとなる。
ーカスを合わせていない側（ＤＲＡＭ部）のレジスト膜
のパターンのピッチｇが、フォーカスを合わせている側
（Ｌｏｇｉｃ部）のレジスト膜のパターンのピッチｃよ
り大きく形成されている。そして、配線膜のパターンの
ピッチも同様に形成されることとなる。
【００３４】また上記図５とは逆の例を図６に示す。す
なわち、レジスト膜のパターニングにおける写真製版時
のフォーカスを高い領域（ＤＲＡＭ部）に合わせて行
う。そして、フォーカスを合わせていない側のレジスト
膜のパターン間の間隔ｄおよびパターンの幅ｆを、フォ
ーカスを合わせている側（ＤＲＡＭ部）のレジスト膜の
パターン間の間隔ａおよびパターンの幅ｃより大きく形
成する。このことにより、フォーカスマージンをより一
層多く確保することができ、所望の配線膜１６のパター
ンを得ることができる。
なわち、レジスト膜のパターニングにおける写真製版時
のフォーカスを高い領域（ＤＲＡＭ部）に合わせて行
う。そして、フォーカスを合わせていない側のレジスト
膜のパターン間の間隔ｄおよびパターンの幅ｆを、フォ
ーカスを合わせている側（ＤＲＡＭ部）のレジスト膜の
パターン間の間隔ａおよびパターンの幅ｃより大きく形
成する。このことにより、フォーカスマージンをより一
層多く確保することができ、所望の配線膜１６のパター
ンを得ることができる。
【００３５】そしてこの際、パターンのピッチは、フォ
ーカスを合わせていない側（Ｌｏｇｉｃ部）のレジスト
膜のパターンのピッチｇが、フォーカスを合わせている
側（ＤＲＡＭ部）のレジスト膜のパターンのピッチｃよ
り大きく形成されている。そして、配線膜のパターンの
ピッチも同様に形成されることとなる。
ーカスを合わせていない側（Ｌｏｇｉｃ部）のレジスト
膜のパターンのピッチｇが、フォーカスを合わせている
側（ＤＲＡＭ部）のレジスト膜のパターンのピッチｃよ
り大きく形成されている。そして、配線膜のパターンの
ピッチも同様に形成されることとなる。
【００３６】実施の形態２．上記実施の形態１において
は、半導体基板上に形成される層上において、高い領域
と低い領域との段差を有し、層上に形成されるレジスト
膜のパターニングとして、配線膜のパターンを行う場合
の例を示したがこれに限られることはなく、例えば開口
部のパターンにおいても同様に行うことができる。
は、半導体基板上に形成される層上において、高い領域
と低い領域との段差を有し、層上に形成されるレジスト
膜のパターニングとして、配線膜のパターンを行う場合
の例を示したがこれに限られることはなく、例えば開口
部のパターンにおいても同様に行うことができる。
【００３７】図７はこの発明の実施の形態２における半
導体装置の構成を示す断面図である。図は、上記実施の
形態１と同様にＤＲＡＭ部まで形成した後の場合に付い
て示し、その上層の層間絶縁膜１３上の構成のみを示し
ている。
導体装置の構成を示す断面図である。図は、上記実施の
形態１と同様にＤＲＡＭ部まで形成した後の場合に付い
て示し、その上層の層間絶縁膜１３上の構成のみを示し
ている。
【００３８】図に基づいて実施の形態２における半導体
装置の製造方法に付いて説明する。まず、上記実施の形
態１と同様にキャパシタを形成する。そしてキャパシタ
を覆うように層間絶縁膜１３を積層する。次に、層間絶
縁膜１３上に、写真製版によりパターニングされたレジ
スト膜１７を形成する。
装置の製造方法に付いて説明する。まず、上記実施の形
態１と同様にキャパシタを形成する。そしてキャパシタ
を覆うように層間絶縁膜１３を積層する。次に、層間絶
縁膜１３上に、写真製版によりパターニングされたレジ
スト膜１７を形成する。
【００３９】このパターニングの際の写真製版は、Ｌｏ
ｇｉｃ部側にフォーカスを合わせて行ったものとする。
そして図に示すように、レジスト膜１７のパターン間の
間隔はＤＲＡＭ部が間隔ｄ、Ｌｏｇｉｃ部が間隔ａにて
それぞれ形成されている。この際のパターン間の間隔は
コンタクトホールの径に相当する。
ｇｉｃ部側にフォーカスを合わせて行ったものとする。
そして図に示すように、レジスト膜１７のパターン間の
間隔はＤＲＡＭ部が間隔ｄ、Ｌｏｇｉｃ部が間隔ａにて
それぞれ形成されている。この際のパターン間の間隔は
コンタクトホールの径に相当する。
【００４０】そして、ＤＲＡＭ部（フォーカスを合わせ
ていない側）のパターン間の間隔ｄを、Ｌｏｇｉｃ部
（フォーカスを合わせている側）のパターン間の間隔ａ
より大きく形成したものである。そして、上記実施の形
態１と同様に図３に示すように、この際のＤＲＡＭ部お
よびＬｏｇｉｃ部のそれぞれの位置における、パターン
間の間隔（寸法）と、フォーカスオフセットとの関係が
成り立つ。
ていない側）のパターン間の間隔ｄを、Ｌｏｇｉｃ部
（フォーカスを合わせている側）のパターン間の間隔ａ
より大きく形成したものである。そして、上記実施の形
態１と同様に図３に示すように、この際のＤＲＡＭ部お
よびＬｏｇｉｃ部のそれぞれの位置における、パターン
間の間隔（寸法）と、フォーカスオフセットとの関係が
成り立つ。
【００４１】この図から明らかなように、レジスト膜１
７の間隔をＤＲＡＭ部の方がＬｏｇｉｃ部より大きくな
るように形成しているため、間隔ｄ±β、間隔ａ±αの
範囲がそれぞれの間隔のマージンとなる。このため、Ｄ
ＲＡＭ部およびＬｏｇｉｃ部におけるフォーカスオフセ
ットの重なりは、マージンＨ２と大きくなる。
７の間隔をＤＲＡＭ部の方がＬｏｇｉｃ部より大きくな
るように形成しているため、間隔ｄ±β、間隔ａ±αの
範囲がそれぞれの間隔のマージンとなる。このため、Ｄ
ＲＡＭ部およびＬｏｇｉｃ部におけるフォーカスオフセ
ットの重なりは、マージンＨ２と大きくなる。
【００４２】次に、レジスト膜１７をマスクとして層間
絶縁膜１３をパターニングしてコンタクトホール１８、
１９を形成する（図７）。この際図に示すように、レジ
スト膜１７のパターンと同様に、ＤＲＡＭ部のコンタク
トホール１９の径ｄは、Ｌｏｇｉｃ部のコンタクトホー
ル１８の径ａより大きく形成される。
絶縁膜１３をパターニングしてコンタクトホール１８、
１９を形成する（図７）。この際図に示すように、レジ
スト膜１７のパターンと同様に、ＤＲＡＭ部のコンタク
トホール１９の径ｄは、Ｌｏｇｉｃ部のコンタクトホー
ル１８の径ａより大きく形成される。
【００４３】上記のように構成された実施の形態２の半
導体装置は、レジスト膜１７のパターニングにおける写
真製版時のフォーカスを低い領域（Ｌｏｇｉｃ部）に合
わせて行う。そして、フォーカスを合わせていない側
（ＤＲＡＭ部）のレジスト膜１７のパターン間の間隔ｄ
が、フォーカスを合わせている側（Ｌｏｇｉｃ部）のレ
ジスト膜１７のパターン間の間隔ａより大きく形成され
ている。このことにより、フォーカスマージンを多く確
保することができ、所望のパターンを得ることができ
る。
導体装置は、レジスト膜１７のパターニングにおける写
真製版時のフォーカスを低い領域（Ｌｏｇｉｃ部）に合
わせて行う。そして、フォーカスを合わせていない側
（ＤＲＡＭ部）のレジスト膜１７のパターン間の間隔ｄ
が、フォーカスを合わせている側（Ｌｏｇｉｃ部）のレ
ジスト膜１７のパターン間の間隔ａより大きく形成され
ている。このことにより、フォーカスマージンを多く確
保することができ、所望のパターンを得ることができ
る。
【００４４】また上記実施の形態２とは逆の例を図８に
示す。レジスト膜のパターニングにおける写真製版時の
フォーカスを高い領域（ＤＲＡＭ部）に合わせて行う。
そして、フォーカスを合わせていない側（Ｌｏｇｉｃ
部）のレジスト膜のパターン間の間隔ｄが、フォーカス
を合わせている側（ＤＲＡＭ部）のレジスト膜のパター
ン間の間隔ａより大きく形成する。このことにより、フ
ォーカスマージンを多く確保することができ、コンタク
トホール２０の径ｄおよび、コンタクトホール２１の径
ａを有する所望のパターンを得るができる。
示す。レジスト膜のパターニングにおける写真製版時の
フォーカスを高い領域（ＤＲＡＭ部）に合わせて行う。
そして、フォーカスを合わせていない側（Ｌｏｇｉｃ
部）のレジスト膜のパターン間の間隔ｄが、フォーカス
を合わせている側（ＤＲＡＭ部）のレジスト膜のパター
ン間の間隔ａより大きく形成する。このことにより、フ
ォーカスマージンを多く確保することができ、コンタク
トホール２０の径ｄおよび、コンタクトホール２１の径
ａを有する所望のパターンを得るができる。
【００４５】
【発明の効果】以上のように、この発明の請求項１によ
れば、半導体基板上に形成される段差を有する層上にお
いて、層上に形成されるレジスト膜のパターニング時の
フォーカスを段差の高い領域または低い領域のいずれか
に合わせて行う場合、フォーカスを合わせていない側の
レジスト膜のパターン間の間隔が、フォーカスを合わせ
ている側のレジスト膜のパターン間の間隔より大きく形
成されているので、フォーカスマージンを多く確保する
ことができる半導体装置の製造方法を提供することが可
能となる。
れば、半導体基板上に形成される段差を有する層上にお
いて、層上に形成されるレジスト膜のパターニング時の
フォーカスを段差の高い領域または低い領域のいずれか
に合わせて行う場合、フォーカスを合わせていない側の
レジスト膜のパターン間の間隔が、フォーカスを合わせ
ている側のレジスト膜のパターン間の間隔より大きく形
成されているので、フォーカスマージンを多く確保する
ことができる半導体装置の製造方法を提供することが可
能となる。
【００４６】また、この発明の請求項２によれば、請求
項１において、パターン間の間隔が、開口部の径である
ので、開口部の径を所望の大きさにて形成することがで
きる半導体装置の製造方法を提供することが可能とな
る。
項１において、パターン間の間隔が、開口部の径である
ので、開口部の径を所望の大きさにて形成することがで
きる半導体装置の製造方法を提供することが可能とな
る。
【００４７】また、この発明の請求項３によれば、請求
項１において、パターン間の間隔が、配線膜の間隔であ
るので、配線膜の間隔を所望の大きさにて形成すること
ができる半導体装置の製造方法を提供することが可能と
なる。
項１において、パターン間の間隔が、配線膜の間隔であ
るので、配線膜の間隔を所望の大きさにて形成すること
ができる半導体装置の製造方法を提供することが可能と
なる。
【００４８】また、この発明の請求項４によれば、請求
項３において、配線膜の幅を決定するレジスト膜のパタ
ーンの幅は、写真製版時のフォーカスを合わせていない
側のパターンの幅が、フォーカスを合わせている側のパ
ターンの幅より大きく形成されているので、配線膜の幅
を所望の大きさにて形成することができる半導体装置の
製造方法を提供することが可能となる。
項３において、配線膜の幅を決定するレジスト膜のパタ
ーンの幅は、写真製版時のフォーカスを合わせていない
側のパターンの幅が、フォーカスを合わせている側のパ
ターンの幅より大きく形成されているので、配線膜の幅
を所望の大きさにて形成することができる半導体装置の
製造方法を提供することが可能となる。
【００４９】また、この発明の請求項５によれば、請求
項１ないし請求項４のいずれかにおいて、半導体基板の
段差の高い領域がＤＲＡＭ部、低い領域がＬｏｇｉｃ部
にてそれぞれ成るので、ＤＲＡＭ部及びＬｏｇｉｃ部と
もに所望のパターンを形成することができる半導体装置
の製造方法を提供することが可能となる。
項１ないし請求項４のいずれかにおいて、半導体基板の
段差の高い領域がＤＲＡＭ部、低い領域がＬｏｇｉｃ部
にてそれぞれ成るので、ＤＲＡＭ部及びＬｏｇｉｃ部と
もに所望のパターンを形成することができる半導体装置
の製造方法を提供することが可能となる。
【００５０】また、この発明の請求項６によれば、半導
体基板上に形成される層に、高い領域と低い領域との段
差を有する半導体装置において、層に形成されるパター
ンは、高い領域または低い領域の一方のパターン間の間
隔が、高い領域または低い領域の他方のパターン間の間
隔より大きく形成されているので、フォーカスマージン
を多く確保することができる半導体装置を提供すること
が可能となる。
体基板上に形成される層に、高い領域と低い領域との段
差を有する半導体装置において、層に形成されるパター
ンは、高い領域または低い領域の一方のパターン間の間
隔が、高い領域または低い領域の他方のパターン間の間
隔より大きく形成されているので、フォーカスマージン
を多く確保することができる半導体装置を提供すること
が可能となる。
【００５１】また、この発明の請求項７によれば、請求
項６において、パターン間の間隔は、層に形成される開
口部の径であるので、開口部の径が所望の大きさにて成
る半導体装置を提供することが可能となる。
項６において、パターン間の間隔は、層に形成される開
口部の径であるので、開口部の径が所望の大きさにて成
る半導体装置を提供することが可能となる。
【００５２】また、この発明の請求項８によれば、請求
項６において、パターン間の間隔は、層がパターニング
されて成る配線膜の間隔であるので、配線膜の間隔が所
望の大きさにて成る半導体装置を提供することが可能と
なる。
項６において、パターン間の間隔は、層がパターニング
されて成る配線膜の間隔であるので、配線膜の間隔が所
望の大きさにて成る半導体装置を提供することが可能と
なる。
【００５３】また、この発明の請求項９によれば、請求
項８において、配線膜のパターンの幅は、高い領域また
は低い領域の一方のパターンの幅が、高い領域または低
い領域の他方のパターンの幅より大きく形成されている
ので、配線膜の幅が所望の大きさにて成る半導体装置を
提供することが可能となる。
項８において、配線膜のパターンの幅は、高い領域また
は低い領域の一方のパターンの幅が、高い領域または低
い領域の他方のパターンの幅より大きく形成されている
ので、配線膜の幅が所望の大きさにて成る半導体装置を
提供することが可能となる。
【００５４】また、この発明の請求項１０によれば、請
求項６ないし請求項９のいずれかにおいて、半導体基板
の高い領域がＤＲＡＭ部、低い領域がＬｏｇｉｃ部にて
それぞれ成るので、ＤＲＡＭ部及びＬｏｇｉｃ部ともに
所望のパターンにて成る半導体装置を提供することが可
能となる。
求項６ないし請求項９のいずれかにおいて、半導体基板
の高い領域がＤＲＡＭ部、低い領域がＬｏｇｉｃ部にて
それぞれ成るので、ＤＲＡＭ部及びＬｏｇｉｃ部ともに
所望のパターンにて成る半導体装置を提供することが可
能となる。
【図１】 この発明の実施の形態１による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図２】 この発明の実施の形態１による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図３】 この発明の実施の形態１によるＤＲＡＭ部お
よびＬｏｇｉｃ部における寸法（パターン間の間隔）と
フォーカスオフセットとの関係を示した図である。
よびＬｏｇｉｃ部における寸法（パターン間の間隔）と
フォーカスオフセットとの関係を示した図である。
【図４】 この発明の実施の形態１による他の例の半導
体装置の構成を示す断面図である。
体装置の構成を示す断面図である。
【図５】 この発明の実施の形態１による他の例の半導
体装置の構成を示す断面図である。
体装置の構成を示す断面図である。
【図６】 この発明の実施の形態１による他の例の半導
体装置の構成を示す断面図である。
体装置の構成を示す断面図である。
【図７】 この発明の実施の形態２による半導体装置の
構成を示す断面図である。
構成を示す断面図である。
【図８】 この発明の実施の形態２による他の例の半導
体装置の構成を示す断面図である。
体装置の構成を示す断面図である。
【図９】 従来の半導体装置の製造方法を示す断面図で
ある。
ある。
【図１０】 従来の半導体装置の製造方法を示す断面図
である。
である。
【図１１】 従来のＤＲＡＭ部およびＬｏｇｉｃ部にお
ける寸法（パターン間の間隔）とフォーカスオフセット
との関係を示した図である。
ける寸法（パターン間の間隔）とフォーカスオフセット
との関係を示した図である。
１ 半導体ウエハ、１０ キャパシタ、１６ 配線膜、
１７ レジスト膜、１８，１９，２０，２１ コンタク
トホール。
１７ レジスト膜、１８，１９，２０，２１ コンタク
トホール。
Claims (10)
- 【請求項１】 半導体基板上に形成される段差を有する
層上において、上記層上に形成されるレジスト膜のパタ
ーニング時のフォーカスを上記段差の高い領域または低
い領域のいずれかに合わせて行う場合、上記フォーカス
を合わせていない側の上記レジスト膜のパターン間の間
隔が、上記フォーカスを合わせている側の上記レジスト
膜のパターン間の間隔より大きく形成されていることを
特徴とする半導体装置の製造方法。 - 【請求項２】 パターン間の間隔が、開口部の径である
ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 パターン間の間隔が、配線膜の間隔であ
ることを特徴とする請求項１に記載の半導体装置の製造
方法。 - 【請求項４】 配線膜の幅を決定するレジスト膜のパタ
ーンの幅は、写真製版時のフォーカスを合わせていない
側のパターンの幅が、上記フォーカスを合わせている側
のパターンの幅より大きく形成されていることを特徴と
する請求項３に記載の半導体装置の製造方法。 - 【請求項５】 半導体基板の段差の高い領域がＤＲＡＭ
部、低い領域がＬｏｇｉｃ部にてそれぞれ成ることを特
徴とする請求項１ないし請求４のいずれかに記載の半導
体装置の製造方法。 - 【請求項６】 半導体基板上に形成される層に、高い領
域と低い領域との段差を有する半導体装置において、上
記層に形成されるパターンは、上記高い領域または低い
領域の一方のパターン間の間隔が、上記高い領域または
低い領域の他方のパターン間の間隔より大きく形成され
ていることを特徴とする半導体装置。 - 【請求項７】 パターン間の間隔は、層に形成された開
口部の径であることを特徴とする請求項６に記載の半導
体装置。 - 【請求項８】 パターン間の間隔は、層がパターニング
されて成る配線膜の間隔であることを特徴とする請求項
６に記載の半導体装置。 - 【請求項９】 配線膜のパターンの幅は、上記高い領域
または低い領域の一方のパターンの幅が、上記高い領域
または低い領域の他方のパターンの幅より大きく形成さ
れていることを特徴とする請求項８に記載の半導体装
置。 - 【請求項１０】 半導体基板の高い領域がＤＲＡＭ部、
低い領域がＬｏｇｉｃ部にてそれぞれ成ることを特徴と
する請求項６ないし請求項９のいずれかに記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001117739A JP2002313702A (ja) | 2001-04-17 | 2001-04-17 | 半導体装置の製造方法および半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001117739A JP2002313702A (ja) | 2001-04-17 | 2001-04-17 | 半導体装置の製造方法および半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002313702A true JP2002313702A (ja) | 2002-10-25 |
Family
ID=18968230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001117739A Pending JP2002313702A (ja) | 2001-04-17 | 2001-04-17 | 半導体装置の製造方法および半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002313702A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02228022A (ja) * | 1989-02-28 | 1990-09-11 | Seiko Epson Corp | ホールパターンの形成方法 |
| JPH0661223A (ja) * | 1992-08-10 | 1994-03-04 | Mitsubishi Electric Corp | 半導体装置 |
| JPH08250407A (ja) * | 1995-03-13 | 1996-09-27 | Yamaha Corp | 半導体装置の製造方法 |
| JPH0955349A (ja) * | 1995-08-14 | 1997-02-25 | Sony Corp | パターン形成方法および露光装置 |
| JPH1152540A (ja) * | 1997-08-07 | 1999-02-26 | Sony Corp | フォトマスクパターンの設計方法 |
| JP2000202351A (ja) * | 1999-01-19 | 2000-07-25 | Sony Corp | 成膜装置 |
| JP2000306830A (ja) * | 1991-02-28 | 2000-11-02 | Nikon Corp | 露光方法 |
-
2001
- 2001-04-17 JP JP2001117739A patent/JP2002313702A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02228022A (ja) * | 1989-02-28 | 1990-09-11 | Seiko Epson Corp | ホールパターンの形成方法 |
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