JP2002289779A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2002289779A JP2002289779A JP2001088545A JP2001088545A JP2002289779A JP 2002289779 A JP2002289779 A JP 2002289779A JP 2001088545 A JP2001088545 A JP 2001088545A JP 2001088545 A JP2001088545 A JP 2001088545A JP 2002289779 A JP2002289779 A JP 2002289779A
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- JP
- Japan
- Prior art keywords
- diffusion layer
- esd protection
- diode
- semiconductor device
- electrostatic protection
- Prior art date
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 十分な静電保護能力得ることができ、高密度
化の妨げになることのない静電保護素子構造を提供す
る。 【解決手段】 Ｎ型シリコン基板上にｎ＋埋込拡散層８
を設けるとともに、この上にエピタキシャル層９を設
け、静電保護ダイオードを構成する。さらに、例えば電
源ラインにｎ＋埋込拡散層８に達する深いｎ＋拡散層１
０を設けてもよい。このような構成の静電保護ダイオー
ドでは、サージ電流を縦方向（深さ方向）に流すことが
でき、静電保護素子の面積を大きくすることなく、十分
な静電保護能力が得られる。
化の妨げになることのない静電保護素子構造を提供す
る。 【解決手段】 Ｎ型シリコン基板上にｎ＋埋込拡散層８
を設けるとともに、この上にエピタキシャル層９を設
け、静電保護ダイオードを構成する。さらに、例えば電
源ラインにｎ＋埋込拡散層８に達する深いｎ＋拡散層１
０を設けてもよい。このような構成の静電保護ダイオー
ドでは、サージ電流を縦方向（深さ方向）に流すことが
でき、静電保護素子の面積を大きくすることなく、十分
な静電保護能力が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳデバイス
等の半導体装置に関するものであり、特に静電保護素子
の改良に関するものである。
等の半導体装置に関するものであり、特に静電保護素子
の改良に関するものである。
【０００２】
【従来の技術】半導体デバイスの静電気破壊現象は、外
部の静電気がデバイスに放電した場合、静電気を蓄えた
デバイスが外部の導体にその静電気を放電した場合、デ
バイスの周囲の電場環境が急変した場合に発生する。
部の静電気がデバイスに放電した場合、静電気を蓄えた
デバイスが外部の導体にその静電気を放電した場合、デ
バイスの周囲の電場環境が急変した場合に発生する。
【０００３】半導体デバイスに静電気が印加された場
合、デバイス内部の素子にダメージが入り、特性不具合
となる。
合、デバイス内部の素子にダメージが入り、特性不具合
となる。
【０００４】外部からの静電気印加モデルとしては、人
体モデル、マシンモデル等が代表的であるが、近年、デ
バイスからの静電気放電現象の破壊モデルも問題になっ
ている。半導体製造工程や電子機器の組立工程は自動化
が進行しており、デバイスの摩擦工程が増えデバイス自
体が帯電する現象が発生し易くなってきている。帯電し
たデバイスのリードピンが金属体に触れ、電荷が流れる
ことにより急速に電圧が上昇し、その電圧により主に電
界破壊が発生する。
体モデル、マシンモデル等が代表的であるが、近年、デ
バイスからの静電気放電現象の破壊モデルも問題になっ
ている。半導体製造工程や電子機器の組立工程は自動化
が進行しており、デバイスの摩擦工程が増えデバイス自
体が帯電する現象が発生し易くなってきている。帯電し
たデバイスのリードピンが金属体に触れ、電荷が流れる
ことにより急速に電圧が上昇し、その電圧により主に電
界破壊が発生する。
【０００５】このデバイスからの静電気放電現象の破壊
モデルは、人体モデル、マシンモデルに比べ非常に高速
のパルスであることが特徴的である。
モデルは、人体モデル、マシンモデルに比べ非常に高速
のパルスであることが特徴的である。
【０００６】
【発明が解決しようとする課題】そこで、これら静電破
壊に対する対策として、保護素子としてダイオードＤｉ
を用い、サージ電流を速やかに逃がすような構造が採用
されている。
壊に対する対策として、保護素子としてダイオードＤｉ
を用い、サージ電流を速やかに逃がすような構造が採用
されている。
【０００７】図６は、ダイオードＤｉを用いた場合の静
電保護回路の一例を示すものである。Ｉ／Ｏ端子とＶＤ
Ｄ端子の間にダイオードａを、ＧＮＤ端子とＩ／Ｏ端子
の間にダイオードｂを配することで、静電気を速やかに
逃がし、内部回路を静電破壊から保護することができ
る。
電保護回路の一例を示すものである。Ｉ／Ｏ端子とＶＤ
Ｄ端子の間にダイオードａを、ＧＮＤ端子とＩ／Ｏ端子
の間にダイオードｂを配することで、静電気を速やかに
逃がし、内部回路を静電破壊から保護することができ
る。
【０００８】図７は、上記ダイオードを配した半導体集
積回路装置の具体的構造を示すものである。図７ａは、
上記ダイオードａに対応するものであり、Ｉ／Ｏ電極１
０１下のｐ＋拡散層１０２と、ＶＤＤ電極１０３下のｎ
＋拡散層１０４間でダイオードａが構成され、サージ電
流が矢印方向（ｐ＋→ｎ→ｎ＋又は、ｐ＋←ｎ←ｎ＋）
に流れる。同様に、図７ｂは、上記ダイオードｂに対応
するものであり、ＧＮＤ電極１０５下のｐ＋拡散層１０
６と、Ｉ／Ｏ電極１０７下のｎ＋拡散層１０８間でダイ
オードｂが構成され、サージ電流が矢印方向（ｎ＋→ｐ
→ｐ＋又は、ｎ＋←ｐ←ｐ＋）に流れる。
積回路装置の具体的構造を示すものである。図７ａは、
上記ダイオードａに対応するものであり、Ｉ／Ｏ電極１
０１下のｐ＋拡散層１０２と、ＶＤＤ電極１０３下のｎ
＋拡散層１０４間でダイオードａが構成され、サージ電
流が矢印方向（ｐ＋→ｎ→ｎ＋又は、ｐ＋←ｎ←ｎ＋）
に流れる。同様に、図７ｂは、上記ダイオードｂに対応
するものであり、ＧＮＤ電極１０５下のｐ＋拡散層１０
６と、Ｉ／Ｏ電極１０７下のｎ＋拡散層１０８間でダイ
オードｂが構成され、サージ電流が矢印方向（ｎ＋→ｐ
→ｐ＋又は、ｎ＋←ｐ←ｐ＋）に流れる。
【０００９】しかしながら、このようにサージ電流が横
方向に流れる構造を採用した場合、プロセスの微細化で
拡散が浅くなるに従い、この構造でクランプ能力を維持
するには面積を大きくせざるを得ず、高密度化の観点か
らは極めて不利である。
方向に流れる構造を採用した場合、プロセスの微細化で
拡散が浅くなるに従い、この構造でクランプ能力を維持
するには面積を大きくせざるを得ず、高密度化の観点か
らは極めて不利である。
【００１０】本発明は、このような実情に鑑みて提案さ
れたものであり、十分な静電保護能力を得ることがで
き、高密度化の妨げになることのない新規な静電保護素
子構造を提供し、静電破壊に対する信頼性が極めて高い
半導体装置を提供することを目的とする。
れたものであり、十分な静電保護能力を得ることがで
き、高密度化の妨げになることのない新規な静電保護素
子構造を提供し、静電破壊に対する信頼性が極めて高い
半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】上述の目的を達成するた
めに、Ｎ型シリコン基板上にｎ＋埋込拡散層を設けると
ともに、この上にエピタキシャル層を設け、静電保護ダ
イオードを構成したことを特徴とするものである。
めに、Ｎ型シリコン基板上にｎ＋埋込拡散層を設けると
ともに、この上にエピタキシャル層を設け、静電保護ダ
イオードを構成したことを特徴とするものである。
【００１２】上記のように、静電保護ダイオードを、Ｎ
型シリコン基板上にｎ＋埋込拡散層を設け、この上にエ
ピタキシャル層を設けた構造にすることにより、サージ
電流を縦方向（深さ方向）に流すことができ、静電保護
素子の面積を大きくすることなく、十分な静電耐量が得
られる。
型シリコン基板上にｎ＋埋込拡散層を設け、この上にエ
ピタキシャル層を設けた構造にすることにより、サージ
電流を縦方向（深さ方向）に流すことができ、静電保護
素子の面積を大きくすることなく、十分な静電耐量が得
られる。
【００１３】
【発明の実施の形態】以下、本発明を適用した半導体装
置について、図面を参照しながら詳細に説明する。
置について、図面を参照しながら詳細に説明する。
【００１４】図１は、半導体装置１の概略構成を示す平
面図であり、内部回路領域２の周囲に多数のＩ／Ｏ取り
出し端子３が配列され、さらにその外周部に基板の電位
を取るための電源ライン（ＶＤＤ）４が設けられてい
る。電源ライン４の周囲は、スクライブラインＳであ
る。図２及び図３は、上記Ｉ／Ｏ取り出し端子３及び電
源ライン４近傍を拡大して示すものである。Ｉ／Ｏ取り
出し端子３は、取り出しパッド部３ａと配線部３ｂとか
らなり、この取り出しパッド部３ａを介して外部回路と
の接続が図られる。配線部３ｂの一端は、ｐ＋拡散領域
５と接続されており、ｐ＋拡散領域５の周囲にはｎ＋ガ
ード拡散領域６が静電保護ダイオードのガードとして設
けられている。一方、電源ライン４は、矩形状の電極パ
ターンとして形成されており、その一カ所に取り出し端
子４ａが設けられている。電源ライン４の下部はｎ＋拡
散領域７である。本発明において特徴的なのは、図２に
示すように、基板上にｎ＋埋込拡散層８が形成されてお
り、この上にエピタキシャル成長されたエピタキシャル
層９に、Ｉ／Ｏ取り出し端子３や電源ライン４等が形成
されていることである。このように、Ｎ型シリコン基板
の上にｎ＋埋込拡散層８を形成し、その上にエピタキシ
ャル層９を設けてＩ／Ｏ端子のｐ＋拡散領域５を形成す
ることによって静電保護素子として機能するダイオード
Ｄｉが構成される。その結果、サージ電流を図中矢印で
示すように、縦方向（深さ方向）に流すことができ、静
電保護素子の面積を大きくすることなく従来と同等以上
の能力を得ることができる。また、このとき、図２に示
すように、チップ外周部に基板の電位を取るために設け
た電源ライン４に、ｎ＋埋込拡散層８に達する深いｎ＋
拡散層１０を設け、保護素子を接続することで、サージ
電流を内部回路に流すことなくバイパスすることができ
る。
面図であり、内部回路領域２の周囲に多数のＩ／Ｏ取り
出し端子３が配列され、さらにその外周部に基板の電位
を取るための電源ライン（ＶＤＤ）４が設けられてい
る。電源ライン４の周囲は、スクライブラインＳであ
る。図２及び図３は、上記Ｉ／Ｏ取り出し端子３及び電
源ライン４近傍を拡大して示すものである。Ｉ／Ｏ取り
出し端子３は、取り出しパッド部３ａと配線部３ｂとか
らなり、この取り出しパッド部３ａを介して外部回路と
の接続が図られる。配線部３ｂの一端は、ｐ＋拡散領域
５と接続されており、ｐ＋拡散領域５の周囲にはｎ＋ガ
ード拡散領域６が静電保護ダイオードのガードとして設
けられている。一方、電源ライン４は、矩形状の電極パ
ターンとして形成されており、その一カ所に取り出し端
子４ａが設けられている。電源ライン４の下部はｎ＋拡
散領域７である。本発明において特徴的なのは、図２に
示すように、基板上にｎ＋埋込拡散層８が形成されてお
り、この上にエピタキシャル成長されたエピタキシャル
層９に、Ｉ／Ｏ取り出し端子３や電源ライン４等が形成
されていることである。このように、Ｎ型シリコン基板
の上にｎ＋埋込拡散層８を形成し、その上にエピタキシ
ャル層９を設けてＩ／Ｏ端子のｐ＋拡散領域５を形成す
ることによって静電保護素子として機能するダイオード
Ｄｉが構成される。その結果、サージ電流を図中矢印で
示すように、縦方向（深さ方向）に流すことができ、静
電保護素子の面積を大きくすることなく従来と同等以上
の能力を得ることができる。また、このとき、図２に示
すように、チップ外周部に基板の電位を取るために設け
た電源ライン４に、ｎ＋埋込拡散層８に達する深いｎ＋
拡散層１０を設け、保護素子を接続することで、サージ
電流を内部回路に流すことなくバイパスすることができ
る。
【００１５】さらに、図４に示すように、電源−ＧＮＤ
間にこのダイオードＤｉを配置することにより、Ｉ／Ｏ
端子−ＧＮＤ間にダイオードＤｉを配置しなくとも、十
分な静電保護能力を得ることができる。
間にこのダイオードＤｉを配置することにより、Ｉ／Ｏ
端子−ＧＮＤ間にダイオードＤｉを配置しなくとも、十
分な静電保護能力を得ることができる。
【００１６】図５は、本発明の変形例を示すものであ
る。この変形例では、静電保護ダイオードのｎ＋ガード
拡散領域６にもｎ＋埋込層８に達する深いｎ＋拡散層１
１を設けている。
る。この変形例では、静電保護ダイオードのｎ＋ガード
拡散領域６にもｎ＋埋込層８に達する深いｎ＋拡散層１
１を設けている。
【００１７】このように、ｎ＋ガード領域６にもｎ＋埋
込層８に達する深いｎ＋拡散層１１を設けることによ
り、サージ電流を横方向にも流すことができ、より高い
バイパス効果を得ることができる。また、上記ｎ＋拡散
層１１の形成は、電流受け面積の拡大にもつながり、電
流密度を大幅に下げることができ、より一層の静電保護
効果を実現することができる。
込層８に達する深いｎ＋拡散層１１を設けることによ
り、サージ電流を横方向にも流すことができ、より高い
バイパス効果を得ることができる。また、上記ｎ＋拡散
層１１の形成は、電流受け面積の拡大にもつながり、電
流密度を大幅に下げることができ、より一層の静電保護
効果を実現することができる。
【００１８】
【発明の効果】以上の説明からも明らかなように、本発
明によれば、十分な静電保護能力を有し、高密度化の妨
げになることのない静電保護素子構造を実現することが
でき、静電破壊に対する信頼性が極めて高い半導体装置
を提供することが可能である。
明によれば、十分な静電保護能力を有し、高密度化の妨
げになることのない静電保護素子構造を実現することが
でき、静電破壊に対する信頼性が極めて高い半導体装置
を提供することが可能である。
【図１】半導体装置の構成例を模式的に示す平面図であ
る。
る。
【図２】Ｉ／Ｏ端子及び電源ライン近傍を示す概略断面
図である。
図である。
【図３】Ｉ／Ｏ端子及び電源ライン近傍を示す概略平面
図である。
図である。
【図４】ＶＤＤ−ＧＮＤ間保護ダイオードを入れたとき
の回路図である。
の回路図である。
【図５】本発明の変形例を示す概略断面図である。
【図６】従来の静電保護回路の一例を示す回路図であ
る。
る。
【図７】従来の静電保護素子の構成を示す概略断面図で
ある。
ある。
３ Ｉ／Ｏ取り出し端子 ４ 電源ライン ８ ｎ＋埋込拡散層 ９ エピタキシャル層 １０ ｎ＋拡散層
Claims (3)
- 【請求項１】 Ｎ型シリコン基板上にｎ＋埋込拡散層を
設けるとともに、この上にエピタキシャル層を設け、静
電保護ダイオードを構成したことを特徴とする半導体装
置。 - 【請求項２】 電源ラインに上記ｎ＋埋込拡散層に達す
る深いｎ＋拡散層を設けたことを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 ｎ＋ガードに上記ｎ＋埋込拡散層に達す
る深いｎ＋拡散層を設けたことを特徴とする請求項２記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001088545A JP2002289779A (ja) | 2001-03-26 | 2001-03-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001088545A JP2002289779A (ja) | 2001-03-26 | 2001-03-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002289779A true JP2002289779A (ja) | 2002-10-04 |
Family
ID=18943622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001088545A Pending JP2002289779A (ja) | 2001-03-26 | 2001-03-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002289779A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06310658A (ja) * | 1993-04-20 | 1994-11-04 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0945857A (ja) * | 1995-07-28 | 1997-02-14 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2000174217A (ja) * | 1998-09-30 | 2000-06-23 | Rohm Co Ltd | 半導体装置 |
-
2001
- 2001-03-26 JP JP2001088545A patent/JP2002289779A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06310658A (ja) * | 1993-04-20 | 1994-11-04 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0945857A (ja) * | 1995-07-28 | 1997-02-14 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2000174217A (ja) * | 1998-09-30 | 2000-06-23 | Rohm Co Ltd | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080130 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110214 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110216 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110627 |