JP2002288113A - 信号処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 信号処理装置の処理時間を短くする。 【解決手段】 制御回路６１は、処理開始信号をファン
クションブロック回路２０に送信し、ファンクションブ
ロック回路２０は、処理開始信号に基づいて入力データ
の１ｓｔデインターリーブの処理を開始する。すなわ
ち、ファンクションブロック回路２０は、メモリ３１Ａ
にアドレスを指定してメモリ３１ＡからＴｒＣＨ１の初
期データを読み出しながら、その第１のデータの１ｓｔ
デインターリーブの処理を行いつつ、その１ｓｔデイン
ターリーブの処理データをメモリ３２Ａに書き込む。こ
れにより、メモリ３２Ａへの処理データの書き込み処理
と、メモリ３１Ａから分割データの読み出し処理とが時
間的に重複する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号処理を行う信
号処理装置に関する。

【０００２】

【従来の技術】以下に、従来の３ＧＰＰ仕様のＷ−ＣＤ
ＭＡにおける移動局（無線通信端末）の概略構成につい
て図１０に基づいて説明する。図１０において、移動局
は、マイク１は音声を音声信号に変換し、その音声信号
がアンプ２で増幅されて、このアンプ２から出力された
音声増幅信号がＡ−Ｄ変換器３によってデジタル信号に
変換される。Ａ−Ｄ変換器３のデジタル信号が音声コー
デック部４で符号化され、送信側チャネルコーデック部
５は、音声コーデック部４から出力された符号化信号に
基づいてエンコード処理を行う。

【０００３】拡散変調部６は、誤り訂正処理後の符号化
信号に応じて拡散変調処理を行って拡散変調信号Ｉ、Ｑ
を出力する。Ｄ−Ａ変換器７ａは、拡散変調信号Ｉをア
ナログ信号Ｉ_Aに変換し、Ｄ−Ａ変換器７ｂは、拡散変
調信号Ｑをアナログ信号Ｑ_Aに変換する。直交変調器８
は、アナログ信号Ｉ_A、Ｑ_Aを直交変調し、その直交変調
信号は、ディプレクサ９を通して送受信アンテナ１０か
ら送信される。

【０００４】また、送受信アンテナ１０は受信信号を受
信し、その受信信号は、サーキュレータ９を通して直交
復調器１１に入力される。直交復調器１１は、受信信号
を直交復調して直交復調信号Ｉ_B、Ｑ_Bを出力する。Ａ−
Ｄ変換器１２ａは、直交復調信号Ｉ_Bをデジタル変換し
て直交復調信号Ｉ_BDを出力し、Ａ−Ｄ変換器１２ｂは、
直交復調信号Ｑ_Bをデジタル変換して直交復調信号Ｑ_BD
を出力する。ＲＡＫＥ復調部１３は、直交復調信号
Ｉ_BD、Ｑ_BDに基づいてＲＡＫＥ復調して復調データを出
力する。

【０００５】受信側チャネルコーデック部１４は、ＲＡ
ＫＥ復調部１３からの復調データに基づいてデコード処
理を行う。音声コーデック部４は、受信側チャネルコー
デック部１４によるデコード処理後の信号に基づいて復
号処理して受信音声信号を出力する。Ｄ−Ａ変換器１５
は、受信音声信号をアナログ変換してアナログ受信音声
を出力し、このアナログ受信音声は、アンプ１６によっ
て増幅されてスピーカ１７から出力される。ＣＰＵ１８
は、各種演算処理を行う。

【０００６】ここで、送信側チャネルコーデック部５に
ついて説明すると、送信側チャネルコーデック部５は、
各ＴｒＣＨ（トランスポートチャネル）を有し、このＴ
ｒＣＨ単位で、ターボエンコード、ビダビエンコード、
ＣＲＣ付加などのエンコードを行って、ＰｈＣＨ（物理
チャネル）に分割後、ＰｈＣＨ単位で２ｎｄインターリ
ーブなどのエンコードを行う。

【０００７】また、受信側チャネルコーデック部１４で
は、ＰｈＣＨ単位で、ＲＡＫＥ復調部１３からの復調デ
ータを受け、この復調データを受信側チャネルコーデッ
ク処理してＴｒＣＨ単位でデコーダデーダを音声コーデ
ック部４に出力する。ここで、受信側チャネルコーデッ
ク処理について図１１に基づいて説明する。図１１にお
いて、２重線で囲んだ部分がＰｈＣＨ単位での処理を示
し、鎖線で囲んだ部分がＴｒＣＨ単位での処理を示す。

【０００８】先ず、ＰｈＣＨデマップとして、復調デー
タをデータ信号と制御信号とに分割処理して、２ｎｄデ
インターリーブとして、データ信号（１ラジオフレーム
分）のデインターリーブを行う。その後、ＰｈＣＨ結合
として、デインターリーブされたＰｈＣＨを複合してＣ
ＣＴｒＣＨを求め、ＣＣＴｒＣＨ分割：ＴｒＣＨ結合と
して、ＣＣＴｒＣＨを各ＴｒＣＨに分割する。

【０００９】ここで、ＴｒＣＨは、連続するデータを各
ラジオフレームに分割して送信されることがある。この
場合、所望のラジオフレーム分のデータが揃ったとき、
次の処理を行う。そのため、受信側チャネルコーデック
部では、ＴｒＣＨ結合を行うために、所望のラジオフレ
ーム分のデータが揃うまでメモリにデータを貯めておく
必要がある。

【００１０】次に、ＴｒＣＨ単位で１ｓｔデインターリ
ーブを行って、この１ｓｔデインターリーブされたデー
タのＤＴＸ削除処理（余分なデータを削除する処理）を
行う。その後、レートマッチングとして、ＴｒＣＨ単位
で、ＤＴＸ削除処理後のデータの伝送レートを所望の伝
送レートに変換し、この変換後のＴｒＣＨをＣＢ（コー
ドブロック）単位に分割する。

【００１１】次に、デコーダとして、ＴｒＣＨのデータ
をＣＢ単位でデコードして、ＣＢ結合としてデコードさ
れたＣＢ単位のデータを結合する。ＴＢ分割として、当
該結合されたＣＢ単位のデータをＴＢ（トランスポート
ブロック）毎に分割して、ＴＢ毎に分割されたデータの
ＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ ）ＣＨ
ｅｃｋ）チェックを行う。その後、ＴｒＣＨ単位で、各
ＴＢのデータとＣＲＣ結果とを音声コーデック部４に出
力する。

【００１２】

【発明が解決しようとする課題】ところで、本発明者等
は、受信側チャネルコーデック部１４におけるＴｒＣＨ
単位での信号処理を高速化するため、このＴｒＣＨ単位
での信号処理をハードウェア構成で実現することにつき
検討したところ、図１２に示すように、ファンクション
（信号処理を行う関数）毎にブロック回路（以下、ファ
ンクションブロック回路という）を有する信号処理装置
を考えた。

【００１３】このものにおいて、１ｓｔデインターリー
ブ、ＤＴＸ削除、レートマッチング、ＣＢ分割、デコー
ダ、ＴＢ分割、及び、ＣＲチェックといった信号処理を
この信号処理毎で時分割処理するファンクションブロッ
ク回路２０〜２７いった構成を採用し、ファンクション
ブロック回路２０〜２７の全体がＴｒＣＨ毎に時分割処
理する。

【００１４】例えば、ファンクションブロック回路２０
〜２７の全体が、ＴｒＣＨ１の入力データ（第１の入力
データ）に対して信号処理し、その後、ファンクション
ブロック回路２０〜２７の全体が、ＴｒＣＨ２の入力デ
ータ（第２の入力データ）に対して信号処理する。従っ
て、ファンクションブロック回路２０〜２７における処
理時間がＴｒＣＨの数に応じて長期化する。

【００１５】本発明は、上記点に鑑み、処理時間を短く
するようにした信号処理装置を提供することを目的とす
る。

【００１６】

【課題を解決する為の手段】本発明は、上記目的を達成
するために、請求項１に記載の発明では、記憶データを
記憶する記憶部（３１Ａ、３２Ａ）と、記憶部に接続さ
れた第１及び第２のアドレスデータバス（７１Ａ、７２
Ａ）と、直列的に信号処理してこの信号処理毎に処理デ
ータを求める各信号処理回路（２０〜２７）と、各信号
処理回路に接続されて、記憶部に対して記憶データの読
み出しを行うための入力アドレスデータ線（６０ａＡ〜
６７ａＡ、６０ｄＡ〜６７ｄＡ）と、各信号処理回路に
接続されて、記憶部に対して処理データの書き込みを行
うための出力アドレスデータ線（６０ａＡ’〜６７ａ
Ａ’、６０ｄＡ’〜６７ｄＡ’）と、入力アドレスデー
タ線及び第１のアドレスデータバスの間を開放或いは接
続するとともに、出力データアドレス線及び第２のアド
レスデータバスの間を開放或いは接続するバススイッチ
回路（５０Ａ〜５７Ａ）と、入力アドレスデータ線及び
第１のアドレスデータバスの間を接続させるとともに、
出力データアドレス線及び第２のアドレスデータバスの
間を接続させるようにバススイッチ回路を制御するバス
スイッチ制御回路（４０Ａ）とを有し、各信号処理回路
は、記憶データの読み出しと処理データの書き込みとを
信号処理毎に同時に行うことを特徴とする。

【００１７】これにより、各信号処理回路は、記憶デー
タの読み出しと処理データの書き込みとを信号処理毎に
同時に行うので、処理時間を短くできる。

【００１８】また、請求項２に記載の発明のように、バ
ススイッチ回路は、入力アドレスデータ線及び第１のア
ドレスデータバスの間を開放或いは接続する第１のスイ
ッチ（５０Ｓ１Ａ〜５７Ｓ１Ａ）と出力データアドレス
線及び第２のアドレスデータバスの間を開放或いは接続
する第２のスイッチ（５０Ｓ２Ａ〜５７Ｓ２Ａ）で構成
できる。

【００１９】さらに、請求項３に記載の発明のように、
バススイッチ制御回路は、各信号処理回路のうち何れの
処理回路が信号処理するかを管理する手段（４９Ａ）
と、管理に基づいて各信号処理回路に信号処理を指示す
る手段（４１Ａ〜４８Ａ）で構成できる。

【００２０】請求項４に記載の発明では、処理単位毎に
記憶データを記憶する記憶部（３１Ｂ、３２Ｂ）と、記
憶部に接続された処理単位毎のアドレスデータバス（７
１Ｂ、７２Ｂ）と、処理単位毎に直列的に信号処理し
て、この信号処理毎に処理データを求める各信号処理回
路（２０〜２７）と、各信号処理回路に接続されて、記
憶部に対して記憶データの読み出しを行うとともに、記
憶部に対して処理データの書き込みを行うための入出力
アドレスデータ線（６０ａＢ〜６７ａＢ、６０ｄＢ〜６
７ｄＢ）と、処理単位毎のアドレスデータバス及び入出
力アドレス線の間を開放或いは接続するバススイッチ回
路（５０Ｂ〜５７Ｂ）と、入出力アドレス線に、互いに
異なる処理単位のアドレスデータバスを同時に接続させ
るようにバススイッチ回路を制御するバススイッチ制御
回路（４０Ｂ）とを有し、各信号処理回路は、互いに異
なる処理単位の記憶データの読み出しを並列的に行うと
ともに、互いに異なる処理単位の処理データの書き込み
を並列的に行うことを特徴とする。

【００２１】これにより、各信号処理回路は、互いに異
なる処理単位の記憶データの読み出しを並列的に行うと
ともに、互いに異なる処理単位の処理データの書き込み
を並列的に行うので、処理時間を短くできる。

【００２２】また、請求項５に記載の発明のように、バ
ススイッチ回路は、処理単位毎のアドレスデータバス及
び入出力アドレス線の間を処理単位毎に開放或いは接続
するスイッチ（５０Ｓ１Ｂ〜５７Ｓ１Ｂ、５０Ｓ２Ｂ〜
５７Ｓ２Ｂ）を有する用に構成できる。

【００２３】さらに、請求項６に記載の発明のように、
バススイッチ制御回路は、各信号処理回路のうち何れの
処理回路が信号処理するかを管理する手段（４９Ｂ、４
９Ｂ’）と、管理に基づいて各信号処理回路に信号処理
を指示する手段（４１Ｂ〜４８Ｂ）で構成できる。

【００２４】請求項７に記載の発明では、処理単位毎に
記憶データを記憶する記憶部（３１Ｃ、３２Ｃ、３３
Ｃ、３４Ｃ）と、記憶部に接続された処理単位毎の第１
のアドレスデータバス（７１Ｃ、７３Ｃ）と、処理単位
毎の第２のアドレスデータバス（７２Ｃ、７４Ｃ）と、
処理単位毎に直列的に信号処理して、この信号処理毎に
処理データを求める各信号処理回路（２０〜２７）と、
各信号処理回路に接続されて、記憶部に対して記憶デー
タの読み出しを行うための入力アドレスデータ線（６０
ａＣ〜６７ａＣ、６０ｄＣ〜６７ｄＣ）と、各信号処理
回路に接続されて、記憶部に対して処理データの書き込
みを行うための出力アドレスデータ線（６０ａＣ’〜６
７ａＣ’、６０ｄＣ’〜６７ｄＣ’）と、第１のアドレ
スデータバス及び入力アドレスデータ線の間を開放或い
は接続するとともに、第２のアドレスデータバス及び出
力アドレスデータ線の間を開放或いは接続するバススイ
ッチ回路（５０Ｃ〜５７Ｃ）と、第１のアドレスデータ
バス及び入力アドレスデータ線の間を接続させるととも
に、第２のアドレスデータバス及び出力アドレスデータ
線の間を接続させるようにバススイッチ回路を制御する
バススイッチ制御回路（４０Ｃ）とを有し、各信号処理
回路は、記憶データの読み出しと処理データの書き込み
とを信号処理毎に同時に行い、さらに、各信号処理回路
は、互いに異なる処理単位の記憶データの読み出しを並
列的に行うとともに、互いに異なる処理単位の処理デー
タの書き込みを並列的に行うことを特徴とする。

【００２５】これにより、各信号処理回路は、記憶デー
タの読み出しと処理データの書き込みとを信号処理毎に
同時に行い、さらに、互いに異なる処理単位の記憶デー
タの読み出しを並列的に行うとともに、互いに異なる処
理単位の処理データの書き込みを並列的に行うので、処
理時間を短くできる。

【００２６】また、請求項８に記載の発明のように、バ
ススイッチ回路は、第１のアドレスデータバス及び入力
アドレスデータ線の間を開放或いは接続する第１のスイ
ッチ（５０Ｓ１Ｃ〜５７Ｓ１Ｃ、５０Ｓ３Ｃ〜５７Ｓ１
Ｃ）と、第２のアドレスデータバス及び出力アドレスデ
ータ線の間を開放或いは接続する第２のスイッチ（５０
Ｓ２Ｃ〜５７Ｓ２Ｃ、５０Ｓ４Ｃ〜５７Ｓ４Ｃ）で構成
できる。

【００２７】さらに、請求項９に記載の発明のように、
バススイッチ制御回路は、各信号処理回路のうち何れの
処理回路が信号処理するかを管理する手段（４９Ｃ、４
９Ｃ’）と、管理に基づいて各信号処理回路に信号処理
を指示する手段（４１Ｃ〜４８Ｃ）で構成できる。ま
た、請求項１０に記載の発明のように、記憶部は、信号
処理毎に処理データを記憶データとして記憶してもよ
い。

【００２８】因みに、上記各手段の括弧内の符号は、後
述する実施形態に記載の具体的手段との対応関係を示す
一例である。

【００２９】

【発明の実施の形態】（第１実施形態）図１、図２に、
本発明に係るＷ−ＣＤＭＡの移動局の受信ＣＨコーデッ
ク部の第１実施形態を示す。図１は、受信ＣＨコーデッ
ク部の概略構成を示すブロック図で、図２は、図１中の
バススイッチ回路、及び、バススイッチ制御回路の詳細
な構成を示すブロック図である。受信ＣＨコーデック部
は、図１に示すように、ファンクションブロック回路２
０〜２７、メモリ３１Ａ、３２Ａ、バススイッチ回路５
０Ａ〜５７Ａ、バススイッチ制御回路４０Ａ、バス７１
Ａ、７２Ａ、入力側アドレスバス６０ａＡ、出力側アド
レスバス６０ａＡ’、入力側データバス６０ｄＡ、及
び、出力側データバス６０ｄＡ’から構成されている。

【００３０】ファンクションブロック回路２０〜２７
は、１ｓｔデインターリーブ、ＤＴＸ削除、レートマッ
チング、ＣＢ分割、デコーダ、ＴＢ分割、及び、ＣＲＣ
チェックといった（図８中２重線で囲んだ部分）信号処
理を直列的に行う。また、ファンクションブロック回路
２０〜２７は、ＴｒＣＨ１の入力データに対する信号処
理を直列的に行って、その後、ＴｒＣＨ２の入力データ
に対する信号処理を直列的に行う。

【００３１】また、バス７１Ａは、データバス７１ｄＡ
とアドレスバス７１ａＡとを有し、データバス７１ｄＡ
及びアドレスバス７１ａＡは、メモリ３１Ａに接続され
ている。バス７２は、データバス７２ｄＡとアドレスバ
ス７２ａＡとを有し、データバス７２ｄＡ及びアドレス
バス７２ａＡは、メモリ３２Ａに接続されている。ま
た、メモリ３１Ａは、ファンクションブロック回路２
１、２３、２５、２７の処理データを時分割で格納する
一方、メモリ３２Ａは、ファンクションブロック回路２
０、２２、２４、２６の処理データを時分割で格納す
る。

【００３２】図２に示すバススイッチ回路５０Ａ〜５７
Ａは、それぞれ、スイッチ（ＳＷ）５０Ｓ１Ａ〜５７Ｓ
１Ａ、５０Ｓ２Ａ〜５７Ｓ２Ａを有し、バススイッチ回
路５０Ａ、５２Ａ、５４Ａ、５６Ａのスイッチ５０Ｓ１
Ａ、５２Ｓ１Ａ、５４Ｓ１Ａ、５６Ｓ１Ａは、それぞ
れ、ファンクションブロック回路２０、２２、２４、２
６及びバス７１Ａの間の開放、或いは、接続を行う。

【００３３】例えば、バススイッチ回路５０Ａのスイッ
チ５０Ｓ１ＡがＯＮしたとき、ファンクションブロック
回路２０は、入力側アドレスバス６０ａＡを通してバス
７１Ａのアドレスバス７１ａＡに接続されるとともに、
ファンクションブロック回路２０は、入力側データバス
６０ｄＡを通してバス７１Ａのデータバス７１ｄＡと接
続される。

【００３４】一方、バススイッチ回路５０Ａのスイッチ
５０Ｓ１ＡがＯＦＦしたとき、入力側アドレスバス６０
ａＡとバス７１Ａのアドレスバス７１ａＡとが開放され
るとともに、入力側データバス６０ｄＡとバス７１Ａの
データバス７１ｄＡとが開放される。

【００３５】さらに、バススイッチ回路５０Ａ、５２
Ａ、５４Ａ、５６Ａのスイッチ５０Ｓ２Ａ、５２Ｓ２
Ａ、５４Ｓ２Ａ、５６Ｓ２Ａは、それぞれ、ファンクシ
ョンブロック回路２０、２２、２４、２６及びバス７２
Ａの間の開放、或いは、接続を行う。

【００３６】例えば、バススイッチ回路５０Ａのスイッ
チ５０Ｓ２ＡがＯＮしたとき、ファンクションブロック
回路２０は、出力側アドレスバス６０ｄＡ’を通してバ
ス７２Ａのアドレスバス７２ａＡと接続されるととも
に、ファンクションブロック回路２０は、出力側データ
バス６０ｄＡ’を通してバス７２Ａのデータバス７２ｄ
Ａと接続される。

【００３７】一方、バススイッチ回路５０Ａのスイッチ
５０Ｓ２ＡがＯＦＦしたとき、出力側アドレスバス６０
ｄＡ’とバス７２Ａのアドレスバス７２ａＡとが開放さ
れるとともに、出力側データバス６０ｄＡ’とバス７２
Ａのデータバス７２ｄＡとが開放される。

【００３８】さらに、バススイッチ回路５１Ａ、５３
Ａ、５５Ａ、５７Ａのスイッチ５０Ｓ１Ａ、５３Ｓ１
Ａ、５５Ｓ１Ａ、５７Ｓ１Ａは、それぞれ、ファンクシ
ョンブロック回路２１、２３、２５、２７及びバス７２
Ａの間の開放、或いは、接続を行う。

【００３９】例えば、バススイッチ回路５１Ａのスイッ
チ５１Ｓ１ＡがＯＮしたとき、ファンクションブロック
回路２１は、入力側アドレスバス６１ａＡを通してバス
７２Ａのアドレスバス７２ａＡに接続されるとともに、
ファンクションブロック回路２１は、入力側データバス
６１ｄＡを通してバス７２Ａのデータバス７２ｄＡと接
続される。

【００４０】一方、バススイッチ回路５１Ａのスイッチ
５１Ｓ１ＡがＯＦＦしたとき、入力側アドレスバス６１
ａＡとバス７２Ａのアドレスバス７２ａＡとが開放され
るとともに、入力側データバス６１ｄＡとバス７２Ａの
データバス７２ｄＡとが開放される。

【００４１】さらに、バススイッチ回路５１Ａ、５３
Ａ、５５Ａ、５７Ａのスイッチ５１Ｓ２Ａ、５３Ｓ２
Ａ、５５Ｓ２Ａ、５７Ｓ２Ａは、それぞれ、ファンクシ
ョンブロック回路２１、２３、２５、２７及びバス７１
Ａの間の開放、或いは、接続を行う。

【００４２】例えば、バススイッチ回路５１のスイッチ
５１Ｓ２ＡがＯＮしたとき、ファンクションブロック回
路２１は、出力側アドレスバス６１ａＡ’を通してバス
７１Ａのアドレスバス７１ａＡと接続されるとともに、
ファンクションブロック回路２１は、出力側データバス
６１ｄＡ’を通してバス７１Ａのデータバス７１ｄＡ’
と接続される。

【００４３】一方、バススイッチ回路５１Ａのスイッチ
５１Ｓ２ＡがＯＦＦしたとき、出力側アドレスバス６１
ａＡ’とバス７１Ａのアドレスバス７１ａＡとが開放さ
れるとともに、出力側データバス６１ｄＡ’とバス７１
Ａのデータバス７１ｄＡとが開放される。

【００４４】また、バススイッチ制御回路４０Ａは、バ
ススイッチ回路５０Ａ〜５７Ａを制御するために、ファ
ンクションブロック回路２０〜２７の全てに対して一括
で制御を行う。

【００４５】具体的には、バススイッチ制御回路４０Ａ
は、制御回路４１Ａ〜４８Ａ及びファンクションブロッ
クカウンタ４９Ａを有している。ファンクションブロッ
クカウンタ４９Ａは、ファンクションブロック回路２０
〜２７のうち何れの回路で信号処理が行われているかを
把握して、制御回路４１Ａ〜４８Ａを通してファンクシ
ョンブロック回路２０〜２７を直列的に駆動する。

【００４６】制御回路４１Ａ〜４８Ａは、それぞれ、フ
ァンクションブロック回路毎に設けられており、制御回
路４１Ａは、ファンクションブロックカウンタ４９Ａか
らの指令を受け、バススイッチ切替信号でバススイッチ
回路５０ＡにＯＮを指示するとともに、ファンクション
ブロック回路２０に処理開始信号を出力する。

【００４７】一方、制御回路４１Ａは、ファンクション
ブロック回路２０からの処理終了信号を受け、バススイ
ッチ切替信号でＯＦＦをバススイッチ回路５０Ａに指示
するとともに、ファンクションブロックカウンタ４９Ａ
にオフ信号を出力する。また、制御回路４２Ａ〜４８Ａ
は、それぞれ、制御回路４１Ａと同様である。

【００４８】以下に、第１実施形態の詳細な動作の説明
を図１〜図３を参照して行う。図３は、ファンクション
ブロック回路２０〜２７の作動を示すタイミングチャー
トである。先ず、ＣＣＴｒＣＨが各ＴｒＣＨ毎に分割さ
れて、ＴｒＣＨ１の初期データとＴｒＣＨ２の初期デー
タとがメモリ３１Ａに格納される。以下、ファンクショ
ンブロック回路２０〜２７は、図３に示すように、Ｔｒ
ＣＨ毎に時分割でデータ処理を行う。

【００４９】先ず、ファンクションブロックカウンタ４
９Ａは、“制御回路４１Ａ”に対して作動開始を指令す
る。それに伴い、制御回路４１Ａは、処理開始信号をフ
ァンクションブロック回路２０に送信するとともに、バ
ススイッチ回路５０Ａのスイッチ５０Ｓ１Ａ、５０Ｓ２
Ａにバススイッチ切替信号で、ＯＮを指示する。

【００５０】そのため、ファンクションブロック回路２
０は、入力側アドレスバス６０ａＡ及びスイッチ５０Ｓ
１Ａを通してバス７１Ａのアドレスバス７１ａＡを経て
メモリ３１Ａと接続されるとともに、入力側データバス
６０ｄＡ及びスイッチ５０Ｓ１Ａを通して、バス７１Ａ
のデータバス７１ｄＡを経て、メモリ３１Ａに接続され
る。

【００５１】これとともに、ファンクションブロック回
路２０は、出力側アドレスバス６０ａＡ’及びスイッチ
５０Ｓ２Ａを通してバス７２Ａのアドレスバス７２ａＡ
を経てメモリ３２Ａに接続されるとともに、出力側デー
タバス６０ｄＡ’及びスイッチ５０Ｓ２Ａを通してバス
７２Ａのデータバス７２ｄＡを経てメモリ３２Ａに接続
される。

【００５２】ここで、ファンクションブロック回路２０
は、制御回路４１Ａからの処理開始信号に基づいて入力
データの１ｓｔデインターリーブの処理を開始する。

【００５３】具体的には、図３に示すように、ファンク
ションブロック回路２０は、メモリ３１Ａにアドレスを
指定してメモリ３１ＡからＴｒＣＨ１の初期データを読
み出しながら、その第１のデータの１ｓｔデインターリ
ーブの処理を行いつつ、その１ｓｔデインターリーブの
処理データをメモリ３２Ａに書き込む。これにより、図
３中符号ｔ１に示すように、メモリ３２Ａへの処理デー
タの書き込み処理と、メモリ３１Ａから分割データの読
み出し処理とが時間的に重複する。

【００５４】次に、ファンクションブロック回路２０
は、１ｓｔデインターリーブの処理が完了すると、バス
スイッチ回路５０Ａのスイッチ５０Ｓ１Ａ、５０Ｓ２Ａ
にバススイッチ切替信号でＯＦＦを指示するとともに、
制御回路４１Ａに対して処理終了信号を送信する。

【００５５】すると、制御回路４１Ａは、ファンクショ
ンブロックカウンタ４９Ａにオフ信号を出力し、ファン
クションブロックカウンタ４９Ａは、“制御回路４２
Ａ”に対して作動開始を指令する。それに伴い、制御回
路４２Ａは、処理開始信号をファンクションブロック回
路２１に送信するとともに、バススイッチ回路５１Ａの
スイッチ５１Ｓ１Ａ、５１Ｓ２Ａにバススイッチ切替信
号でＯＮを指示する。

【００５６】そのため、ファンクションブロック回路２
１は、入力側アドレスバス６１ａＡ及びスイッチ回路５
１Ａのスイッチ５１Ｓ１Ａを通してバス７２Ａのアドレ
スバス７２ａＡを経てメモリ３２Ａと接続されるととも
に、入力側データバス６１ｄＡ及びスイッチ回路５１Ａ
のスイッチ５１Ｓ２Ａを通してバス７２Ａのデータバス
７２ｄＡを経てメモリ３２Ａと接続される。

【００５７】これとともに、ファンクションブロック回
路２１は、出力側アドレスバス６１ａＡ’及びスイッチ
回路５１Ａのスイッチ５１Ｓ２Ａを通してバス７１Ａの
アドレスバス７１ａＡを経てメモリ３１Ａと接続される
とともに、出力側データバス６１ｄＡ’及びスイッチ回
路５１Ａのスイッチ５１Ｓ２Ａを通してバス７１Ａのデ
ータバス７１ｄＡを経てメモリ３１Ａと接続される。

【００５８】ここで、ファンクションブロック回路２１
は、制御回路４１Ａからの処理開始信号に基づいて入力
データのＤＴＸ削除処理の処理を開始する。

【００５９】具体的には、ファンクションブロック回路
２１は、メモリ３２Ａに対して１ｓｔデインターリーブ
の処理データのアドレスを指定してメモリ３２Ａから１
ｓｔデインターリーブの処理データを入力データとして
読み出しながら、その処理データのＤＴＸ削除処理を行
いつつ、そのＤＴＸ削除処理の処理データをメモリ３１
Ａに書き込む。これにより、図３中符号ｔ２に示すよう
に、メモリ３１Ａへの処理データの書き込み処理と、メ
モリ３２Ａから分割データの読み出し処理とが時間的に
重複する。

【００６０】次に、ファンクションブロック回路２１
は、ＤＴＸ削除処理が完了すると、バススイッチ回路５
１Ａのスイッチ５１Ｓ１Ａ、５１Ｓ２Ａにバススイッチ
切替信号でＯＦＦを指示するとともに、制御回路４２Ａ
に対して処理終了信号を送信する。

【００６１】すると、制御回路４２Ａは、ファンクショ
ンブロックカウンタ４９Ａにオフ信号を出力し、ファン
クションブロックカウンタ４９Ａは、“制御回路４３
Ａ”に対して作動開始を指令する。以降、同様に処理が
行われてＴｒＣＨ１のＣＲチェク処理が終了後、ＴｒＣ
Ｈ２分のデータ処理が、ＴｒＣＨ１分のデータ処理と同
様に、行われる。

【００６２】以下、第１実施形態の特徴を述べる。

【００６３】先ず、ファンクションブロック回路２０〜
２７は、ＴｒＣＨ毎に時分割でデータ処理を行うため、
回路規模の増加を抑えることができる。さらに、入力側
アドレスバス６０ａＡ〜６７ａＡ、出力側アドレスバス
６０ａＡ’〜６７ａＡ’、入力側データバス６０ｄＡ〜
６７ｄＡ、及び、出力側データバス６０ｄＡ’〜６７ｄ
Ａ’といったように、１対の入力側アドレスバスと、１
対の出力側データバスとを採用することにより、メモリ
３１Ａ、３２Ａへの処理データの書き込み処理と、メモ
リ３１Ａ、３２Ａからデータの読み出し処理とが時間的
に重複するようにしている。

【００６４】このため、本第１実施形態では、メモリ３
１Ａ、３２Ａへのデータの入力と出力を同じデータバス
（アドレスバス）を用いて、データの入力と出力とを時
分割で行う場合に比べて、処理時間を短くすることがで
きる。

【００６５】ここで、受信ＣＨコーデック部のファンク
ションブロック回路２０〜２７のデータ処理は、ｂｉｔ
演算が主であり、ファンクションブロック回路２０〜２
７のメモリアクセス時間（メモリへの読み出し時間、及
び、書き込みの時間）が、受信ＣＨコーデック部の処理
時間に大きく影響するため、上述の如く、メモリアクセ
ス時間を短くすることで、およそ処理時間を半分に減ら
すことができる。

【００６６】（第２実施形態）上記第１実施形態では、
ファンクションブロック回路２０〜２７が、メモリ３１
Ａ（メモリ３２Ａ）への処理データの書き込み処理と、
メモリ３２Ａ（メモリ３１Ａ）からデータの読み出し処
理とを時間的に重複するようにして、受信ＣＨコーデッ
ク部の処理時間を短くするようにした例について説明し
たが、これに限らず、ファンクションブロック回路２０
〜２７が、ＴｒＣＨ１のデータ処理とＴｒＣＨ２のデー
タ処理とを時間的に重複するようにして、受信ＣＨコー
デック部の処理時間を短くするようにしてもよい。

【００６７】この場合の構成を図４、図５に示す。受信
ＣＨコーデック部は、図４に示すように、ファンクショ
ンブロック回路２０〜２７、メモリ３１Ｂ、メモリ３２
Ｂ、バススイッチ回路５０Ｂ〜５７Ｂ、バススイッチ制
御回路４０Ｂ、バス７１Ｂ、７２Ｂ、アドレスバス６０
ａＢ〜６７ａＢ、及び、データバス６０ｄＢ〜６７ｄＢ
を有している。

【００６８】ファンクションブロック回路２０は、アド
レスバス６０ａＢ、データバス６０ｄＢを介してバスス
イッチ回路５０Ｂに接続されている。ファンクションブ
ロック回路２１〜２７は、それぞれ、ファンクションブ
ロック回路２０と同様に、アドレスバス６１ａＢ〜６７
ａＢ、データバス６１ｄＢ〜６７ｄＢを介してバススイ
ッチ回路５１Ｂ〜５７Ｂに接続されている。メモリ３１
Ｂには、バス７１Ｂのデータバス７１ｄＢとアドレスバ
ス７１ａＢとが接続されており、メモリ３２Ｂには、バ
ス７２Ｂのデータバス７２ｄＢとアドレスバス７２ａＢ
とが接続されている。

【００６９】バススイッチ回路５０Ｂ〜５０Ｂは、図５
に示すように、スイッチ５０Ｓ１Ｂ〜５０Ｓ１Ｂ、５０
Ｓ２Ｂ〜５０Ｓ２Ｂを有し、スイッチ５０Ｓ１Ｂ〜５０
Ｓ１Ｂには、アドレスバス６０ａＢ〜６７ａＢ及びデー
タバス６０ｄＢ〜６７ｄＢが接続されているとともに、
バス７２Ｂのデータバス７２ｄＢ及びアドレスバス７２
ａＢが接続されている。これにより、バススイッチ回路
５０Ｂ〜５０Ｂのスイッチ５０Ｓ１Ｂ〜５０Ｓ１Ｂは、
ファンクションブロック回路２０〜２７の各々とメモリ
３２Ｂとの間を接続、或いは、開放する。

【００７０】さらに、スイッチ５０Ｓ２Ｂ〜５０Ｓ２Ｂ
には、アドレスバス６０ａＢ〜６７ａＢ及びデータバス
６０ｄＢ〜６７ｄＢが接続されているとともに、バス７
１Ｂのデータバス７１ｄＢ及びアドレスバス７１ａＢが
接続されている。これにより、バススイッチ回路５０Ｂ
〜５０Ｂのスイッチ５０Ｓ２Ｂ〜５０Ｓ２Ｂは、ファン
クションブロック回路２０〜２７の各々とメモリ３１Ｂ
との間を接続、或いは、開放する。

【００７１】図５に示すバススイッチ制御回路４０Ｂ
は、制御回路４１Ｂ〜４８Ｂ、ＴｒＣＨ１ファンクショ
ンブロックカウンタ４９Ｂ、ＴｒＣＨ２ファンクション
ブロックカウンタ４９Ｂ’を有する。制御回路４１Ｂ〜
４８Ｂは、それぞれ、ファンクションブロック回路毎に
設けられており、制御回路４１Ｂ〜４８Ｂは、それぞ
れ、ＴｒＣＨ１ファンクションブロックカウンタ４９Ｂ
及びＴｒＣＨ２ファンクションブロックカウンタ４９
Ｂ’のうち一方からの指令を受け、対応するファンクシ
ョンブロック回路を動作させる。

【００７２】制御回路４１Ｂは、ファンクションブロッ
ク回路２０に処理開始信号を出力してその信号処理を開
始させるするとともに、バススイッチ制御信号でバスス
イッチ回路５０ＢにＯＮを指示する。一方、制御回路４
１Ｂは、ファンクションブロック回路２０からの処理終
了信号を受けて、バススイッチ回路５０Ｂにバススイッ
チ制御信号でＯＦＦを指示する。また、制御回路４２Ｂ
〜６８Ｂは、それぞれ、制御回路６１Ｂと同様である。

【００７３】ＴｒＣＨ１ファンクションブロックカウン
タ４９Ｂは、ＴｒＣＨ１のデータ処理がファンクション
ブロック回路２０〜２７のうち何れの回路で信号処理が
行われているかを把握する。また、ＴｒＣＨ２ファンク
ションブロックカウンタ４９Ｂ’は、ＴｒＣＨ２のデー
タ処理がファンクションブロック回路２０〜２７のうち
何れの回路で信号処理が行われているかを把握する。

【００７４】次に、第２実施形態の詳細な動作の説明を
図４〜図６を参照して行う。図６は、ファンクションブ
ロック回路２０〜２７の作動を示すタイミングチャート
である。先ず、ＣＣＴｒＣＨが各ＴｒＣＨに分割され
て、そのＴｒＣＨ１の初期データがメモリ３１Ｂに格納
されるとともに、ＴｒＣＨ２の初期データがメモリ３２
Ｂに格納される。

【００７５】以下、ファンクションブロック回路２０〜
２７は、図６に示すように、ＴｒＣＨ１の信号処理とＴ
ｒＣＨ２の信号処理とをファンクションブロック回路単
位の時分割で行う。

【００７６】先ず、ＴｒＣＨ１ファンクションブロック
カウンタ４９Ｂは、“制御回路４１Ｂ”に対して、作動
開始を指令する。それに伴い、制御回路４１Ｂは、処理
開始信号をファンクションブロック回路２０に送信する
とともに、バススイッチ回路５０Ｂのスイッチ５０Ｓ２
Ｂに、バススイッチ制御信号で、ＯＮを指示する。

【００７７】すると、スイッチ５０Ｓ２ＢはＯＮして、
ファンクションブロック回路２０は、アドレスバス６０
ａＢ、及び、バススイッチ回路５０Ｂのスイッチ５０Ｓ
２Ｂを経て、バス７１Ｂのアドレスバス７１ａＢを通し
て、メモリ３１Ｂに接続される。

【００７８】これに加えて、ファンクションブロック回
路２０は、データバス６０ｄＢ、及び、バススイッチ回
路５０Ｂのスイッチ５０Ｓ２Ｂを経て、バス７１Ｂのデ
ータバス７１ｄＢを通してメモリ３１Ｂに接続される。

【００７９】ここで、ファンクションブロック回路２０
は、制御回路４１Ｂからの処理開始信号に基づいてＴｒ
ＣＨ１の１ｓｔデインターリーブの処理を開始する。

【００８０】具体的には、図６に示すように、ファンク
ションブロック回路２０は、メモリ３１Ｂにアドレスを
指定してメモリ３１ＢからＴｒＣＨ１の初期データを読
み出して、その初期データの１ｓｔデインターリーブの
処理を行う。その後、上記初期データの１ｓｔデインタ
ーリーブ処理が完了すると、ファンクションブロック回
路２０は、メモリ３１Ｂにアドレスを指定して、第１の
入力データの１ｓｔデインターリーブの処理データをメ
モリ３１Ｂに書き込む。

【００８１】次に、当該メモリ３１Ｂへの書き込みが終
了すると、ファンクションブロック回路２０は、ＴｒＣ
Ｈ１ファンクションブロックカウンタ４９Ｂ、及び、Ｔ
ｒＣＨ２ファンクションブロックカウンタ４９Ｂ’の双
方に、処理終了信号を送信する。

【００８２】次に、ＴｒＣＨ１ファンクションブロック
カウンタ４９Ｂは、処理終了信号を受け、“制御回路４
２Ｂ”に対して、作動開始を指令する。すると、制御回
路４２Ｂは、処理開始信号をファンクションブロック回
路２１に送信するとともに、バススイッチ回路５１Ｂの
スイッチ５１Ｓ２Ｂに、バススイッチ制御信号で、ＯＮ
を指示する。

【００８３】すると、バススイッチ回路５１Ｂのスイッ
チ５１Ｓ２ＢはＯＮして、ファンクションブロック回路
２１は、アドレスバス６１ａＢ、及び、バススイッチ回
路５１Ｂのスイッチ５１Ｓ２Ｂを経て、バス７１Ｂのア
ドレスバス７１ａＢを通してメモリ３１Ｂに接続され
る。

【００８４】これに加えて、ファンクションブロック回
路２１は、データバス６１ｄＢ、及び、バススイッチ回
路５１Ｂのスイッチ５１Ｓ２Ｂを経て、バス７１Ｂのデ
ータバス７１Ｂを通してメモリ３１Ｂに接続される。

【００８５】ここで、ファンクションブロック回路２１
は、メモリ３１Ｂにアドレスを指定してメモリ３１Ｂか
ら１ｓｔデインターリーブの処理データを読み出して、
その読み出した処理データのＤＴＸ削除処理を行う。

【００８６】また、ＴｒＣＨ２ファンクションブロック
カウンタ４９Ｂ’は、ファンクションブロック回路２０
から処理終了信号を受けると、“制御回路４０Ｂ”に対
して、作動開始を指令する。

【００８７】それに伴い、制御回路４０Ｂは、処理開始
信号をファンクションブロック回路２０に送信する。こ
れとともに、制御回路４０Ｂは、バススイッチ回路５０
Ｂのスイッチ５０Ｓ２Ｂに、バススイッチ制御信号で、
ＯＦＦを指示するとともに、バススイッチ回路５０Ｂの
スイッチ５０Ｓ１Ｂに、バススイッチ制御信号で、ＯＮ
を指示する。これに伴い、バススイッチ回路５０Ｂのス
イッチ５０Ｓ２Ｂは、ＯＦＦし、バススイッチ回路５０
Ａのスイッチ５０Ｓ１Ｂは、ＯＮする。

【００８８】このため、ファンクションブロック回路２
０は、アドレスバス６０ａＢ、及び、バススイッチ回路
５０Ｂのスイッチ５０Ｓ１Ｂを経て、バス７２Ｂのアド
レスバス７２ａＢを通して、メモリ３２Ｂに接続され
る。

【００８９】これに加えて、ファンクションブロック回
路２０は、データバス６０ｄＢ、及び、バススイッチ回
路５０Ｂのスイッチ５０Ｓ１Ｂを経て、バス７２のデー
タバス７２ｄＢを通してメモリ３２Ｂに接続される。

【００９０】ここで、ファンクションブロック回路２０
は、アドレスを指定してメモリ３２ＢからＴｒＣＨ２の
初期データを読み出して、その読み出したＴｒＣＨ２の
初期データに対して１ｓｔデインターリーブの処理を行
う。以降、同様に処理が行われていく。

【００９１】以下、第２実施形態の特徴を述べる。先
ず、ファンクションブロック回路２０〜２７は、上述の
如く、ＴｒＣＨ１の信号処理とＴｒＣＨ２の信号処理と
をファンクションブロック回路単位の時分割で行う。こ
れにより、例えば、図６に示すように、ファンクション
ブロック回路２１によるＴｒＣＨ１のＤＴＸ削除処理
と、ファンクションブロック回路２０によるＴｒＣＨ２
の１ｓｔデインターリーブの処理とが時間的に重なるよ
うに行われる。従って、本第２実施形態では、ファンク
ションブロック回路２０〜２７の全体をＴｒＣＨ毎に時
分割処理する場合に比べて、ファンクションブロック回
路２０〜２７におけるＴｒＣＨ１、ＴｒＣＨ２の処理時
間を短くできる。

【００９２】また、特開平９−１１６４４０号公報にて
提案されているように、信号処理装置において、図１２
に示すように、ファンクションブロック回路２０〜２７
に加えてバスコントロール回路４０及びメモリ３０とい
った構成をＴｒＣＨ毎に設けることが考えられる。

【００９３】図１２において、ＴｒＣＨ１に対応して、
ファンクションブロック回路２０〜２７に加えてバスコ
ントロール回路４０及びメモリ３０といった構成を採用
するとともに、ＴｒＣＨ２に対応して、ファンクション
ブロック回路２０〜２７に加えてバスコントロール回路
４０及びメモリ３０といった構成を採用する。

【００９４】この場合、図１３に示すように、ＴｒＣＨ
１対するファンクションブロック回路２０〜２７の処理
と、ＴｒＣＨ２対するファンクションブロック回路２０
〜２７の処理とが並列的に行われるので、ＴｒＣＨ１及
びＴｒＣＨ２の全体の信号処理時間を短くできるもの
の、ＴｒＣＨの数に応じて回路規模が大きくなるといっ
た問題が生じる。これに対して、本第２実施形態では、
ファンクションブロック回路２０〜２７といった１つの
回路群を設けているので、回路構成の規模の増大化を抑
えることができる。

【００９５】（第３実施形態）本第３実施形態では、上
記第１実施形態の構成と上記第２実施形態の構成とを組
み合わせた構成を採用し、ファンクションブロック回路
２０〜２７が、ＴｒＣＨ１のデータ処理とＴｒＣＨ２の
データ処理とをデータ処理毎に時間分割処理するととも
に、メモリからデータの読み出し処理と、メモリへの処
理データの書き込み処理とを時間的に重複させるように
する。この場合の構成を図７、図８に示す。

【００９６】受信ＣＨコーデック部は、図７に示すよう
に、ファンクションブロック回路２０〜２７、バススイ
ッチ回路５０Ｃ〜５７Ｃ、バススイッチ制御回路４０
Ｃ、バス７１Ｃ〜７４Ｃ、メモリ３１Ｃ〜３４Ｃ、入力
側アドレスバス６０ａＣ〜６７ａＣ、出力側アドレスバ
ス６０ａＣ’〜６７ａＣ’、入力側データバス６０ｄＣ
〜６７ｄＣ、出力側データバス６０ｄＣ’〜６７ｄＣ’
を有する。

【００９７】ここで、入力側アドレスバス６０ａＣ〜６
７ａＣは、ファンクションブロック回路２０〜２７の各
々に入力データのアドレスデータを入力するために採用
されている。なお、入力データのアドレスは、ＴｒＣＨ
１及びＴｒＣＨ２のうち何れか一方の入力データのアド
レスデータを示す。

【００９８】出力側アドレスバス６０ａＣ〜６７ａＣ
は、ファンクションブロック回路２０〜２７の各々から
処理データのアドレスデータをバススイッチ回路５０Ｃ
〜５７Ｃの各々に出力するために設けられている。な
お、処理データのアドレスデータは、ＴｒＣＨ１及びＴ
ｒＣＨ２のうち何れか一方の処理データのアドレスデー
タを示す。

【００９９】入力側データバス６０ｄＣ〜６７ｄＣは、
ファンクションブロック回路２０〜２７の各々に入力デ
ータを入力するために採用されている。なお、入力デー
タは、ＴｒＣＨ１及びＴｒＣＨ２のうち何れか一方の入
力データを示す。

【０１００】出力側データバス６０ｄＣ’〜６７ｄＣ’
は、ファンクションブロック回路２０〜２７の各々から
処理データをバススイッチ回路５０Ｃ〜５７Ｃの各々に
出力するために設けられている。なお、処理データは、
ＴｒＣＨ１及びＴｒＣＨ２のうち何れか一方の処理デー
タを示す。

【０１０１】メモリ（メモリ１）３１Ｃには、バス７１
Ｃのデータバス７１ｄＣ及びアドレスバス７１ａＣが接
続されて、メモリ３１Ｃは、ファンクションブロック回
路２１、２３、２５、２７でのＴｒＣＨ１の処理データ
を時分割で格納する。

【０１０２】メモリ（メモリ２）３２Ｃには、バス７２
Ｃのデータバス７２ｄＣ及びアドレスバス７２ａＣが接
続されて、メモリ３１Ｃは、ファンクションブロック回
路２０、２２、２４、２６によるＴｒＣＨ１の処理デー
タを時分割で格納する。

【０１０３】メモリ（メモリ３）３３Ｃは、バス７３Ｃ
のデータバス７３ｄＣ及びアドレスバス７３ａＣが接続
されて、メモリ３３Ｃは、ファンクションブロック回路
２１、２３、２５、２７でのＴｒＣＨ２の処理データを
時分割で格納する。

【０１０４】メモリ（メモリ４）３４Ｃは、バス７４Ｃ
のデータバス７４ｄＣ及びアドレスバス７４ａＣが接続
されて、ファンクションブロック回路２０、２２、２
４、２６によるＴｒＣＨ２の処理データを時分割で格納
する。

【０１０５】バススイッチ回路５０Ｃ〜５７Ｃは、それ
ぞれ、図８に示すように、スイッチ（ＳＷ）５０Ｓ１Ｃ
〜５７Ｓ１Ｃ、５０Ｓ２Ｃ〜５７Ｓ２Ｃ、５０Ｓ３Ｃ〜
５７Ｓ３Ｃ、５０Ｓ４Ｃ〜５７Ｓ４Ｃを有する。

【０１０６】先ず、バススイッチ回路５０Ｃのスイッチ
５０Ｓ１Ｃは、ファンクションブロック回路２０及びバ
ス７１Ｃの間の開放、或いは、接続を行う。また、バス
スイッチ回路５２Ｃ、５４Ｃ、５６Ｃは、それぞれ、バ
ススイッチ回路５０Ｃと同様に、ファンクションブロッ
ク回路２２、２４、２６及びバス７１Ｃの間の開放、或
いは、接続を行う。

【０１０７】バススイッチ回路５０Ｃのスイッチ５０Ｓ
２Ｃは、ファンクションブロック回路２０及びバス７３
Ｃの間の開放、或いは、接続を行う。また、バススイッ
チ回路５２Ｃ、５４Ｃ、５６Ｃは、それぞれ、バススイ
ッチ回路５０Ｃと同様に、ファンクションブロック回路
２２、２４、２６及びバス７３Ｃの間の開放、或いは、
接続を行う。

【０１０８】バススイッチ回路５０Ｃのスイッチ５０Ｓ
３Ｃは、ファンクションブロック回路２０及びバス７２
Ｃの間の開放、或いは、接続を行う。バススイッチ回路
５２Ｃ、５４Ｃ、５６Ｃは、それぞれ、バススイッチ回
路５０Ｃと同様に、ファンクションブロック回路２２、
２４、２６及びバス７２Ｃの間の開放、或いは、接続を
行う。

【０１０９】バススイッチ回路５０Ｃのスイッチ５０Ｓ
４Ｃは、ファンクションブロック回路２０及びバス７４
Ｃの間の開放、或いは、接続を行う。また、バススイッ
チ回路５２Ｃ、５４Ｃ、５６Ｃは、それぞれ、バススイ
ッチ回路５０Ｃと同様に、ファンクションブロック回路
２２、２４、２６及びバス７４Ｃの間の開放、或いは、
接続を行う。

【０１１０】バススイッチ回路５１Ｃのスイッチ５０Ｓ
１Ｃは、ファンクションブロック回路２１及びバス７２
Ｃの間の開放、或いは、接続を行う。バススイッチ回路
５３Ｃ、５５Ｃ、５７Ｃは、それぞれ、バススイッチ回
路５１Ｃと同様に、ファンクションブロック回路２３、
２５、２７及びバス７２Ｃの間の開放、或いは、接続を
行う。

【０１１１】バススイッチ回路５１Ｃのスイッチ５０Ｓ
２Ｃは、ファンクションブロック回路２１及びバス７４
Ｃ間の開放、或いは、接続を行う。バススイッチ回路５
３Ｃ、５５Ｃ、５７Ｃは、それぞれ、バススイッチ回路
５１Ｃと同様に、ファンクションブロック回路２３、２
５、２７及びバス７４Ｃの間の開放、或いは、接続を行
う。

【０１１２】バススイッチ回路５１Ｃのスイッチ５０Ｓ
３Ｃは、ファンクションブロック回路２１及びバス７１
Ｃの間の開放、或いは、接続を行う。また、バススイッ
チ回路５３Ｃ、５５Ｃ、５７Ｃは、それぞれ、バススイ
ッチ回路５１Ｃと同様に、ファンクションブロック回路
２３、２５、２７及びバス７１Ｃの間の開放、或いは、
接続を行う。

【０１１３】バススイッチ回路５１Ｃのスイッチ５０Ｓ
４Ｃは、ファンクションブロック回路２１及びバス７３
Ｃの間の開放、或いは、接続を行う。また、バススイッ
チ回路５３Ｃ、５５Ｃ、５７Ｃは、それぞれ、バススイ
ッチ回路５１Ｃと同様に、ファンクションブロック回路
２３、２５、２７及びバス７３Ｃの間の開放、或いは、
接続を行う。

【０１１４】以下に、第３実施形態の詳細な動作の説明
を図７〜図９を参照して行う。図９は、ファンクション
ブロック回路２０〜２７の作動を示すタイミングチャー
トである。先ず、ＣＣＴｒＣＨが各ＴｒＣＨ毎に分割さ
れて、そのＴｒＣＨ１の初期データがメモリ３１Ｃに格
納される。これと共に、ＴｒＣＨ２の初期データがメモ
リ３３Ｃに格納される。

【０１１５】以下、ファンクションブロック回路２０〜
２７は、図９に示すように、ＴｒＣＨ１の信号処理とＴ
ｒＣＨ２の信号処理とをファンクションブロック回路単
位の時分割で行う。

【０１１６】すなわち、ＴｒＣＨ１ファンクションブロ
ックカウンタ４９Ｃは、“制御回路４１Ｃ”に対して、
作動開始を指令する。それに伴い、制御回路４１Ｃは、
処理開始信号をファンクションブロック回路２０に送信
するとともに、バススイッチ回路５０Ｃのスイッチ５０
Ｓ１Ｃ、５０Ｓ３Ｃに対して、バスコントローラ制御信
号で、ＯＮを指示する。すると、バススイッチ回路５０
Ｃのスイッチ５０Ｓ１Ｃ、５０Ｓ３Ｃは、それぞれ、Ｏ
Ｎする。

【０１１７】よって、ファンクションブロック回路２０
は、アドレスバス６０ａＣを経てバススイッチ回路５０
Ｃのスイッチ５０Ｓ１Ｃ及びバス７１Ｃのアドレスバス
７１ａＣを通してメモリ３１Ｃに接続される。

【０１１８】さらに、ファンクションブロック回路２０
は、データバス６０ｄＣを経てバススイッチ回路５０Ｃ
のスイッチ５０Ｓ１及びバス７１Ｃのデータバス７１ｄ
Ｃを通してメモリ３１Ｃに接続される。

【０１１９】これと共に、ファンクションブロック回路
２０は、アドレスバス６０ａＣ’を経てバススイッチ回
路５０Ｃのスイッチ５０Ｓ３Ｃ及びバス７２Ｃのアドレ
スバス７２ａＣを通してメモリ３２Ｃに接続される。

【０１２０】さらに、ファンクションブロック回路２０
は、データバス６０ｄＣ’を経てバススイッチ回路５０
Ｃのスイッチ５０Ｓ３Ｃ及びバス７２Ｃのデータバス７
２ｄＣを通してメモリ３２Ｃに接続される。

【０１２１】ここで、ファンクションブロック回路２０
は、制御回路４１Ｃからの処理開始信号に基づいてＴｒ
ＣＨ１の１ｓｔデインターリーブの処理を開始する。

【０１２２】具体的には、ファンクションブロック回路
２０は、メモリ３１Ｃにアドレスを指定してメモリ３１
ＣからＴｒＣＨ１の初期データを読み出しながら、その
初期データの１ｓｔデインターリーブの処理しつつ、そ
の１ｓｔデインターリーブの処理データをアドレスを指
定してメモリ３２Ｃに書き込む。

【０１２３】これにより、図９中符号ｔ１’にて示すよ
うに、メモリ３１から初期データの読み出し処理と、メ
モリ３２への処理データの書き込み処理と、が時間的に
重複する。

【０１２４】次に、ファンクションブロック回路２０に
よる１ｓｔデインターリーブの処理データのメモリ３２
Ｃへの書き込みが完了すると、ファンクションブロック
回路２０は、バススイッチ制御回路４０Ｃの制御回路４
１Ｃに対し、処理終了信号を送信する。

【０１２５】そして、制御回路４１Ｃは、ＴｒＣＨ１フ
ァンクションブロックカウンタ４９Ｃ及びＴｒＣＨ２フ
ァンクションブロックカウンタ４９Ｃ’の双方に、処理
終了信号を送信するとともに、バススイッチ回路５０Ｃ
のスイッチ５０Ｓ１Ｃ、５０Ｓ３Ｃに、バスコントロー
ラ制御信号で、ＯＦＦを指示する。

【０１２６】さらに、バススイッチ回路５０Ｃのスイッ
チ５０Ｓ１Ｃは、ＯＦＦして、ファンクションブロック
回路２０とメモリ３１Ｃとの間が開放される。これと共
に、スイッチ５０Ｓ３Ｃは、ＯＦＦして、ファンクショ
ンブロック回路２０とメモリ３２Ｃとの間が開放され
る。

【０１２７】ここで、ＴｒＣＨ２ファンクションブロッ
クカウンタ４９Ｃ’は、処理終了信号を受けると、“制
御回路４１Ｃ”に対して、作動開始を指令する。する
と、制御回路４１Ｃは、作動開始の指令を受けると、処
理開始信号をファンクションブロック回路２０に送信す
るとともに、バススイッチ回路５１Ｃのスイッチ５０Ｓ
２Ｃ、５０Ｓ４Ｃに、バスコントローラ制御信号で、Ｏ
Ｎを指示する。

【０１２８】すると、スイッチ５０Ｓ２ＣはＯＮして、
ファンクションブロック回路２０は、アドレスバス６０
ａＣを経てバススイッチ回路５０Ｃのスイッチ５０Ｓ２
Ｃ及びバス７３Ｃのアドレスバス７３ａＣを通してメモ
リ３３Ｃに接続される。

【０１２９】さらに、ファンクションブロック回路２０
は、データバス６０ｄＣを経てバススイッチ回路５０Ｃ
のスイッチ５０Ｓ２Ｃ及びバス７３Ｃのデータバス７３
ｄＣを通してメモリ３３Ｃに接続される。

【０１３０】これと共に、スイッチ５０Ｓ４ＣはＯＮし
て、ファンクションブロック回路２０は、アドレスバス
６０ａＣ’を経て、バススイッチ回路５０Ｃのスイッチ
５０Ｓ４Ｃ及びバス７４Ｃのアドレスバス７４ａＣを通
してメモリ３４Ｃに接続される。

【０１３１】さらに、ファンクションブロック回路２０
は、データバス６０ｄＣ’を経てバススイッチ回路５０
Ｃのスイッチ５０Ｓ４Ｃ及びバス７４Ｃのデータバス７
４ｄＣを通してメモリ３４Ｃに接続される。

【０１３２】ここで、ファンクションブロック回路２０
は、制御回路４１Ｃからの処理開始信号に基づいてＴｒ
ＣＨ２の１ｓｔデインターリーブの処理を開始する。

【０１３３】具体的には、ファンクションブロック回路
２０は、アドレスを指定してメモリ３３ＣからＴｒＣＨ
２の初期データを読み出し、その読み出したＴｒＣＨ２
の初期データの１ｓｔデインターリーブの処理を行っ
て、その処理データをアドレスを指定してメモリ３４Ｃ
に書き込む。

【０１３４】これにより、図９中符号ｔ２’に示すよう
に、メモリ３４Ｃから初期データの読み出し処理と、メ
モリ３３Ｃへの処理データの書き込み処理と、が時間的
に重複する。

【０１３５】これと同時に、ＴｒＣＨ１ファンクション
ブロックカウンタ４９Ｃは、制御回路４１Ｃからの処理
終了信号を受けると、“制御回路４２Ｃ”に対して、作
動開始を指令する。

【０１３６】すると、制御回路４２Ｃは、作動開始の指
令を受けると、処理開始信号をファンクションブロック
回路２１に送信するとともに、バススイッチ回路５１Ｃ
のスイッチ５１Ｓ１Ｃ、５１Ｓ３Ｃに、バスコントロー
ラ制御信号で、ＯＮを指示する。

【０１３７】すると、スイッチ５１Ｓ１ＣはＯＮして、
ファンクションブロック回路２１は、アドレスバス６１
ａＣを経てバススイッチ回路５１Ｃのスイッチ５１Ｓ１
Ｃ及びバス７２Ｃのアドレスバス７２ａＣを通してメモ
リ３２Ｃに接続される。

【０１３８】さらに、ファンクションブロック回路２１
は、データバス６１ｄＣ’を経てバススイッチ回路５１
Ｃのスイッチ５１Ｓ３Ｃ及びバス７１Ｃのデータバス７
１ｄＣを通してメモリ３２Ｃに接続される。

【０１３９】これと共に、バススイッチ回路５１Ｃのス
イッチ５１Ｓ３Ｃは、ＯＮして、ファンクションブロッ
ク回路２１は、アドレスバス６１ａＣ’を経てバススイ
ッチ回路５１Ｃのスイッチ５１Ｓ３Ｃ及びバス７１Ｃの
アドレスバス７１ａＣを通してメモリ３１Ｃに接続され
る。

【０１４０】さらに、ファンクションブロック回路２１
は、データバス６１ｄＣ’を経てバススイッチ回路５１
Ｃのスイッチ５１Ｓ３Ｃ及びバス７１Ｃのデータバス７
１ｄＣを通してメモリ３１Ｃに接続される。

【０１４１】ここで、ファンクションブロック回路２１
は、制御回路４２Ｃからの処理開始信号に基づいてＴｒ
ＣＨ１のＤＴＸ削除処理の処理を開始する。

【０１４２】具体的には、ファンクションブロック回路
２１は、アドレスを指定してメモリ３２ＣからＴｒＣＨ
１の１ｓｔデインターリーブの処理データを読み出し、
その読み出した処理データのＤＴＸ削除処理を行って、
そのＤＴＸ削除処理の処理データをアドレスを指定して
メモリ３１Ｃに書き込む。以降、同様に、データ処理が
行われる。

【０１４３】なお、上記第１〜３実施形態では、ファン
クションブロック回路単位の時分割処理を行うＴｒＣＨ
数を「２」として、２つのバスを採用した例について説
明したが、これに限らず、ファンクションブロック回路
単位の時分割処理を行うＴｒＣＨ数を「３以上」とし
て、ＴｒＣＨ数に対応する数のバスを採用してもよい。

【図面の簡単な説明】

【図１】本発明に係る信号処理装置の第１実施形態の構
成を示すブロック図である。

【図２】図１に示す信号処理装置の部分的詳細を示すブ
ロック図である。

【図３】図１に示す信号処理装置の作動を示すタイミン
グチャートである。

【図４】本発明に係る信号処理装置の第２実施形態の構
成を示すブロック図である。

【図５】図４に示す信号処理装置の部分的詳細を示すブ
ロック図である。

【図６】図４に示す信号処理装置の作動を示すタイミン
グチャートである。

【図７】本発明に係る信号処理装置の第３実施形態の構
成を示すブロック図である。

【図８】図７に示す信号処理装置の部分的詳細を示すブ
ロック図である。

【図９】図８に示す信号処理装置の作動を示すタイミン
グチャートである。

【図１０】無線通信端末の概略構成を示すブロック図で
ある。

【図１１】チャネルコーデック部の概略的作動を説明す
るための図である。

【図１２】従来の信号処理装置の構成を示すブロック図
である。

【図１３】図１２に示す信号処理装置の作動を示すタイ
ミングチャートである。

【符号の説明】

２０…ファンクションブロック回路、３１、３２…メモ
リ、６１…制御回路。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B060 MB02 5B061 FF01 GG01 PP05 5K014 AA01 BA05 FA16 HA05 HA08 5K022 EE11 EE32

Claims (10)

【特許請求の範囲】
1. 【請求項１】 記憶データを記憶する記憶部（３１Ａ、
   ３２Ａ）と、 前記記憶部に接続された第１及び第２のアドレスデータ
   バス（７１Ａ、７２Ａ）と、 直列的に信号処理してこの信号処理毎に処理データを求
   める各信号処理回路（２０〜２７）と、 前記各信号処理回路に接続されて、前記記憶部に対して
   前記記憶データの読み出しを行うための入力アドレスデ
   ータ線（６０ａＡ〜６７ａＡ、６０ｄＡ〜６７ｄＡ）
   と、 前記各信号処理回路に接続されて、前記記憶部に対して
   前記処理データの書き込みを行うための出力アドレスデ
   ータ線（６０ａＡ’〜６７ａＡ’、６０ｄＡ’〜６７ｄ
   Ａ’）と、 前記入力アドレスデータ線及び前記第１のアドレスデー
   タバスの間を開放或いは接続するとともに、前記出力デ
   ータアドレス線及び前記第２のアドレスデータバスの間
   を開放或いは接続するバススイッチ回路（５０Ａ〜５７
   Ａ）と、 前記入力アドレスデータ線及び前記第１のアドレスデー
   タバスの間を接続させるとともに、前記出力データアド
   レス線及び前記第２のアドレスデータバスの間を接続さ
   せるように前記バススイッチ回路を制御するバススイッ
   チ制御回路（４０Ａ）とを有し、 前記各信号処理回路は、前記記憶データの読み出しと前
   記処理データの書き込みとを前記信号処理毎に同時に行
   うことを特徴とする信号処理装置。
2. 【請求項２】 前記バススイッチ回路は、 前記入力アドレスデータ線及び前記第１のアドレスデー
   タバスの間を開放或いは接続する第１のスイッチ（５０
   Ｓ１Ａ〜５７Ｓ１Ａ）と前記出力データアドレス線及び
   前記第２のアドレスデータバスの間を開放或いは接続す
   る第２のスイッチ（５０Ｓ２Ａ〜５７Ｓ２Ａ）で構成さ
   れていることを特徴とする請求項１に記載の信号処理装
   置。
3. 【請求項３】 前記バススイッチ制御回路は、 前記各信号処理回路のうち何れの処理回路が信号処理す
   るかを管理する手段（４９Ａ）と、 前記管理に基づいて前記各信号処理回路に前記信号処理
   を指示する手段（４１Ａ〜４８Ａ） で構成されることを特徴とする請求項１又は２に記載の
   信号処理装置。
4. 【請求項４】 処理単位毎に記憶データを記憶する記憶
   部（３１Ｂ、３２Ｂ）と、 前記記憶部に接続された前記処理単位毎のアドレスデー
   タバス（７１Ｂ、７２Ｂ）と、 前記処理単位毎に直列的に信号処理して、この信号処理
   毎に処理データを求める各信号処理回路（２０〜２７）
   と、 前記各信号処理回路に接続されて、前記記憶部に対して
   前記記憶データの読み出しを行うとともに、前記記憶部
   に対して前記処理データの書き込みを行うための入出力
   アドレスデータ線（６０ａＢ〜６７ａＢ、６０ｄＢ〜６
   ７ｄＢ）と、 前記処理単位毎の前記アドレスデータバス及び前記入出
   力アドレス線の間を開放或いは接続するバススイッチ回
   路（５０Ｂ〜５７Ｂ）と、 前記入出力アドレス線に、互いに異なる処理単位のアド
   レスデータバスを同時に接続させるように前記バススイ
   ッチ回路を制御するバススイッチ制御回路（４０Ｂ）と
   を有し、 前記各信号処理回路は、前記互いに異なる処理単位の前
   記記憶データの読み出しを並列的に行うとともに、前記
   互いに異なる処理単位の前記処理データの書き込みを並
   列的に行うことを特徴とする信号処理装置。
5. 【請求項５】 前記バススイッチ回路は、 前記処理単位毎の前記アドレスデータバス及び前記入出
   力アドレス線の間を前記処理単位毎に開放或いは接続す
   るスイッチ（５０Ｓ１Ｂ〜５７Ｓ１Ｂ、５０Ｓ２Ｂ〜５
   ７Ｓ２Ｂ）を有することを特徴とする請求項４に記載の
   信号処理装置。
6. 【請求項６】 前記バススイッチ制御回路は、 前記各信号処理回路のうち何れの処理回路が信号処理す
   るかを管理する手段（４９Ｂ、４９Ｂ’）と、 前記管理に基づいて前記各信号処理回路に前記信号処理
   を指示する手段（４１Ｂ〜４８Ｂ）で構成されることを
   特徴とする請求項４又は５に記載の信号処理装置。
7. 【請求項７】 処理単位毎に記憶データを記憶する記憶
   部（３１Ｃ、３２Ｃ、３３Ｃ、３４Ｃ）と、 前記記憶部に接続された前記処理単位毎の第１のアドレ
   スデータバス（７１Ｃ、７３Ｃ）と、前記処理単位毎の
   第２のアドレスデータバス（７２Ｃ、７４Ｃ）と、 前記処理単位毎に直列的に信号処理して、この信号処理
   毎に処理データを求める各信号処理回路（２０〜２７）
   と、 前記各信号処理回路に接続されて、前記記憶部に対して
   前記記憶データの読み出しを行うための入力アドレスデ
   ータ線（６０ａＣ〜６７ａＣ、６０ｄＣ〜６７ｄＣ）
   と、 前記各信号処理回路に接続されて、前記記憶部に対して
   前記処理データの書き込みを行うための出力アドレスデ
   ータ線（６０ａＣ’〜６７ａＣ’、６０ｄＣ’〜６７ｄ
   Ｃ’）と、 前記第１のアドレスデータバス及び前記入力アドレスデ
   ータ線の間を開放或いは接続するとともに、前記第２の
   アドレスデータバス及び前記出力アドレスデータ線の間
   を開放或いは接続するバススイッチ回路（５０Ｃ〜５７
   Ｃ）と、 前記第１のアドレスデータバス及び前記入力アドレスデ
   ータ線の間を接続させるとともに、前記第２のアドレス
   データバス及び前記出力アドレスデータ線の間を接続さ
   せるように前記バススイッチ回路を制御するバススイッ
   チ制御回路（４０Ｃ）とを有し、 前記各信号処理回路は、前記記憶データの読み出しと前
   記処理データの書き込みとを前記信号処理毎に同時に行
   い、 さらに、前記各信号処理回路は、前記互いに異なる処理
   単位の前記記憶データの読み出しを並列的に行うととも
   に、前記互いに異なる処理単位の前記処理データの書き
   込みを並列的に行うことを特徴とする信号処理装置。
8. 【請求項８】 前記バススイッチ回路は、 前記第１のアドレスデータバス及び前記入力アドレスデ
   ータ線の間を開放或いは接続する第１のスイッチ（５０
   Ｓ１Ｃ〜５７Ｓ１Ｃ、５０Ｓ３Ｃ〜５７Ｓ１Ｃ）と、 前記第２のアドレスデータバス及び前記出力アドレスデ
   ータ線の間を開放或いは接続する第２のスイッチ（５０
   Ｓ２Ｃ〜５７Ｓ２Ｃ、５０Ｓ４Ｃ〜５７Ｓ４Ｃ）で構成
   されていることを特徴とする請求項７に記載の信号処理
   装置。
9. 【請求項９】 前記バススイッチ制御回路は、 前記各信号処理回路のうち何れの処理回路が信号処理す
   るかを管理する手段（４９Ｃ、４９Ｃ’）と、 前記管理に基づいて前記各信号処理回路に前記信号処理
   を指示する手段（４１Ｃ〜４８Ｃ）で構成されることを
   特徴とする請求項７又は８に記載の信号処理装置。
10. 【請求項１０】 前記記憶部は、前記信号処理毎に処理
    データを前記記憶データとして記憶することを特徴とす
    る請求項１〜９のいずれか１つに記載の信号処理装置。