JP2002268603A - プラズマディスプレイパネルの階調表示処理装置及び処理方法 - Google Patents
プラズマディスプレイパネルの階調表示処理装置及び処理方法Info
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- JP2002268603A JP2002268603A JP2001058082A JP2001058082A JP2002268603A JP 2002268603 A JP2002268603 A JP 2002268603A JP 2001058082 A JP2001058082 A JP 2001058082A JP 2001058082 A JP2001058082 A JP 2001058082A JP 2002268603 A JP2002268603 A JP 2002268603A
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Abstract
(57)【要約】
【課題】 サブフィールドを増加させることなく表示階
調を増加させ、ＰＤＰの最大輝度の低下を抑制する。 【解決手段】 ＰＤＰ１００内の隣接画像Ａ，Ｂ用の映
像信号を入力すると、それぞれ８ビットのデータに変換
し、この８ビットデータに対しγ逆変換処理を行って１
０ビットデータとするとともに、画素Ａ，Ｂ用の１０ビ
ットデータをそれぞれ上位の８ビットデータと下位の２
ビットデータとに分割し、平均計算／桁上がり検出部２
５は、画素Ａ，Ｂ用の下位２ビットデータの平均値を演
算し、データセレクタ２６はこの平均値に基づき画素
Ａ，Ｂの８ビットデータにそれぞれ値「１」を加算する
か否かの加算パターンを決定し、その加算パターンにし
たがって処理した８ビットデータを階調表示データとし
てＰＤＰへ出力する。
調を増加させ、ＰＤＰの最大輝度の低下を抑制する。 【解決手段】 ＰＤＰ１００内の隣接画像Ａ，Ｂ用の映
像信号を入力すると、それぞれ８ビットのデータに変換
し、この８ビットデータに対しγ逆変換処理を行って１
０ビットデータとするとともに、画素Ａ，Ｂ用の１０ビ
ットデータをそれぞれ上位の８ビットデータと下位の２
ビットデータとに分割し、平均計算／桁上がり検出部２
５は、画素Ａ，Ｂ用の下位２ビットデータの平均値を演
算し、データセレクタ２６はこの平均値に基づき画素
Ａ，Ｂの８ビットデータにそれぞれ値「１」を加算する
か否かの加算パターンを決定し、その加算パターンにし
たがって処理した８ビットデータを階調表示データとし
てＰＤＰへ出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、プラズマディスプ
レイパネルの階調表示処理装置及び処理方法に関する。
レイパネルの階調表示処理装置及び処理方法に関する。
【０００２】
【従来の技術】プラズマディスプレイパネル（以下、Ｐ
ＤＰ）では、１フレーム期間を、点灯期間（維持放電期
間；発光輝度に比例）の相対比が各々異なる複数のサブ
フィールドＳＦ１〜ＳＦ８により構成している。そし
て、入力したアナログ映像信号をＡ／Ｄ変換することに
よりサブフィールド数に応じたビット数のデジタル信号
に変換し、このビットデータに基づいて対応の画素を適
宜のサブフィールドにより点灯させて所定の階調の画像
を表示している。図８の例では、８個の階調ビットによ
り２５６階調表示を行う例であり、最上位の階調ビット
（８ビット目）がＳＦ１に対応するとともに、以下順
に、階調ビット（７ビット目）がＳＦ２に、階調ビット
（６ビット目）がＳＦ３に、階調ビット（５ビット目）
がＳＦ４に、階調ビット（４ビット目）がＳＦ５に、階
調ビット（３ビット目）がＳＦ６に、階調ビット（２ビ
ット目）がＳＦ７にそれぞれ対応し、最下位の階調ビッ
ト（１ビット目）がＳＦ８に対応する。
ＤＰ）では、１フレーム期間を、点灯期間（維持放電期
間；発光輝度に比例）の相対比が各々異なる複数のサブ
フィールドＳＦ１〜ＳＦ８により構成している。そし
て、入力したアナログ映像信号をＡ／Ｄ変換することに
よりサブフィールド数に応じたビット数のデジタル信号
に変換し、このビットデータに基づいて対応の画素を適
宜のサブフィールドにより点灯させて所定の階調の画像
を表示している。図８の例では、８個の階調ビットによ
り２５６階調表示を行う例であり、最上位の階調ビット
（８ビット目）がＳＦ１に対応するとともに、以下順
に、階調ビット（７ビット目）がＳＦ２に、階調ビット
（６ビット目）がＳＦ３に、階調ビット（５ビット目）
がＳＦ４に、階調ビット（４ビット目）がＳＦ５に、階
調ビット（３ビット目）がＳＦ６に、階調ビット（２ビ
ット目）がＳＦ７にそれぞれ対応し、最下位の階調ビッ
ト（１ビット目）がＳＦ８に対応する。
【０００３】各サブフィールドＳＦ１〜ＳＦ８は、維持
放電期間がそれぞれ例えば階調数（発光輝度の相対比：
発光パルス（維持パルス）数に比例）１２８，６４，３
２，１６，８，４，２，１として重み付けされるもので
あり、図８の例のように発光輝度順に配列するのが最も
表示効率が良いとされ、こうした２５６階調の各サブフ
ィールドＳＦ１〜ＳＦ８に基づきＰＤＰの表示が行われ
る。
放電期間がそれぞれ例えば階調数（発光輝度の相対比：
発光パルス（維持パルス）数に比例）１２８，６４，３
２，１６，８，４，２，１として重み付けされるもので
あり、図８の例のように発光輝度順に配列するのが最も
表示効率が良いとされ、こうした２５６階調の各サブフ
ィールドＳＦ１〜ＳＦ８に基づきＰＤＰの表示が行われ
る。
【０００４】
【発明が解決しようとする課題】階調表示を行うＰＤＰ
では、ＣＲＴの発光特性と互換性を保つために、γ補正
（階調補正）の逆補正であるγ逆補正と呼ばれる補正を
行っている。即ち、図７に示すように、アナログ入力映
像信号ａがレベル調整部１１でレベル調整され、さらに
８ビットのＡ／Ｄ変換部１２により８ビットのデジタル
映像データに変換された後、８ビットのγ逆補正部１９
によりγ逆補正され、フレームメモリ１３及び出力処理
部１４を介してＰＤＰ１００に出力されるようになって
いる。
では、ＣＲＴの発光特性と互換性を保つために、γ補正
（階調補正）の逆補正であるγ逆補正と呼ばれる補正を
行っている。即ち、図７に示すように、アナログ入力映
像信号ａがレベル調整部１１でレベル調整され、さらに
８ビットのＡ／Ｄ変換部１２により８ビットのデジタル
映像データに変換された後、８ビットのγ逆補正部１９
によりγ逆補正され、フレームメモリ１３及び出力処理
部１４を介してＰＤＰ１００に出力されるようになって
いる。
【０００５】このように、デジタル映像データについて
階調補正の逆補正であるγ逆補正を行った場合、ＰＤＰ
１００に表示される表示画像のうち特に低輝度部分の表
示階調が著しく低下するという問題が生じ、画質劣化に
つながる。こうした画質劣化を回避するために、表示階
調を２５６階調から５１２階調に倍増させることが考え
られるが、表示階調を増加させると、サブフィールド数
が増加することから、最大輝度が低下するという問題が
生じるとともに、サブフィールド内の発光パルス数の増
加に起因して動画疑似輪郭（動画偽輪郭；例えば人の頬
のように滑らかに変化している部分に階調の乱れが生じ
る現象）と呼ばれる画質劣化が生じる。
階調補正の逆補正であるγ逆補正を行った場合、ＰＤＰ
１００に表示される表示画像のうち特に低輝度部分の表
示階調が著しく低下するという問題が生じ、画質劣化に
つながる。こうした画質劣化を回避するために、表示階
調を２５６階調から５１２階調に倍増させることが考え
られるが、表示階調を増加させると、サブフィールド数
が増加することから、最大輝度が低下するという問題が
生じるとともに、サブフィールド内の発光パルス数の増
加に起因して動画疑似輪郭（動画偽輪郭；例えば人の頬
のように滑らかに変化している部分に階調の乱れが生じ
る現象）と呼ばれる画質劣化が生じる。
【０００６】したがって、本発明は、サブフィールドを
増加させることなく表示階調を増加させ、動画疑似輪郭
等の画質劣化の低減を可能にすることを目的とする。
増加させることなく表示階調を増加させ、動画疑似輪郭
等の画質劣化の低減を可能にすることを目的とする。
【０００７】
【課題を解決するための手段】このような課題を解決す
るために本発明は、複数の画素のうち隣接した第１及び
第２の画素用のアナログ映像信号を入力すると、それぞ
れｍ（ｍは正の整数）ビットのデータに変換する変換部
（Ａ／Ｄ変換部）と、変換されたｍビットのデータに対
し所定の補正処理を行って前記ｍより大のｎ（ｎは正の
整数）ビットのデータとして出力する補正処理部（γ逆
補正部）と、分割された第１及び第２の画素用の上位の
ｍビットデータと下位の（ｎ−ｍ）ビットデータのう
ち、前記（ｎ−ｍ）ビットデータの平均値を演算する平
均値演算部（平均計算／桁上がり検出部）と、平均値演
算部の演算結果に基づいて第１及び第２の画素用のｍビ
ットデータに対し所定値を配分処理する配分処理部（デ
ータセレクタ）と、配分処理部の配分処理結果に基づく
ｍビットデータを階調表示データとしてＰＤＰへ出力す
る出力部とを備えるようにしたものである。
るために本発明は、複数の画素のうち隣接した第１及び
第２の画素用のアナログ映像信号を入力すると、それぞ
れｍ（ｍは正の整数）ビットのデータに変換する変換部
（Ａ／Ｄ変換部）と、変換されたｍビットのデータに対
し所定の補正処理を行って前記ｍより大のｎ（ｎは正の
整数）ビットのデータとして出力する補正処理部（γ逆
補正部）と、分割された第１及び第２の画素用の上位の
ｍビットデータと下位の（ｎ−ｍ）ビットデータのう
ち、前記（ｎ−ｍ）ビットデータの平均値を演算する平
均値演算部（平均計算／桁上がり検出部）と、平均値演
算部の演算結果に基づいて第１及び第２の画素用のｍビ
ットデータに対し所定値を配分処理する配分処理部（デ
ータセレクタ）と、配分処理部の配分処理結果に基づく
ｍビットデータを階調表示データとしてＰＤＰへ出力す
る出力部とを備えるようにしたものである。
【０００８】この場合、配分処理部は、平均値演算部の
演算結果に応じて、第１，第２の画素用のｍビットデー
タに対し所定値を配分しない第１のモード及び第１の画
素用のｍビットデータに対し値「１」を所定値として配
分する第２のモード並びに第１，第２の画素用のｍビッ
トデータに対し値「１」を所定値として配分する第３の
モードの何れか１つを選択するものである。また、配分
処理部は、第１の画素と第２の画素とをライン毎に入れ
替えて処理するものである。
演算結果に応じて、第１，第２の画素用のｍビットデー
タに対し所定値を配分しない第１のモード及び第１の画
素用のｍビットデータに対し値「１」を所定値として配
分する第２のモード並びに第１，第２の画素用のｍビッ
トデータに対し値「１」を所定値として配分する第３の
モードの何れか１つを選択するものである。また、配分
処理部は、第１の画素と第２の画素とをライン毎に入れ
替えて処理するものである。
【０００９】また、配分処理部は、奇数フィールドで
は、第１ないし第３のモードの何れか１つを選択すると
ともに、偶数フィールドでは、第１，第２の画素用のｍ
ビットデータに対し所定値を配分しない第４のモード及
び第２の画素用のｍビットデータに対し値「１」を所定
値として配分する第５のモードの何れかを選択するもの
である。さらに、平均値演算部は、第１及び第２の画素
用の一方の（ｎ−ｍ）ビットデータの第１及び第２の画
素用の他方のｍビットデータへの桁上がりが可能となる
桁上がり可能状態を検出する検出手段を有し、配分処理
部は、検出手段により桁上がり可能状態が検出される
と、奇数フィールドでは前記第２のモードを選択し、偶
数フィールドでは第１の画素用のｍビットデータに対し
値「１」を所定値として配分する第６のモード及び前記
第４のモードの一方を選択するようにしたものである。
は、第１ないし第３のモードの何れか１つを選択すると
ともに、偶数フィールドでは、第１，第２の画素用のｍ
ビットデータに対し所定値を配分しない第４のモード及
び第２の画素用のｍビットデータに対し値「１」を所定
値として配分する第５のモードの何れかを選択するもの
である。さらに、平均値演算部は、第１及び第２の画素
用の一方の（ｎ−ｍ）ビットデータの第１及び第２の画
素用の他方のｍビットデータへの桁上がりが可能となる
桁上がり可能状態を検出する検出手段を有し、配分処理
部は、検出手段により桁上がり可能状態が検出される
と、奇数フィールドでは前記第２のモードを選択し、偶
数フィールドでは第１の画素用のｍビットデータに対し
値「１」を所定値として配分する第６のモード及び前記
第４のモードの一方を選択するようにしたものである。
【００１０】
【発明の実施の形態】以下、本発明について図面を参照
して説明する。図１は、本発明を適用したＰＤＰ（プラ
ズマディスプレイパネル）装置の構成を示すブロック図
である。図１において、本ＰＤＰ装置は、ＰＤＰ１００
を有するとともに、入力したアナログ映像信号ａのレベ
ルを調整するレベル調整部１１と、レベル調整された映
像信号をデジタル映像データに変換するＡ／Ｄ変換部１
２と、デジタル映像データを蓄積するフレームメモリ１
３と、フレームメモリ１３のデジタル映像データをＰＤ
Ｐ１００へ出力する出力処理部１４と、アナログ映像信
号ａから同期信号を分離する同期分離部１５と、前記同
期信号に基づきタイミングパルスを発生するタイミング
パルス発生部１６と、前記タイミングパルスに基づきフ
レームメモリ１３へのデータの蓄積及びフレームメモリ
１３から出力処理部１４へのデータの出力を制御するメ
モリ制御部１７と、前記タイミングパルスに基づきＰＤ
Ｐ１００の駆動パルスを発生する駆動タイミング発生部
１８とを有している。
して説明する。図１は、本発明を適用したＰＤＰ（プラ
ズマディスプレイパネル）装置の構成を示すブロック図
である。図１において、本ＰＤＰ装置は、ＰＤＰ１００
を有するとともに、入力したアナログ映像信号ａのレベ
ルを調整するレベル調整部１１と、レベル調整された映
像信号をデジタル映像データに変換するＡ／Ｄ変換部１
２と、デジタル映像データを蓄積するフレームメモリ１
３と、フレームメモリ１３のデジタル映像データをＰＤ
Ｐ１００へ出力する出力処理部１４と、アナログ映像信
号ａから同期信号を分離する同期分離部１５と、前記同
期信号に基づきタイミングパルスを発生するタイミング
パルス発生部１６と、前記タイミングパルスに基づきフ
レームメモリ１３へのデータの蓄積及びフレームメモリ
１３から出力処理部１４へのデータの出力を制御するメ
モリ制御部１７と、前記タイミングパルスに基づきＰＤ
Ｐ１００の駆動パルスを発生する駆動タイミング発生部
１８とを有している。
【００１１】また、本ＰＤＰ装置は、この他、Ａ／Ｄ変
換部１２によりＡ／Ｄ変換された８ビットのデジタル映
像データに対して、階調補正（γ補正）の逆補正である
γ逆補正演算を行い１０ビットのデータとして出力する
γ逆補正部１９と、γ逆補正部１９によりγ逆補正演算
された１０ビットのデータに対して後述の図２に示す各
部の所定の演算処理により８ビットのデータ映像データ
としてフレームメモリ１３へ出力するラウンディング部
２０とを有している。
換部１２によりＡ／Ｄ変換された８ビットのデジタル映
像データに対して、階調補正（γ補正）の逆補正である
γ逆補正演算を行い１０ビットのデータとして出力する
γ逆補正部１９と、γ逆補正部１９によりγ逆補正演算
された１０ビットのデータに対して後述の図２に示す各
部の所定の演算処理により８ビットのデータ映像データ
としてフレームメモリ１３へ出力するラウンディング部
２０とを有している。
【００１２】図２はラウンディング部２０の構成を示す
ブロック図である。ラウンディング部２０は、加算部２
１，２２と、遅延部２３，２４と、平均計算／桁上がり
検出部２５と、データセレクタ２６とからなる。ところ
で、Ａ／Ｄ変換部１２によりＡ／Ｄ変換された８ビット
のデジタル映像データは、前述したようにγ逆補正部１
９によりγ逆補正演算が行われて１０ビットのデータと
して出力される。ラウンディング部２０ではこの１０ビ
ットデータを図２に示すように表示可能な上位の８ビッ
トデータと、この８ビットデータ以外の下位の２ビット
データに分割する。ここで、分割された下位の２ビット
データはＰＤＰ１００内の隣接画素Ａ，Ｂを１組とした
平均計算用に割り当てられる。
ブロック図である。ラウンディング部２０は、加算部２
１，２２と、遅延部２３，２４と、平均計算／桁上がり
検出部２５と、データセレクタ２６とからなる。ところ
で、Ａ／Ｄ変換部１２によりＡ／Ｄ変換された８ビット
のデジタル映像データは、前述したようにγ逆補正部１
９によりγ逆補正演算が行われて１０ビットのデータと
して出力される。ラウンディング部２０ではこの１０ビ
ットデータを図２に示すように表示可能な上位の８ビッ
トデータと、この８ビットデータ以外の下位の２ビット
データに分割する。ここで、分割された下位の２ビット
データはＰＤＰ１００内の隣接画素Ａ，Ｂを１組とした
平均計算用に割り当てられる。
【００１３】そして、その下位２ビットデータの平均値
計算結果に基づき、前記データセレクタ２６により、以
下の（１）〜（３）の３通りの加算パターンの何れかが
選択される。 （１）加算パターン：画素Ａ，画素Ｂともに「０」を
加算する。 （２）加算パターン：画素Ａのみに「１」を加算す
る。 （３）加算パターン：画素Ａ，画素Ｂともに「１」を
加算する。
計算結果に基づき、前記データセレクタ２６により、以
下の（１）〜（３）の３通りの加算パターンの何れかが
選択される。 （１）加算パターン：画素Ａ，画素Ｂともに「０」を
加算する。 （２）加算パターン：画素Ａのみに「１」を加算す
る。 （３）加算パターン：画素Ａ，画素Ｂともに「１」を
加算する。
【００１４】即ち、γ逆補正部１９によりγ逆補正され
た１０ビットの画素Ａ用及び画素Ｂ用のデータとが順次
ラウンディング部２０に到来するものとすると、分割さ
れた画素Ａ用の下位２ビットデータは遅延部２４で１画
素相当分遅延された後、画素Ｂ用の下位２ビットデータ
と同時に平均計算／桁上がり検出部２５へ入力される。
一方、分割された画素Ａ用の上位８ビットデータは加算
部２１を経由して遅延部２３で１画素相当分遅延された
後加算部２２へ入力される。このとき、同時に画素Ｂ用
の上位８ビットデータは加算部２１に入力される。即
ち、画素Ａ用の上位８ビットデータが加算部２２に入力
されるタイミングと、画素Ｂ用の上位８ビットデータが
加算部２１に入力されるタイミングと、画素Ａ用及び画
素Ｂ用の下位２ビットデータが平均計算／桁上がり検出
部２５に入力されるタイミングとは同一タイミングであ
る。
た１０ビットの画素Ａ用及び画素Ｂ用のデータとが順次
ラウンディング部２０に到来するものとすると、分割さ
れた画素Ａ用の下位２ビットデータは遅延部２４で１画
素相当分遅延された後、画素Ｂ用の下位２ビットデータ
と同時に平均計算／桁上がり検出部２５へ入力される。
一方、分割された画素Ａ用の上位８ビットデータは加算
部２１を経由して遅延部２３で１画素相当分遅延された
後加算部２２へ入力される。このとき、同時に画素Ｂ用
の上位８ビットデータは加算部２１に入力される。即
ち、画素Ａ用の上位８ビットデータが加算部２２に入力
されるタイミングと、画素Ｂ用の上位８ビットデータが
加算部２１に入力されるタイミングと、画素Ａ用及び画
素Ｂ用の下位２ビットデータが平均計算／桁上がり検出
部２５に入力されるタイミングとは同一タイミングであ
る。
【００１５】平均計算／桁上がり検出部２５は画素Ａ用
及び画素Ｂ用の下位２ビットデータの平均値を計算し、
その計算結果をデータセレクタ２６へ出力する。データ
セレクタ２６はその下位２ビットデータの平均値に基づ
き画素Ａ用及び画素Ｂ用の各８ビットデータに対する加
算値を求める。即ち、データセレクタ２６は、下位２ビ
ットデータの平均値に基づき前述の（１）〜（３）の３
通りの加算パターンのうちの１つを選択する。そして、
データセレクタ２６は、その選択結果に基づく加算値
を、駆動タイミング発生部１８から発生する垂直同期信
号ｖｄ（各フィールドを順次選択するための信号、即ち
奇数フィールド及び偶数フィールドを交互に選択するた
めの信号）、水平同期信号ｈｄ（同一フィールド内の各
水平ラインを順次選択するための信号）及び画素クロッ
クｃｌｋ（水平ラインの各画素を順次選択するためのク
ロック）にしたがって加算部２１，２２に出力する。こ
れにより、加算部２１，２２においてそれぞれ画素Ａ用
及び画素Ｂ用の各８ビットデータに前記加算値が加算さ
れる。したがって、ラウンディング部２０からは、画素
Ａ用及び画素Ｂ用の各８ビットデータに対し、下位２ビ
ットデータの平均値に基づく加算値が加算されて出力さ
れる。
及び画素Ｂ用の下位２ビットデータの平均値を計算し、
その計算結果をデータセレクタ２６へ出力する。データ
セレクタ２６はその下位２ビットデータの平均値に基づ
き画素Ａ用及び画素Ｂ用の各８ビットデータに対する加
算値を求める。即ち、データセレクタ２６は、下位２ビ
ットデータの平均値に基づき前述の（１）〜（３）の３
通りの加算パターンのうちの１つを選択する。そして、
データセレクタ２６は、その選択結果に基づく加算値
を、駆動タイミング発生部１８から発生する垂直同期信
号ｖｄ（各フィールドを順次選択するための信号、即ち
奇数フィールド及び偶数フィールドを交互に選択するた
めの信号）、水平同期信号ｈｄ（同一フィールド内の各
水平ラインを順次選択するための信号）及び画素クロッ
クｃｌｋ（水平ラインの各画素を順次選択するためのク
ロック）にしたがって加算部２１，２２に出力する。こ
れにより、加算部２１，２２においてそれぞれ画素Ａ用
及び画素Ｂ用の各８ビットデータに前記加算値が加算さ
れる。したがって、ラウンディング部２０からは、画素
Ａ用及び画素Ｂ用の各８ビットデータに対し、下位２ビ
ットデータの平均値に基づく加算値が加算されて出力さ
れる。
【００１６】このように、γ逆補正部１９からのγ逆補
正された、画素Ａ用及びこの画素Ａに隣接する画素Ｂ用
の１０ビットデータを上位の８ビットデータと下位の２
ビットデータとに分割し、画素Ａ用及び画素Ｂ用のそれ
ぞれの下位２ビットデータの平均値を求めるとともに、
その平均値に基づく加算値を求め、画素Ａ用及び画素Ｂ
用のそれぞれの上位８ビットデータに加算して８ビット
のデジタル映像データとしてフレームメモリ１３，出力
処理部１４を介してＰＤＰ１００へ出力するように構成
したものである。これにより、サブフィールドを増加さ
せる必要が無いことから、ＰＤＰ１００の最大輝度を低
下させることなく表示階調を４倍にして高画質の画像を
得ることができるとともに、動画疑似輪郭の悪化を防止
できる。
正された、画素Ａ用及びこの画素Ａに隣接する画素Ｂ用
の１０ビットデータを上位の８ビットデータと下位の２
ビットデータとに分割し、画素Ａ用及び画素Ｂ用のそれ
ぞれの下位２ビットデータの平均値を求めるとともに、
その平均値に基づく加算値を求め、画素Ａ用及び画素Ｂ
用のそれぞれの上位８ビットデータに加算して８ビット
のデジタル映像データとしてフレームメモリ１３，出力
処理部１４を介してＰＤＰ１００へ出力するように構成
したものである。これにより、サブフィールドを増加さ
せる必要が無いことから、ＰＤＰ１００の最大輝度を低
下させることなく表示階調を４倍にして高画質の画像を
得ることができるとともに、動画疑似輪郭の悪化を防止
できる。
【００１７】図３は、図２のラウンディング部２０の処
理対象となる隣接画素の例を示す図であり、ＰＤＰ１０
０の所定領域１０１内の奇数フィールドの或るラインに
おける隣接画素Ａ，Ｂのデータを次のラインでは画素
Ｂ，Ａとなるように入れ替えて処理する例である。ま
た、偶数フィールドにおいても、奇数フィールドの隣接
画素Ａ，Ｂとそれぞれ物理的に同一画素の画素ａ，ｂの
データを、次のラインでは画素ｂ，ａとなるように入れ
替えて処理する。このように、ラウンディング部２０の
データセレクタ２６が水平同期信号ｈｄ及び画素クロッ
クｃｌｋにしたがって処理対象の隣接画素のデータをラ
イン交互に入れ替えて前述した処理を行うことにより、
階調がなだらかに変化する部分が移動するときに発生す
る前記動画疑似輪郭による画質の劣化をさらに低減でき
る。
理対象となる隣接画素の例を示す図であり、ＰＤＰ１０
０の所定領域１０１内の奇数フィールドの或るラインに
おける隣接画素Ａ，Ｂのデータを次のラインでは画素
Ｂ，Ａとなるように入れ替えて処理する例である。ま
た、偶数フィールドにおいても、奇数フィールドの隣接
画素Ａ，Ｂとそれぞれ物理的に同一画素の画素ａ，ｂの
データを、次のラインでは画素ｂ，ａとなるように入れ
替えて処理する。このように、ラウンディング部２０の
データセレクタ２６が水平同期信号ｈｄ及び画素クロッ
クｃｌｋにしたがって処理対象の隣接画素のデータをラ
イン交互に入れ替えて前述した処理を行うことにより、
階調がなだらかに変化する部分が移動するときに発生す
る前記動画疑似輪郭による画質の劣化をさらに低減でき
る。
【００１８】さらに、平均計算／桁上がり検出部２５に
より計算された隣接画素の下位２ビットデータの平均値
に基づく前記加算パターンを図４に示すように、奇数フ
ィールドと偶数フィールドとで異なるようにする。即
ち、奇数フィールドにおいては、データセレクタ２６
は、下位２ビットデータの平均値、「００」、「０１」
（又は「１０」）、「１１」に対応して、それぞれ前述
の加算パターン、加算パターン、加算パターンを
選択する。一方、偶数フィールドにおいては、下位２ビ
ットデータの平均値が「００」又は「０１」の場合は、
前述の加算パターンを選択して、画素ａ，画素ｂとも
に「０」を加算する。また、下位２ビットデータの平均
値が「１０」又は「１１」の場合は、画素ｂのみに
「１」を加算する、加算パターンを選択する。このよ
うな図４の加算パターンを用いることにより、８ビット
の画像を表示するＰＤＰにおいて、１０ビット相当の中
間階調表示が可能になる。
より計算された隣接画素の下位２ビットデータの平均値
に基づく前記加算パターンを図４に示すように、奇数フ
ィールドと偶数フィールドとで異なるようにする。即
ち、奇数フィールドにおいては、データセレクタ２６
は、下位２ビットデータの平均値、「００」、「０１」
（又は「１０」）、「１１」に対応して、それぞれ前述
の加算パターン、加算パターン、加算パターンを
選択する。一方、偶数フィールドにおいては、下位２ビ
ットデータの平均値が「００」又は「０１」の場合は、
前述の加算パターンを選択して、画素ａ，画素ｂとも
に「０」を加算する。また、下位２ビットデータの平均
値が「１０」又は「１１」の場合は、画素ｂのみに
「１」を加算する、加算パターンを選択する。このよ
うな図４の加算パターンを用いることにより、８ビット
の画像を表示するＰＤＰにおいて、１０ビット相当の中
間階調表示が可能になる。
【００１９】図５は、ラウンディング部２０のデータセ
レクタ２６が図４に示す加算パターンにしたがって隣接
画素へ加算値を加算する状況を示す図である。即ち、平
均計算／桁上がり検出部２５により計算された隣接画素
の下位２ビットデータの平均値が図５（ａ−１）のよう
に「００」の場合は、データセレクタ２６は、奇数フィ
ールドの各隣接画素Ａ，Ｂ、及びこの隣接画素Ａ，Ｂに
対応する偶数フィールドの各隣接画素ａ，ｂにはともに
加算値「０」を加算する。これにより、その表示イメー
ジは図５（ｂ−１）のように変化せず階調は増加しな
い。また、隣接画素の下位２ビットデータの平均値が図
５（ａ−２）のように「０１」の場合は、データセレク
タ２６は、奇数フィールドの画素Ａのみに加算値「１」
を加算し、画素Ｂ及び隣接画素Ａ，Ｂに対応する偶数フ
ィールドの各隣接画素ａ，ｂにはともに加算値「０」を
加算する。これにより、その表示イメージは図５（ｂ−
２）のように、画素Ａ（ａ）に相当する部分の階調が増
加し、かつ隣接画素Ｂ（ｂ）との階調誤差も低減する。
レクタ２６が図４に示す加算パターンにしたがって隣接
画素へ加算値を加算する状況を示す図である。即ち、平
均計算／桁上がり検出部２５により計算された隣接画素
の下位２ビットデータの平均値が図５（ａ−１）のよう
に「００」の場合は、データセレクタ２６は、奇数フィ
ールドの各隣接画素Ａ，Ｂ、及びこの隣接画素Ａ，Ｂに
対応する偶数フィールドの各隣接画素ａ，ｂにはともに
加算値「０」を加算する。これにより、その表示イメー
ジは図５（ｂ−１）のように変化せず階調は増加しな
い。また、隣接画素の下位２ビットデータの平均値が図
５（ａ−２）のように「０１」の場合は、データセレク
タ２６は、奇数フィールドの画素Ａのみに加算値「１」
を加算し、画素Ｂ及び隣接画素Ａ，Ｂに対応する偶数フ
ィールドの各隣接画素ａ，ｂにはともに加算値「０」を
加算する。これにより、その表示イメージは図５（ｂ−
２）のように、画素Ａ（ａ）に相当する部分の階調が増
加し、かつ隣接画素Ｂ（ｂ）との階調誤差も低減する。
【００２０】また、隣接画素の下位２ビットデータの平
均値が図５（ａ−３）のように「１０」の場合は、デー
タセレクタ２６は、奇数フィールドの画素Ａと偶数フィ
ールドの画素ｂのみに加算値「１」を加算し、奇数フィ
ールドの画素Ｂ及び偶数フィールドの画素ａにはともに
加算値「０」を加算する。これにより、その表示イメー
ジは図５（ｂ−３）のように、隣接画素Ａ，Ｂ（ａ，
ｂ）の階調が増加し、かつ隣接画素間の階調誤差が生じ
ない。さらに、隣接画素の下位２ビットデータの平均値
が図５（ａ−４）のように「１１」の場合は、データセ
レクタ２６は、奇数フィールドの隣接画素Ａ，Ｂと偶数
フィールドの画素ｂに加算値「１」を加算し、偶数フィ
ールドの画素ａには加算値「０」を加算する。これによ
り、その表示イメージは図５（ｂ−４）のように、画素
Ａの階調が増加するとともに、画素Ｂ（ｂ）の階調がさ
らに増加し、かつ隣接画素間の階調誤差も低減できる。
均値が図５（ａ−３）のように「１０」の場合は、デー
タセレクタ２６は、奇数フィールドの画素Ａと偶数フィ
ールドの画素ｂのみに加算値「１」を加算し、奇数フィ
ールドの画素Ｂ及び偶数フィールドの画素ａにはともに
加算値「０」を加算する。これにより、その表示イメー
ジは図５（ｂ−３）のように、隣接画素Ａ，Ｂ（ａ，
ｂ）の階調が増加し、かつ隣接画素間の階調誤差が生じ
ない。さらに、隣接画素の下位２ビットデータの平均値
が図５（ａ−４）のように「１１」の場合は、データセ
レクタ２６は、奇数フィールドの隣接画素Ａ，Ｂと偶数
フィールドの画素ｂに加算値「１」を加算し、偶数フィ
ールドの画素ａには加算値「０」を加算する。これによ
り、その表示イメージは図５（ｂ−４）のように、画素
Ａの階調が増加するとともに、画素Ｂ（ｂ）の階調がさ
らに増加し、かつ隣接画素間の階調誤差も低減できる。
【００２１】このような、図４の加算パターンを用いて
中間階調表示を行うときに、隣接画素Ａ，Ｂの下位３ビ
ットの実際の値がそれぞれ、「１００」，「０１１」で
ある場合、平均計算／桁上がり検出部２５によりその隣
接画素Ａ，Ｂの下位２ビットデータの平均値を計算する
と「０１」となり、この結果、隣接画素Ａ，Ｂの下位３
ビットデータの表示上のデータは、それぞれ「１０
１」，「００１」となる。即ち、隣接画素Ａ，Ｂ間の下
位３ビットの実際の差分値が「００１」（「１００」−
「０１１」＝「００１」）と僅差であるのに対し、隣接
画素Ａ，Ｂ間の下位３ビットの表示上の差分値は「１０
０」（「１０１」−「００１」＝「１００」）となっ
て、大きな階調誤差を生じる。
中間階調表示を行うときに、隣接画素Ａ，Ｂの下位３ビ
ットの実際の値がそれぞれ、「１００」，「０１１」で
ある場合、平均計算／桁上がり検出部２５によりその隣
接画素Ａ，Ｂの下位２ビットデータの平均値を計算する
と「０１」となり、この結果、隣接画素Ａ，Ｂの下位３
ビットデータの表示上のデータは、それぞれ「１０
１」，「００１」となる。即ち、隣接画素Ａ，Ｂ間の下
位３ビットの実際の差分値が「００１」（「１００」−
「０１１」＝「００１」）と僅差であるのに対し、隣接
画素Ａ，Ｂ間の下位３ビットの表示上の差分値は「１０
０」（「１０１」−「００１」＝「１００」）となっ
て、大きな階調誤差を生じる。
【００２２】このため、平均計算／桁上がり検出部２５
では、隣接画素Ａ，Ｂの下位２ビットデータの値の組み
合わせが「００」と「１０」の組み合わせパターン、ま
たは「００」と「１１」の組み合わせパターンとなる場
合は、これらのパターンを桁上がりとして検出する。そ
して、データセレクタ２６に図６に示すような処理を行
わせ、階調誤差が生じないようにする。
では、隣接画素Ａ，Ｂの下位２ビットデータの値の組み
合わせが「００」と「１０」の組み合わせパターン、ま
たは「００」と「１１」の組み合わせパターンとなる場
合は、これらのパターンを桁上がりとして検出する。そ
して、データセレクタ２６に図６に示すような処理を行
わせ、階調誤差が生じないようにする。
【００２３】即ち、隣接画素Ａ，Ｂの下位２ビットデー
タの値が例えばそれぞれ「００」，「１０」となる図６
（ａ−１）の場合には、平均計算／桁上がり検出部２５
は平均値として例えば「０１」をデータセレクタ２６に
出力する。これにより、データセレクタ２６は、奇数フ
ィールドの画素Ａのみに加算値「１」を加算し、画素Ｂ
及び隣接画素Ａ，Ｂに対応する偶数フィールドの各隣接
画素ａ，ｂにはともに加算値「０」を加算する。したが
ってその表示イメージは図６（ｂ−１）のように、画素
Ａ（ａ）に相当する部分の階調を増加させることによ
り、画素Ｂ（ｂ）との階調誤差を低減することができ
る。なお、隣接画素Ａ，Ｂの下位２ビットデータの値が
例えばそれぞれ「１０」，「００」となる場合も同様で
あり、この場合は画素Ｂ（ｂ）に相当する部分の階調を
増加させることにより、画素Ａ（ａ）との階調誤差を低
減することができる。
タの値が例えばそれぞれ「００」，「１０」となる図６
（ａ−１）の場合には、平均計算／桁上がり検出部２５
は平均値として例えば「０１」をデータセレクタ２６に
出力する。これにより、データセレクタ２６は、奇数フ
ィールドの画素Ａのみに加算値「１」を加算し、画素Ｂ
及び隣接画素Ａ，Ｂに対応する偶数フィールドの各隣接
画素ａ，ｂにはともに加算値「０」を加算する。したが
ってその表示イメージは図６（ｂ−１）のように、画素
Ａ（ａ）に相当する部分の階調を増加させることによ
り、画素Ｂ（ｂ）との階調誤差を低減することができ
る。なお、隣接画素Ａ，Ｂの下位２ビットデータの値が
例えばそれぞれ「１０」，「００」となる場合も同様で
あり、この場合は画素Ｂ（ｂ）に相当する部分の階調を
増加させることにより、画素Ａ（ａ）との階調誤差を低
減することができる。
【００２４】また、隣接画素Ａ，Ｂの下位２ビットデー
タの値が例えばそれぞれ「００」，「１１」となる図６
（ａ−２）の場合には、平均計算／桁上がり検出部２５
は平均値として前述した各平均値「００」〜「１１」と
異なる所定値をデータセレクタ２６に出力する。これに
より、データセレクタ２６は、奇数フィールドの画素Ａ
と偶数フィールドの画素ａにのみに加算値「１」を加算
し、奇数フィールドの画素Ｂ及び偶数フィールドの画素
ｂにはともに加算値「０」を加算する。したがってその
表示イメージは図６（ｂ−２）のように、画素Ａ（ａ）
に相当する部分のみ階調を増加させ、かつ画素Ｂ（ｂ）
との階調誤差を低減する。なお、隣接画素Ａ，Ｂの下位
２ビットデータの値が例えばそれぞれ「１１」，「０
０」となる場合も同様であり、この場合は画素Ｂ（ｂ）
に相当する部分の階調を増加させ、かつ画素Ａ（ａ）と
の階調誤差を低減する。
タの値が例えばそれぞれ「００」，「１１」となる図６
（ａ−２）の場合には、平均計算／桁上がり検出部２５
は平均値として前述した各平均値「００」〜「１１」と
異なる所定値をデータセレクタ２６に出力する。これに
より、データセレクタ２６は、奇数フィールドの画素Ａ
と偶数フィールドの画素ａにのみに加算値「１」を加算
し、奇数フィールドの画素Ｂ及び偶数フィールドの画素
ｂにはともに加算値「０」を加算する。したがってその
表示イメージは図６（ｂ−２）のように、画素Ａ（ａ）
に相当する部分のみ階調を増加させ、かつ画素Ｂ（ｂ）
との階調誤差を低減する。なお、隣接画素Ａ，Ｂの下位
２ビットデータの値が例えばそれぞれ「１１」，「０
０」となる場合も同様であり、この場合は画素Ｂ（ｂ）
に相当する部分の階調を増加させ、かつ画素Ａ（ａ）と
の階調誤差を低減する。
【００２５】
【発明の効果】以上説明したように本発明によれば、複
数の画素から構成されるＰＤＰを有する装置において、
複数の画素のうち隣接した第１及び第２の画素用のアナ
ログ映像信号を入力すると、それぞれｍビットのデータ
に変換し、かつ変換されたｍビットデータに対し所定の
補正処理を行って前記ｍより大のｎビットのデータとし
て出力するとともに、第１及び第２の画素用のｎビット
データをそれぞれ上位のｍビットデータと下位の（ｎ−
ｍ）ビットデータとに分割し、分割した第１及び第２の
画素用の（ｎ−ｍ）ビットデータの平均値を演算し、こ
の平均値に応じて第１及び第２の画素用のｍビットデー
タに所定値を配分しＰＤＰへ出力するようにしたので、
サブフィールドを増加させることなく表示階調を増加さ
せることができ、したがってＰＤＰの最大輝度の低下を
抑制できるとともに、動画疑似輪郭等の画質劣化を低減
できる。
数の画素から構成されるＰＤＰを有する装置において、
複数の画素のうち隣接した第１及び第２の画素用のアナ
ログ映像信号を入力すると、それぞれｍビットのデータ
に変換し、かつ変換されたｍビットデータに対し所定の
補正処理を行って前記ｍより大のｎビットのデータとし
て出力するとともに、第１及び第２の画素用のｎビット
データをそれぞれ上位のｍビットデータと下位の（ｎ−
ｍ）ビットデータとに分割し、分割した第１及び第２の
画素用の（ｎ−ｍ）ビットデータの平均値を演算し、こ
の平均値に応じて第１及び第２の画素用のｍビットデー
タに所定値を配分しＰＤＰへ出力するようにしたので、
サブフィールドを増加させることなく表示階調を増加さ
せることができ、したがってＰＤＰの最大輝度の低下を
抑制できるとともに、動画疑似輪郭等の画質劣化を低減
できる。
【図１】 本発明を適用したＰＤＰ装置の構成を示すブ
ロック図である。
ロック図である。
【図２】 上記ＰＤＰ装置の要部構成を示すブロック図
である。
である。
【図３】 ＰＤＰ内の処理対象となる画素の選択状況を
示す図である。
示す図である。
【図４】 ＰＤＰ内の隣接する２つの画素の表示データ
への加算パターンを示す図である。
への加算パターンを示す図である。
【図５】 ＰＤＰ装置の要部動作を説明する図である。
【図６】 ＰＤＰ装置の要部動作を説明する図である。
【図７】 従来のＰＤＰ装置の構成を示すブロック図で
ある。
ある。
【図８】 ＰＤＰ装置に用いられるサブフィールドの配
列構成を示す図である。
列構成を示す図である。
１１…レベル調整部、１２…Ａ／Ｄ変換部、１３…フレ
ームメモリ、１４…出力処理部、１５…同期分離部、１
６…タイミングパルス発生部、１７…メモリ制御部、１
８…駆動タイミング発生部、１９…γ逆補正部、２０…
ラウンディング部、２１，２２…加算部、２３，２４…
遅延部、２５…平均計算／桁上がり検出部、２６…デー
タセレクタ、１００…プラズマディスプレイパネル（Ｐ
ＤＰ）。
ームメモリ、１４…出力処理部、１５…同期分離部、１
６…タイミングパルス発生部、１７…メモリ制御部、１
８…駆動タイミング発生部、１９…γ逆補正部、２０…
ラウンディング部、２１，２２…加算部、２３，２４…
遅延部、２５…平均計算／桁上がり検出部、２６…デー
タセレクタ、１００…プラズマディスプレイパネル（Ｐ
ＤＰ）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/66 １０１ Ｇ０９Ｇ 3/28 Ｋ
Claims (10)
- 【請求項１】 複数の画素からなるプラズマディスプレ
イパネルを有し、前記プラズマディスプレイパネルの階
調表示を行うプラズマディスプレイパネルの階調表示処
理装置において、 前記複数の画素のうち隣接した第１及び第２の画素用の
アナログ映像信号を入力すると、それぞれｍ（ｍは正の
整数）ビットのデータに変換する変換部と、 前記変換部により変換されたｍビットのデータを入力す
ると所定の補正処理を行って前記ｍより大のｎ（ｎは正
の整数）ビットのデータとして出力する補正処理部と、 分割された第１及び第２の画素用の上位のｍビットデー
タと下位の（ｎ−ｍ）ビットデータのうち、前記（ｎ−
ｍ）ビットデータの平均値を演算する平均値演算部と、 前記平均値演算部の演算結果に基づいて第１及び第２の
画素用のｍビットデータに対し所定値を配分処理する配
分処理部と、 前記配分処理部の配分処理結果に基づくｍビットデータ
を階調表示データとして前記プラズマディスプレイパネ
ルへ出力する出力部とを有することを特徴とするプラズ
マディスプレイパネルの階調表示処理装置。 - 【請求項２】 請求項１において、 前記配分処理部は、 前記平均値演算部の演算結果に応じて、第１，第２の画
素用のｍビットデータに対し所定値を配分しない第１の
モード及び第１の画素用のｍビットデータに対し値
「１」を前記所定値として配分する第２のモード並びに
第１，第２の画素用のｍビットデータに対し値「１」を
前記所定値として配分する第３のモードの何れか１つを
選択することを特徴とするプラズマディスプレイパネル
の階調表示処理装置。 - 【請求項３】 請求項２において、 前記配分処理部は、第１の画素と第２の画素とをライン
毎に入れ替えて処理することを特徴とするプラズマディ
スプレイパネルの階調表示処理装置。 - 【請求項４】 請求項２において、 前記配分処理部は、 奇数フィールドでは、第１ないし第３のモードの何れか
１つを選択するとともに、偶数フィールドでは、第１，
第２の画素用のｍビットデータに対し所定値を配分しな
い第４のモード及び第２の画素用のｍビットデータに対
し値「１」を前記所定値として配分する第５のモードの
何れかを選択することを特徴とするプラズマディスプレ
イパネルの階調表示処理装置。 - 【請求項５】 請求項４において、 前記平均値演算部は、第１及び第２の画素用の一方の
（ｎ−ｍ）ビットデータの第１及び第２の画素用の他方
のｍビットデータへの桁上がりが可能となる桁上がり可
能状態を検出する検出手段を有し、 前記配分処理部は、前記検出手段により桁上がり可能状
態が検出されると、奇数フィールドでは前記第２のモー
ドを選択し、偶数フィールドでは前記第１の画素用のｍ
ビットデータに対し値「１」を前記所定値として配分す
る第６のモード及び前記第４のモードの一方を選択する
ことを特徴とするプラズマディスプレイパネルの階調表
示処理装置。 - 【請求項６】 複数の画素からなるプラズマディスプレ
イパネルを有し、前記プラズマディスプレイパネルの階
調表示を行う表示装置において、 前記複数の画素のうち隣接した第１及び第２の画素用の
アナログ映像信号を入力すると、それぞれｍ（ｍは正の
整数）ビットのデータに変換する第１のステップと、 第１のステップの処理に基づき変換されたｍビットのデ
ータを入力すると所定の補正処理を行って前記ｍより大
のｎ（ｎは正の整数）ビットのデータとして出力する第
２のステップと、 第１及び第２の画素用のｎビットデータをそれぞれ上位
のｍビットデータと下位の（ｎ−ｍ）ビットデータとに
分割する第３のステップと、 分割された第１及び第２の画素用の（ｎ−ｍ）ビットデ
ータの平均値を演算する第４のステップと、 第４のステップの演算結果に基づいて第１及び第２の画
素用のｍビットデータに対し所定値を配分する第５のス
テップと、 第５のステップの処理結果に基づくｍビットデータを階
調表示データとして前記プラズマディスプレイパネルへ
出力する第６のステップとを有することを特徴とする処
理方法。 - 【請求項７】 請求項６において、 前記第５のステップにおける処理は、 前記第４のステップの演算結果に基づいて、第１，第２
の画素用のｍビットデータに対し所定値を配分しない第
１のモード及び第１の画素用のｍビットデータに対し値
「１」を前記所定値として配分する第２のモード並びに
第１，第２の画素用のｍビットデータに対し値「１」を
前記所定値として配分する第３のモードの何れか１つを
選択する第７のステップを含むことを特徴とする処理方
法。 - 【請求項８】 請求項７において、 前記第７のステップにおける処理は、 第１の画素と第２の画素とをライン毎に入れ替えて処理
する第８のステップを含むことを特徴とする処理方法。 - 【請求項９】 請求項７において、 前記第７のステップにおける処理は、 奇数フィールドでは、第１ないし第３のモードの何れか
１つを選択するとともに、偶数フィールドでは、第１，
第２の画素用のｍビットデータに対し所定値を配分しな
い第４のモード及び第２の画素用のｍビットデータに対
し値「１」を前記所定値として配分する第５のモードの
何れかを選択する第９のステップを含むことを特徴とす
る処理方法。 - 【請求項１０】 請求項９において、 前記第４のステップにおける処理は、第１及び第２の画
素用の一方の（ｎ−ｍ）ビットデータの第１及び第２の
画素用の他方のｍビットデータへの桁上がりが可能とな
る桁上がり可能状態を検出する第１０のステップを含
み、 前記第９のステップにおける処理は、第１０のステップ
の処理に基づき桁上がり可能状態が検出されると、奇数
フィールドにおいては前記第２のモードを選択し、偶数
フィールドにおいては前記第１の画素用のｍビットデー
タに対し値「１」を前記所定値として配分する第６のモ
ード及び前記第４のモードの一方を選択する第１１のス
テップを含むことを特徴とする処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001058082A JP2002268603A (ja) | 2001-03-02 | 2001-03-02 | プラズマディスプレイパネルの階調表示処理装置及び処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001058082A JP2002268603A (ja) | 2001-03-02 | 2001-03-02 | プラズマディスプレイパネルの階調表示処理装置及び処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002268603A true JP2002268603A (ja) | 2002-09-20 |
Family
ID=18917866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001058082A Withdrawn JP2002268603A (ja) | 2001-03-02 | 2001-03-02 | プラズマディスプレイパネルの階調表示処理装置及び処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002268603A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100625544B1 (ko) | 2004-11-11 | 2006-09-20 | 엘지전자 주식회사 | 플라즈마 표시 패널의 화상처리방법 및 화상처리장치 |
-
2001
- 2001-03-02 JP JP2001058082A patent/JP2002268603A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100625544B1 (ko) | 2004-11-11 | 2006-09-20 | 엘지전자 주식회사 | 플라즈마 표시 패널의 화상처리방법 및 화상처리장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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