JP2002246541A - マルチチップモジュール - Google Patents
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- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
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Abstract
(57)【要約】
【課題】 少品種・量産化に適したマルチチップモジュ
ールを提供する。 【解決手段】 基板側の大チップ１１０には、電圧１．
５Ｖ，１．３Ｖ，１．２Ｖを生成する回路ブロックと、
これらの電圧を供給する配線Ｌｇ，Ｌｈ，Ｌｉとが設け
られ、各配線ごとに３つのパッド２６ｇ，２６ｈ，２６
ｉが配置されている。３つのベアチップＩＰ１Ｃ，２
Ｃ，３Ｃには、各々共通のノードＮｚに接続される３つ
のパッド５１ｇ，５１ｈ，５１ｉが設けられている。ベ
アチップＩＰ１Ｃ，２Ｃ，３Ｃは、それぞれパッド５１
ｇ−２６ｇ間，パッド５１ｈ−２６ｈ間，パッド５１ｉ
−２６ｉ間の接合により、互いに電気的に接続されて、
使用する電源電圧が１．５Ｖ，１．３Ｖ，１．２Ｖに設
定されている。ベアチップＩＰや大チップの構造をでき
るだけ共通化して、少品種・量産化に適したマルチチッ
プモジュールを提供することが可能になる。
ールを提供する。 【解決手段】 基板側の大チップ１１０には、電圧１．
５Ｖ，１．３Ｖ，１．２Ｖを生成する回路ブロックと、
これらの電圧を供給する配線Ｌｇ，Ｌｈ，Ｌｉとが設け
られ、各配線ごとに３つのパッド２６ｇ，２６ｈ，２６
ｉが配置されている。３つのベアチップＩＰ１Ｃ，２
Ｃ，３Ｃには、各々共通のノードＮｚに接続される３つ
のパッド５１ｇ，５１ｈ，５１ｉが設けられている。ベ
アチップＩＰ１Ｃ，２Ｃ，３Ｃは、それぞれパッド５１
ｇ−２６ｇ間，パッド５１ｈ−２６ｈ間，パッド５１ｉ
−２６ｉ間の接合により、互いに電気的に接続されて、
使用する電源電圧が１．５Ｖ，１．３Ｖ，１．２Ｖに設
定されている。ベアチップＩＰや大チップの構造をでき
るだけ共通化して、少品種・量産化に適したマルチチッ
プモジュールを提供することが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、パッド電極を有す
る基板となるチップ上に別のチップを搭載してなるチッ
プオンチップ型のマルチチップモジュールの構成に関す
る。
る基板となるチップ上に別のチップを搭載してなるチッ
プオンチップ型のマルチチップモジュールの構成に関す
る。
【０００２】
【従来の技術】近年、複数の機能を１つのチップ内に組
み込んでなる１チップシステムＬＳＩという概念が提起
されており、１チップシステムＬＳＩの設計手法として
も各種の提案がなされている。特に、１チップシステム
ＬＳＩの利点は、ＤＲＡＭ，ＳＲＡＭなどのメモリや、
ロジック，アナログ回路等の多種多様な機能を１つの半
導体チップ内に集積することにより、高性能かつ多機能
なデバイスが実現できることである。ところが、上記シ
ステムＬＳＩの実現、つまり、複数の機能を組み込んだ
デバイスの製造においては、以下のような問題に直面し
ている。
み込んでなる１チップシステムＬＳＩという概念が提起
されており、１チップシステムＬＳＩの設計手法として
も各種の提案がなされている。特に、１チップシステム
ＬＳＩの利点は、ＤＲＡＭ，ＳＲＡＭなどのメモリや、
ロジック，アナログ回路等の多種多様な機能を１つの半
導体チップ内に集積することにより、高性能かつ多機能
なデバイスが実現できることである。ところが、上記シ
ステムＬＳＩの実現、つまり、複数の機能を組み込んだ
デバイスの製造においては、以下のような問題に直面し
ている。
【０００３】第１の問題は、システムＬＳＩの大規模化
を進めるためには、より大きな開発パワーを必要とし、
また、チップ面積の増大にともない製造歩留まりの低下
を招くため、デバイスの製造コストが増大することであ
る。
を進めるためには、より大きな開発パワーを必要とし、
また、チップ面積の増大にともない製造歩留まりの低下
を招くため、デバイスの製造コストが増大することであ
る。
【０００４】第２の問題は、ＤＲＡＭやＦＬＡＳＨ等の
異種デバイスを混載するためのプロセスはピュアＣＭＯ
Ｓプロセスとの整合が難しく、ある機能を実現するため
のデバイスのプロセスを開発するに際し、ピュアＣＭＯ
Ｓプロセスと同時期に立ち上げることが、非常に困難な
ことである。従って、異種デバイスを混載するためのプ
ロセスは、最先端のピュアＣＭＯＳプロセスの開発より
１〜２年遅れてしまうため、市場のニーズにタイムリー
な生産供給ができない。
異種デバイスを混載するためのプロセスはピュアＣＭＯ
Ｓプロセスとの整合が難しく、ある機能を実現するため
のデバイスのプロセスを開発するに際し、ピュアＣＭＯ
Ｓプロセスと同時期に立ち上げることが、非常に困難な
ことである。従って、異種デバイスを混載するためのプ
ロセスは、最先端のピュアＣＭＯＳプロセスの開発より
１〜２年遅れてしまうため、市場のニーズにタイムリー
な生産供給ができない。
【０００５】上記問題に対し、特開昭５８−９２２３０
号公報に開示されているように、複数チップのモジュー
ル化による，チップオンチップ型のシステムＬＳＩが提
案されている。チップオンチップ型のマルチチップモジ
ュール化技術とは、基板となるチップ（親チップ）の上
面に設けられたパッド電極と、搭載されるチップ（子チ
ップ）の上面に設けられたパッド電極とをバンプにより
接続し、両チップを貼り合わせることにより、チップ間
の電気的接続を行い、複数のチップをモジュール化する
技術である。チップオンチップ型のマルチチップモジュ
ール化技術は、１チップシステムＬＳＩと比較して、複
数の機能が複数のチップに分散して組み込まれるため、
各チップの小規模化が可能となり、各チップの歩留まり
向上が可能となる。さらに、プロセス世代の異なる異種
デバイス同士でも簡単にモジュール化できるため、多機
能化も容易となる。また、チップオンチップ型のマルチ
チップモジュール化技術を利用したシステムＬＳＩは、
他のマルチモジュール化技術と比較し、親子チップ間の
インターフェースに要する配線長が極めて短いため、高
速なインターフェースが可能であり、従来の１チップシ
ステムＬＳＩにおけるブロック間インターフェースと同
等の性能を実現することが可能である。
号公報に開示されているように、複数チップのモジュー
ル化による，チップオンチップ型のシステムＬＳＩが提
案されている。チップオンチップ型のマルチチップモジ
ュール化技術とは、基板となるチップ（親チップ）の上
面に設けられたパッド電極と、搭載されるチップ（子チ
ップ）の上面に設けられたパッド電極とをバンプにより
接続し、両チップを貼り合わせることにより、チップ間
の電気的接続を行い、複数のチップをモジュール化する
技術である。チップオンチップ型のマルチチップモジュ
ール化技術は、１チップシステムＬＳＩと比較して、複
数の機能が複数のチップに分散して組み込まれるため、
各チップの小規模化が可能となり、各チップの歩留まり
向上が可能となる。さらに、プロセス世代の異なる異種
デバイス同士でも簡単にモジュール化できるため、多機
能化も容易となる。また、チップオンチップ型のマルチ
チップモジュール化技術を利用したシステムＬＳＩは、
他のマルチモジュール化技術と比較し、親子チップ間の
インターフェースに要する配線長が極めて短いため、高
速なインターフェースが可能であり、従来の１チップシ
ステムＬＳＩにおけるブロック間インターフェースと同
等の性能を実現することが可能である。
【０００６】
【発明が解決しようとする課題】上述のように、チップ
オンチップ型のマルチチップモジュール化技術は、従来
の１チップシステムＬＳＩにとってかわる重要な技術で
あるが、以下のような課題がある。
オンチップ型のマルチチップモジュール化技術は、従来
の１チップシステムＬＳＩにとってかわる重要な技術で
あるが、以下のような課題がある。
【０００７】マルチチップモジュールのように構造が巨
大化すると、各種の機能を有する小チップ（搭載される
チップ）が必要になり、かつ、それに応じて基板となる
大チップの種類も増大することになる。そのため、多品
種少量生産型に陥りやすく、製造コストの増大を招くお
それがある。
大化すると、各種の機能を有する小チップ（搭載される
チップ）が必要になり、かつ、それに応じて基板となる
大チップの種類も増大することになる。そのため、多品
種少量生産型に陥りやすく、製造コストの増大を招くお
それがある。
【０００８】本発明の目的は、できるだけ半導体チップ
の構成の共通化を図りうる手段を講ずることにより、少
品種多量生産が可能なマルチチップモジュールの提供を
図ることにある。
の構成の共通化を図りうる手段を講ずることにより、少
品種多量生産が可能なマルチチップモジュールの提供を
図ることにある。
【０００９】
【課題を解決するための手段】本発明のマルチチップモ
ジュールは、第１のチップに少なくとも１つの第２のチ
ップを搭載してなるマルチチップモジュールであって、
上記第１のチップ及び第２のチップのうち一方のチップ
は、信号を供給するための複数の供給用パッドを有して
おり、上記第１のチップ及び第２のチップのうち他方の
チップは、上記第１のチップの上記複数の供給用パッド
に対応する位置に上記供給用パッドと同数だけ設けら
れ、互いに共通のノードを介して内部回路に接続される
入力用パッドを有しており、上記複数の入力用パッドの
うちいずれか１つと、上記複数の供給用パッドとのうち
いずれか１つとが互いに電気的に接続されている。
ジュールは、第１のチップに少なくとも１つの第２のチ
ップを搭載してなるマルチチップモジュールであって、
上記第１のチップ及び第２のチップのうち一方のチップ
は、信号を供給するための複数の供給用パッドを有して
おり、上記第１のチップ及び第２のチップのうち他方の
チップは、上記第１のチップの上記複数の供給用パッド
に対応する位置に上記供給用パッドと同数だけ設けら
れ、互いに共通のノードを介して内部回路に接続される
入力用パッドを有しており、上記複数の入力用パッドの
うちいずれか１つと、上記複数の供給用パッドとのうち
いずれか１つとが互いに電気的に接続されている。
【００１０】これにより、第２のチップについて、種類
が同じで機能が相異なる第２のチップの機能を選択した
り、機能が同じで機能のレベルが相異なるものがある場
合、機能のレベルを選択することが可能になる。例え
ば、従来であれば複数種類の構造を有する第２のチップ
を準備しておく必要がある場合にも、第２のチップの構
造は共通にしておいて、電圧値，クロック周波数，論理
値などの機能のレベルを選択するだけで、機能の種類や
機能のレベルが相異なる第２のチップを得ることが可能
になる。したがって、第１，第２のチップの構造をでき
るだけ共通化して、少品種・量産化に適したマルチチッ
プモジュールの提供を図ることができる。
が同じで機能が相異なる第２のチップの機能を選択した
り、機能が同じで機能のレベルが相異なるものがある場
合、機能のレベルを選択することが可能になる。例え
ば、従来であれば複数種類の構造を有する第２のチップ
を準備しておく必要がある場合にも、第２のチップの構
造は共通にしておいて、電圧値，クロック周波数，論理
値などの機能のレベルを選択するだけで、機能の種類や
機能のレベルが相異なる第２のチップを得ることが可能
になる。したがって、第１，第２のチップの構造をでき
るだけ共通化して、少品種・量産化に適したマルチチッ
プモジュールの提供を図ることができる。
【００１１】上記１つの入力用パッドと上記１つの供給
用パッドとは、バンプを介して接続されていてもよい
し、ボンディングワイヤを介して接続されていてもよ
い。
用パッドとは、バンプを介して接続されていてもよい
し、ボンディングワイヤを介して接続されていてもよ
い。
【００１２】バンプによる接続を採用する場合には、上
記第２のチップの複数の入力用パッドと、上記第１のチ
ップの複数の供給用パッドとは、互いにほぼ等しいピッ
チで配置されていることが好ましい。
記第２のチップの複数の入力用パッドと、上記第１のチ
ップの複数の供給用パッドとは、互いにほぼ等しいピッ
チで配置されていることが好ましい。
【００１３】上記第１のチップは、基板となる大チップ
であり、上記第２のチップは、上記第１のチップ上に複
数個搭載される小チップであることが好ましい。
であり、上記第２のチップは、上記第１のチップ上に複
数個搭載される小チップであることが好ましい。
【００１４】上記第１のチップは、半導体素子を含まな
い配線専用の大チップであって、上記複数の供給用パッ
ドを有しており、上記複数の供給パッドから供給される
信号は、上記第１のチップの外部で生成されたものであ
ることが好ましい。
い配線専用の大チップであって、上記複数の供給用パッ
ドを有しており、上記複数の供給パッドから供給される
信号は、上記第１のチップの外部で生成されたものであ
ることが好ましい。
【００１５】これにより、大チップである第１のチップ
の製造プロセスが簡素化でき、製造コストの低減と早期
開発とが可能となる。さらに、配線専用とすることによ
り、配線の微細化にともなう，電源インピーダンスの劣
化，配線遅延の増大等の不利益を回避することができ
る。また、第１のチップがトランジスタ等の半導体素子
を持たないため、ほぼ１００％の歩留まりを期待するこ
とができ、場合によっては第１のチップの出荷テストの
簡略化が可能であり、さらにコスト低減が可能となる。
また、第１のチップに半導体素子が存在しないので、第
１のチップをモジュール化に必要な面積だけを確保しう
るように設計することができるため、搭載される小チッ
プとなる第２のチップの選択と設計との自由度が格段に
上昇する。また、第１のチップが配線専用の基板である
ため、微細なパターンを必要とせず、既存の世代の古い
半導体プロセスの再利用が可能であり、より安価な配線
専用のチップを提供することができる。
の製造プロセスが簡素化でき、製造コストの低減と早期
開発とが可能となる。さらに、配線専用とすることによ
り、配線の微細化にともなう，電源インピーダンスの劣
化，配線遅延の増大等の不利益を回避することができ
る。また、第１のチップがトランジスタ等の半導体素子
を持たないため、ほぼ１００％の歩留まりを期待するこ
とができ、場合によっては第１のチップの出荷テストの
簡略化が可能であり、さらにコスト低減が可能となる。
また、第１のチップに半導体素子が存在しないので、第
１のチップをモジュール化に必要な面積だけを確保しう
るように設計することができるため、搭載される小チッ
プとなる第２のチップの選択と設計との自由度が格段に
上昇する。また、第１のチップが配線専用の基板である
ため、微細なパターンを必要とせず、既存の世代の古い
半導体プロセスの再利用が可能であり、より安価な配線
専用のチップを提供することができる。
【００１６】ただし、第１のチップが半導体素子を含む
大チップであって、上記複数の供給用パッドを有してお
り、上記複数の供給パッドから供給される信号は、第１
のチップの内部回路で生成されたものであってもよい。
大チップであって、上記複数の供給用パッドを有してお
り、上記複数の供給パッドから供給される信号は、第１
のチップの内部回路で生成されたものであってもよい。
【００１７】
【発明の実施の形態】−実施形態の前提となる基本的な
構造− 本発明のチップオンチップ型マルチチップモジュールの
最も好ましい形態は、基板チップとして、配線形成のた
めに専用化されたシリコン配線基板（Super-Sub ）を用
い、このシリコン配線基板上に各種機能を有する複数の
チップ（被搭載チップ）を搭載する構成である。ここ
で、被搭載チップは、各チップの機能毎に、設計上ＩＰ
(Intellectual Property )として扱うことができるた
め、ベアチップＩＰと呼ぶことができ、これらを上記Su
per-Sub 上に貼り合わせたものと考えることができる。
また、シリコン配線基板は、トランジスタ等の半導体素
子を有しておらず、配線及びパッド電極を有している。
つまり、半導体デバイス全体は、“IP On Super-Sub ”
であるので、本明細書の実施形態においては、シリコン
配線基板と各種ベアチップＩＰ群とを備えたマルチチッ
プモジュール全体を“ＩＰＯＳデバイス”と記載する。
構造− 本発明のチップオンチップ型マルチチップモジュールの
最も好ましい形態は、基板チップとして、配線形成のた
めに専用化されたシリコン配線基板（Super-Sub ）を用
い、このシリコン配線基板上に各種機能を有する複数の
チップ（被搭載チップ）を搭載する構成である。ここ
で、被搭載チップは、各チップの機能毎に、設計上ＩＰ
(Intellectual Property )として扱うことができるた
め、ベアチップＩＰと呼ぶことができ、これらを上記Su
per-Sub 上に貼り合わせたものと考えることができる。
また、シリコン配線基板は、トランジスタ等の半導体素
子を有しておらず、配線及びパッド電極を有している。
つまり、半導体デバイス全体は、“IP On Super-Sub ”
であるので、本明細書の実施形態においては、シリコン
配線基板と各種ベアチップＩＰ群とを備えたマルチチッ
プモジュール全体を“ＩＰＯＳデバイス”と記載する。
【００１８】（第１の実施形態）図１（ａ），（ｂ）
は、本発明の各実施形態におけるＩＰＯＳデバイスの特
徴を説明するための平面図である。同図に示すように、
本実施形態のＩＰＯＳデバイスは、複数個のベアチップ
ＩＰ１，２，３，４，…（第２のチップ）をシリコン配
線基板１００（第１のチップ）上に搭載して構成され、
ベアチップＩＰ１，２，３，，４…間の電気的接続を行
うことによりモジュール化されており、マルチチップモ
ジュールとなっている。シリコン配線基板１００の上面
には、多数の接続用パッド２６が碁盤目状に設けられて
おり、後述するように、ベアチップＩＰのパッド５１と
接合することにより、ベアチップＩＰ１，２，３，４，
…同士の電気的接続や、ベアチップＩＰ１，２，３，
４，…と外部端子５との電気的接続を行なうように構成
されている。図１（ａ），（ｂ）には、ベアチップＩＰ
１についてのみ、ベアチップＩＰ１を透視して、ベアチ
ップＩＰ１上のパッド５１とシリコン配線基板１００上
のパッド電極２６との接続状態を示している。すなわ
ち、図１（ａ），（ｂ）において、ハッチングが施され
たパッド５１のみが接合によりシリコン配線基板上のパ
ッド２６と電気的に接続されており、他のパッドはシリ
コン配線基板上のパッド２６とは接続されていない。。
は、本発明の各実施形態におけるＩＰＯＳデバイスの特
徴を説明するための平面図である。同図に示すように、
本実施形態のＩＰＯＳデバイスは、複数個のベアチップ
ＩＰ１，２，３，４，…（第２のチップ）をシリコン配
線基板１００（第１のチップ）上に搭載して構成され、
ベアチップＩＰ１，２，３，，４…間の電気的接続を行
うことによりモジュール化されており、マルチチップモ
ジュールとなっている。シリコン配線基板１００の上面
には、多数の接続用パッド２６が碁盤目状に設けられて
おり、後述するように、ベアチップＩＰのパッド５１と
接合することにより、ベアチップＩＰ１，２，３，４，
…同士の電気的接続や、ベアチップＩＰ１，２，３，
４，…と外部端子５との電気的接続を行なうように構成
されている。図１（ａ），（ｂ）には、ベアチップＩＰ
１についてのみ、ベアチップＩＰ１を透視して、ベアチ
ップＩＰ１上のパッド５１とシリコン配線基板１００上
のパッド電極２６との接続状態を示している。すなわ
ち、図１（ａ），（ｂ）において、ハッチングが施され
たパッド５１のみが接合によりシリコン配線基板上のパ
ッド２６と電気的に接続されており、他のパッドはシリ
コン配線基板上のパッド２６とは接続されていない。。
【００１９】ここで、本実施形態の特徴は、ベアチップ
ＩＰ１Ａについては図１（ａ）に示すようなパッド同士
の接続パターンを採用し、ベアチップＩＰ１Ｂについて
は図１（ｂ）に示すように、ベアチップＩＰ１Ａとは異
なるパッド同士の接続パターンを採用している点であ
る。このように、パッド同士の接続パターンを変更する
ことにより、種類が同じで機能が相異なるベアチップＩ
Ｐがいくつかある場合にその機能を仕様に応じて設定し
たり、機能が同じで機能のレベルが異なるベアチップＩ
Ｐの内部構成をできるだけ共通にし、かつ、シリコン配
線基板１００の構造もできるだけ共通化することが可能
に構成されている。
ＩＰ１Ａについては図１（ａ）に示すようなパッド同士
の接続パターンを採用し、ベアチップＩＰ１Ｂについて
は図１（ｂ）に示すように、ベアチップＩＰ１Ａとは異
なるパッド同士の接続パターンを採用している点であ
る。このように、パッド同士の接続パターンを変更する
ことにより、種類が同じで機能が相異なるベアチップＩ
Ｐがいくつかある場合にその機能を仕様に応じて設定し
たり、機能が同じで機能のレベルが異なるベアチップＩ
Ｐの内部構成をできるだけ共通にし、かつ、シリコン配
線基板１００の構造もできるだけ共通化することが可能
に構成されている。
【００２０】なお、本発明のマルチチップモジュール自
体は、必ずしも半導体素子を有しない配線専用の大チッ
プを備えている必要はない。しかし、小チップであるベ
アチップＩＰを搭載する基板となる大チップを配線専用
の基板（本実施形態におけるシリコン配線基板１００）
とすることにより、小チップであるベアチップＩＰを搭
載する大チップの製造プロセスが簡素化でき、製造コス
トの低減と早期開発とが可能となる。さらに、配線専用
とすることにより、配線の微細化にともなう，電源イン
ピーダンスの劣化，配線遅延の増大等の不利益を回避す
ることができる。また、基板となる大チップであるシリ
コン配線基板１００がトランジスタ等の半導体素子を持
たないため、ほぼ１００％の歩留まりを期待することが
でき、場合によってはシリコン配線基板１００の出荷テ
ストの簡略化が可能であり、さらにコスト低減が可能と
なる。また、シリコン配線基板１００に半導体素子が存
在しないので、シリコン配線基板１００をモジュール化
に必要な面積だけを確保しうるように設計することがで
きるため、搭載されるベアチップＩＰ（小チップ）の選
択と設計との自由度が格段に上昇する。また、シリコン
配線基板１００が配線専用の基板であるため、微細なパ
ターンを必要とせず、既存の世代の古い半導体プロセス
の再利用が可能であり、より安価な基板チップを提供で
きる。
体は、必ずしも半導体素子を有しない配線専用の大チッ
プを備えている必要はない。しかし、小チップであるベ
アチップＩＰを搭載する基板となる大チップを配線専用
の基板（本実施形態におけるシリコン配線基板１００）
とすることにより、小チップであるベアチップＩＰを搭
載する大チップの製造プロセスが簡素化でき、製造コス
トの低減と早期開発とが可能となる。さらに、配線専用
とすることにより、配線の微細化にともなう，電源イン
ピーダンスの劣化，配線遅延の増大等の不利益を回避す
ることができる。また、基板となる大チップであるシリ
コン配線基板１００がトランジスタ等の半導体素子を持
たないため、ほぼ１００％の歩留まりを期待することが
でき、場合によってはシリコン配線基板１００の出荷テ
ストの簡略化が可能であり、さらにコスト低減が可能と
なる。また、シリコン配線基板１００に半導体素子が存
在しないので、シリコン配線基板１００をモジュール化
に必要な面積だけを確保しうるように設計することがで
きるため、搭載されるベアチップＩＰ（小チップ）の選
択と設計との自由度が格段に上昇する。また、シリコン
配線基板１００が配線専用の基板であるため、微細なパ
ターンを必要とせず、既存の世代の古い半導体プロセス
の再利用が可能であり、より安価な基板チップを提供で
きる。
【００２１】図２は、図１に示すＩＰＯＳデバイスの一
部における断面図である。図２には、シリコン配線基板
１００上にＩ／ＯベアチップＩＰ１とベアチップＩＰ２
とが搭載されている部分が示されている。
部における断面図である。図２には、シリコン配線基板
１００上にＩ／ＯベアチップＩＰ１とベアチップＩＰ２
とが搭載されている部分が示されている。
【００２２】同図に示すように、シリコン配線基板１０
０は、ｐ型のシリコン基板１０と、シリコン基板１０の
上に設けられた多層配線層２０とを備えている。多層配
線層２０は、シリコン基板１０上に設けられた第１絶縁
膜３１と、第１絶縁膜３１の上に設けられたグランドプ
レーン層２１と、グランドプレーン層２１の上に設けら
れた第２絶縁膜３２と、第２絶縁膜３２の上に設けられ
た電源プレーン層２２と、電源プレーン層２２の上に設
けられた第３絶縁膜３３と、第３絶縁膜３３の上に設け
られた第１配線層２３と、第１配線層２３の上に設けら
れた第４絶縁膜３４と、第４絶縁膜３４の上に設けられ
た第２配線層２４と、第２配線層２４の上に設けられた
第５絶縁膜３５と、第５絶縁膜３５の上に設けられ多数
のパッド２６をアレイ状に配置してなるパッド電極層２
５とを備えている。そして、シリコン配線基板１００に
は、トランジスタ等の半導体素子が形成されていない。
ただし、各配線層２１〜２４と、パッド２６と、配線−
パッド電極間を接続するコンタクトとが形成されてい
る。
０は、ｐ型のシリコン基板１０と、シリコン基板１０の
上に設けられた多層配線層２０とを備えている。多層配
線層２０は、シリコン基板１０上に設けられた第１絶縁
膜３１と、第１絶縁膜３１の上に設けられたグランドプ
レーン層２１と、グランドプレーン層２１の上に設けら
れた第２絶縁膜３２と、第２絶縁膜３２の上に設けられ
た電源プレーン層２２と、電源プレーン層２２の上に設
けられた第３絶縁膜３３と、第３絶縁膜３３の上に設け
られた第１配線層２３と、第１配線層２３の上に設けら
れた第４絶縁膜３４と、第４絶縁膜３４の上に設けられ
た第２配線層２４と、第２配線層２４の上に設けられた
第５絶縁膜３５と、第５絶縁膜３５の上に設けられ多数
のパッド２６をアレイ状に配置してなるパッド電極層２
５とを備えている。そして、シリコン配線基板１００に
は、トランジスタ等の半導体素子が形成されていない。
ただし、各配線層２１〜２４と、パッド２６と、配線−
パッド電極間を接続するコンタクトとが形成されてい
る。
【００２３】そして、シリコン配線基板１００のパッド
電極層２５中のパッド２６と、ベアチップＩＰ１又は各
ベアチップＩＰ２のパッド５１とがバンプなどを介して
互いに接合されている。各ベアチップＩＰ２，３，…同
士の信号の接続関係も同様である。このような構造によ
り、各ベアチップＩＰ１，２，３，…中のトランジスタ
などの半導体素子が、多層配線層２０を経て外部機器に
接続されている。また、各ベアチップＩＰ１，２，３，
…中のトランジスタなどの半導体素子は、多層配線層２
０を通して互いに電気的に接続されている。
電極層２５中のパッド２６と、ベアチップＩＰ１又は各
ベアチップＩＰ２のパッド５１とがバンプなどを介して
互いに接合されている。各ベアチップＩＰ２，３，…同
士の信号の接続関係も同様である。このような構造によ
り、各ベアチップＩＰ１，２，３，…中のトランジスタ
などの半導体素子が、多層配線層２０を経て外部機器に
接続されている。また、各ベアチップＩＰ１，２，３，
…中のトランジスタなどの半導体素子は、多層配線層２
０を通して互いに電気的に接続されている。
【００２４】なお、図２に示すシリコン基板１０に代え
て、ガラス基板や金属基板や他の種類の半導体基板など
を用いることも可能である。しかし、シリコン基板は、
既存の古い半導体プロセスをそのまま適用することがで
きる、シリコン基板で形成されるベアチップＩＰと熱膨
張率が等しく変形の小さい信頼性の高いマルチチップモ
ジュールが得られる、などの点で有利である。
て、ガラス基板や金属基板や他の種類の半導体基板など
を用いることも可能である。しかし、シリコン基板は、
既存の古い半導体プロセスをそのまま適用することがで
きる、シリコン基板で形成されるベアチップＩＰと熱膨
張率が等しく変形の小さい信頼性の高いマルチチップモ
ジュールが得られる、などの点で有利である。
【００２５】ここで、図２に示すグランドプレーン層２
１と電源プレーン層２２とは、厚みが数μｍのＡｌ（ア
ルミニウム）合金膜により構成されている。ただし、グ
ランドプレーン層２１や電源プレーン層２２は、Ｃｕ
（銅）膜，Ｗ（タングステン）膜，Ｔｉ（チタン）膜な
どによって構成されていてもよい。
１と電源プレーン層２２とは、厚みが数μｍのＡｌ（ア
ルミニウム）合金膜により構成されている。ただし、グ
ランドプレーン層２１や電源プレーン層２２は、Ｃｕ
（銅）膜，Ｗ（タングステン）膜，Ｔｉ（チタン）膜な
どによって構成されていてもよい。
【００２６】また、図２には、グランドプレーン層２１
及び電源プレーン層２２とは別に、第１配線層２３，第
２配線層２４という２つの配線層が設けられている構造
が示されているが、より多層の配線層が設けられていて
もよいし、１つの配線層のみが設けられていてもよい。
図２においては、第１配線層２３，第２配線層２４は連
続している膜として表されているが、実際には、各配線
層２３，２４には、ほぼ線状にパターニングされた配線
が形成されている。各配線層２３，２４に設けられる配
線は、５０μｍピッチ程度で配置されたパッド電極間の
配線と、マルチチップモジュール外へのＩ／Ｏ用配線と
であるので、各配線層２３，２４の寸法の制約は緩やか
であり、数μｍ〜数１０μｍピッチの配線ルールでパタ
ーニングすればよい。この緩やかなパターニングルール
は、古い世代の半導体プロセスを再利用できるだけでな
く、配線インピーダンスが低く、かつ歩留まりのよいシ
リコン配線基板が提供でできることを意味する。
及び電源プレーン層２２とは別に、第１配線層２３，第
２配線層２４という２つの配線層が設けられている構造
が示されているが、より多層の配線層が設けられていて
もよいし、１つの配線層のみが設けられていてもよい。
図２においては、第１配線層２３，第２配線層２４は連
続している膜として表されているが、実際には、各配線
層２３，２４には、ほぼ線状にパターニングされた配線
が形成されている。各配線層２３，２４に設けられる配
線は、５０μｍピッチ程度で配置されたパッド電極間の
配線と、マルチチップモジュール外へのＩ／Ｏ用配線と
であるので、各配線層２３，２４の寸法の制約は緩やか
であり、数μｍ〜数１０μｍピッチの配線ルールでパタ
ーニングすればよい。この緩やかなパターニングルール
は、古い世代の半導体プロセスを再利用できるだけでな
く、配線インピーダンスが低く、かつ歩留まりのよいシ
リコン配線基板が提供でできることを意味する。
【００２７】なお、図２には示されていないが、後に説
明するように、各絶縁膜３３，３４，３５を貫通して、
各配線層２３，２４同士を、又は配線層２３，２４とパ
ッド電極層２５とを互いに電気的に接続するコンタクト
が設けられている。
明するように、各絶縁膜３３，３４，３５を貫通して、
各配線層２３，２４同士を、又は配線層２３，２４とパ
ッド電極層２５とを互いに電気的に接続するコンタクト
が設けられている。
【００２８】−接合方法− 図３は、シリコン配線基板のパッド電極とベアチップＩ
Ｐのパッド電極との接合部の構造の例を示す断面図であ
る。図３には、ベアチップＩＰ１とシリコン配線基板１
００との間の接続状態のみを示しているが、他のベアチ
ップＩＰ２，３，…とシリコン配線基板１００との間の
接続状態も、図３に示す接続状態と基本的には同じであ
る。同図に示すように、シリコン配線基板１００のパッ
ド２６と、ベアチップＩＰ１の主面上に設けられたパッ
ド５１とが、バンプ５２によって互いに接合されてい
る。また、ベアチップＩＰ１は、トランジスタ等の半導
体素子（図示せず）が設けられた半導体基板５０と、半
導体基板５０の上に設けられた第１，第２配線層５３，
５４とを備え、半導体素子と各配線層５３，５４とによ
って内部回路が構成されている。同図に示されるよう
に、シリコン配線基板１００とチップＩＰ１との間にお
いて、パッド電極同士、パッド電極−配線、パッド電極
−内部回路などの接続形態には種々のパターンがある。
Ｐのパッド電極との接合部の構造の例を示す断面図であ
る。図３には、ベアチップＩＰ１とシリコン配線基板１
００との間の接続状態のみを示しているが、他のベアチ
ップＩＰ２，３，…とシリコン配線基板１００との間の
接続状態も、図３に示す接続状態と基本的には同じであ
る。同図に示すように、シリコン配線基板１００のパッ
ド２６と、ベアチップＩＰ１の主面上に設けられたパッ
ド５１とが、バンプ５２によって互いに接合されてい
る。また、ベアチップＩＰ１は、トランジスタ等の半導
体素子（図示せず）が設けられた半導体基板５０と、半
導体基板５０の上に設けられた第１，第２配線層５３，
５４とを備え、半導体素子と各配線層５３，５４とによ
って内部回路が構成されている。同図に示されるよう
に、シリコン配線基板１００とチップＩＰ１との間にお
いて、パッド電極同士、パッド電極−配線、パッド電極
−内部回路などの接続形態には種々のパターンがある。
【００２９】シリコン配線基板１００において、パッド
２６ａと、第２配線層２４中の配線とがプラグ（コンタ
クト）２７ａによって互いに接続されている。一方、ベ
アチップＩＰ１において、パッド５１ａはシリコン配線
基板１００のパッド２６ａにバンプ５２ａを介して接続
され、ベアチップＩＰ１には、パッド５１ａと第２配線
層５４とを接続するプラグ５４ａが設けられている。
２６ａと、第２配線層２４中の配線とがプラグ（コンタ
クト）２７ａによって互いに接続されている。一方、ベ
アチップＩＰ１において、パッド５１ａはシリコン配線
基板１００のパッド２６ａにバンプ５２ａを介して接続
され、ベアチップＩＰ１には、パッド５１ａと第２配線
層５４とを接続するプラグ５４ａが設けられている。
【００３０】シリコン配線基板１００において、図３に
示す断面とは別の断面でパッド２６ｂがクランドプレー
ン層２１に接続されている。一方、ベアチップＩＰ１に
おいて、パッド５１ｂはシリコン配線基板１００のパッ
ド２６ｂにバンプ５２ｂを介して接続され、さらに、パ
ッド５１ｂと半導体基板５０とを接続するプラグ５４ｂ
が設けられている。
示す断面とは別の断面でパッド２６ｂがクランドプレー
ン層２１に接続されている。一方、ベアチップＩＰ１に
おいて、パッド５１ｂはシリコン配線基板１００のパッ
ド２６ｂにバンプ５２ｂを介して接続され、さらに、パ
ッド５１ｂと半導体基板５０とを接続するプラグ５４ｂ
が設けられている。
【００３１】シリコン配線基板１００において、パッド
２６ｃは、第１の配線層２３にプラグ２７ｃを介して接
続されている。一方、ベアチップＩＰ１において、パッ
ド５１ｃは、シリコン配線基板１００のパッド２６ｃに
バンプ５２ｃを介して接続され、かつ、パッド５１ｃと
ベアチップＩＰ１の第１配線層５３とを接続するプラグ
５４ｃが設けられている。
２６ｃは、第１の配線層２３にプラグ２７ｃを介して接
続されている。一方、ベアチップＩＰ１において、パッ
ド５１ｃは、シリコン配線基板１００のパッド２６ｃに
バンプ５２ｃを介して接続され、かつ、パッド５１ｃと
ベアチップＩＰ１の第１配線層５３とを接続するプラグ
５４ｃが設けられている。
【００３２】シリコン配線基板１００において、パッド
２６ｄは、電源プレーン層２２にプラグ２７ｄを介して
接続されている。一方、ベアチップＩＰ１において、パ
ッド５１ｄ、シリコン配線基板１００のパッド２６ｄに
バンプ５２ｄを介して接続され、かつ、パッド５１ｄと
ベアチップＩＰ１の第２配線層５４とを接続するプラグ
５４ｄが設けられている。
２６ｄは、電源プレーン層２２にプラグ２７ｄを介して
接続されている。一方、ベアチップＩＰ１において、パ
ッド５１ｄ、シリコン配線基板１００のパッド２６ｄに
バンプ５２ｄを介して接続され、かつ、パッド５１ｄと
ベアチップＩＰ１の第２配線層５４とを接続するプラグ
５４ｄが設けられている。
【００３３】以上のように、パッド同士はバンプを介し
た接合により電気的に接続され、パッドと配線層とはプ
ラグによい電気的に接続されて、シリコン配線基板１０
０上の配線層がベアチップＩＰ１の内部回路に接続され
ている。ただし、ベアチップＩＰ１のパッド５１のうち
には、ベアチップＩＰ１内の内部回路に電気的に接続さ
れていない，機械的強度を確保するためのダミーのパッ
ド電極があってもよい。また、ベアチップＩＰ１のパッ
ド５１と同様に、シリコン配線基板１００においても、
パッド２６のうちには、基板内部の配線に接続されてい
ない，機械的強度を確保するためのダミーのパッド電極
があってもよい。
た接合により電気的に接続され、パッドと配線層とはプ
ラグによい電気的に接続されて、シリコン配線基板１０
０上の配線層がベアチップＩＰ１の内部回路に接続され
ている。ただし、ベアチップＩＰ１のパッド５１のうち
には、ベアチップＩＰ１内の内部回路に電気的に接続さ
れていない，機械的強度を確保するためのダミーのパッ
ド電極があってもよい。また、ベアチップＩＰ１のパッ
ド５１と同様に、シリコン配線基板１００においても、
パッド２６のうちには、基板内部の配線に接続されてい
ない，機械的強度を確保するためのダミーのパッド電極
があってもよい。
【００３４】−パッドの接続関係による機能又は機能レ
ベルの設定− 図４（ａ），（ｂ）は、シリコン配線基板にベアチップ
ＩＰを搭載する際の機能又は機能レベルの設定方法を示
す平面図及び断面図である。
ベルの設定− 図４（ａ），（ｂ）は、シリコン配線基板にベアチップ
ＩＰを搭載する際の機能又は機能レベルの設定方法を示
す平面図及び断面図である。
【００３５】図４（ａ）に示すように、シリコン配線基
板１００上のパッド２６と、ベアチップＩＰ１上のパッ
ド５１とは、互いに同じピッチで碁盤目状に配置されて
いる。そして、図４（ａ）に示すハッチングが施された
パッドが互いに接合されるパッドであり、ハッチングが
施されていないパッドが接合されないパッドである。そ
して、図４（ｂ）に示すように、接合しようとするパッ
ド５１，２６同士はバンプ５２を介して接合する一方、
接合したくないパッド５１，２６同士の間には、バンプ
を介在させないことにより、両者を電気的に非接続状態
とすることができる。
板１００上のパッド２６と、ベアチップＩＰ１上のパッ
ド５１とは、互いに同じピッチで碁盤目状に配置されて
いる。そして、図４（ａ）に示すハッチングが施された
パッドが互いに接合されるパッドであり、ハッチングが
施されていないパッドが接合されないパッドである。そ
して、図４（ｂ）に示すように、接合しようとするパッ
ド５１，２６同士はバンプ５２を介して接合する一方、
接合したくないパッド５１，２６同士の間には、バンプ
を介在させないことにより、両者を電気的に非接続状態
とすることができる。
【００３６】−パッドの接続関係の変更による機能又は
機能レベルの変更の各例− 図５（ａ），（ｂ）は、パッドの接続関係の変更による
信号波形変更の例を示すベアチップＩＰ，シリコン配線
基板の平面図である。
機能レベルの変更の各例− 図５（ａ），（ｂ）は、パッドの接続関係の変更による
信号波形変更の例を示すベアチップＩＰ，シリコン配線
基板の平面図である。
【００３７】図５（ａ）に示すように、ベアチップＩＰ
１Ａには、１つの回路ブロックに共通のノードＮｘを介
して接続される３つのパッド５１ａ，５１ｂ，５１ｃが
設けられている。一方、図５（ｂ）に示すように、シリ
コン配線基板１００Ａには、相異なる波形の信号（例え
ば周波数の相異なるクロック信号）を供給する３つの配
線が設けられており、各配線の先端にパッド２６ａ，２
６ｂ，２６ｃが設けられている。この３つの配線は、互
いに電気的に分離されており、パッド２６ａ，２６ｂ，
２６ｃ間のピッチは、ベアチップＩＰ１Ａ上のパッド５
１ａ，５１ｂ，５１ｃ間のピッチとほぼ等しい。そし
て、ベアチップＩＰ１Ａはシリコン配線基板１００Ａの
上に搭載されており、ベアチップＩＰ１Ａのパッド５１
ａと、シリコン配線基板１００Ａのパッド２６ａとはバ
ンプを介した接合により互いに電気的に接続され、パッ
ド５１ｂ−２６ｂ間と、パッド５１ｃ−２６ｃ間は電気
的に接合されていない。これにより、ベアチップＩＰ１
Ａ内の回路ブロックには、図５（ｂ）に示す最上の信号
が入力されることになる。これにより、ベアチップＩＰ
及びシリコン配線基板の構造はできるだけ共通化しつ
つ、例えば、信号の周波数やパワーなどの機能を選択す
ることが可能になる。
１Ａには、１つの回路ブロックに共通のノードＮｘを介
して接続される３つのパッド５１ａ，５１ｂ，５１ｃが
設けられている。一方、図５（ｂ）に示すように、シリ
コン配線基板１００Ａには、相異なる波形の信号（例え
ば周波数の相異なるクロック信号）を供給する３つの配
線が設けられており、各配線の先端にパッド２６ａ，２
６ｂ，２６ｃが設けられている。この３つの配線は、互
いに電気的に分離されており、パッド２６ａ，２６ｂ，
２６ｃ間のピッチは、ベアチップＩＰ１Ａ上のパッド５
１ａ，５１ｂ，５１ｃ間のピッチとほぼ等しい。そし
て、ベアチップＩＰ１Ａはシリコン配線基板１００Ａの
上に搭載されており、ベアチップＩＰ１Ａのパッド５１
ａと、シリコン配線基板１００Ａのパッド２６ａとはバ
ンプを介した接合により互いに電気的に接続され、パッ
ド５１ｂ−２６ｂ間と、パッド５１ｃ−２６ｃ間は電気
的に接合されていない。これにより、ベアチップＩＰ１
Ａ内の回路ブロックには、図５（ｂ）に示す最上の信号
が入力されることになる。これにより、ベアチップＩＰ
及びシリコン配線基板の構造はできるだけ共通化しつ
つ、例えば、信号の周波数やパワーなどの機能を選択す
ることが可能になる。
【００３８】図６（ａ），（ｂ）は、パッドの接続関係
の変更による電圧変更の例を示すベアチップＩＰ，シリ
コン配線基板の平面図である。
の変更による電圧変更の例を示すベアチップＩＰ，シリ
コン配線基板の平面図である。
【００３９】図６（ａ）に示すように、ベアチップＩＰ
１Ｂには、１つの回路ブロックに共通のノードＮｙを介
して接続される３つのパッド５１ｄ，５１ｅ，５１ｆが
設けられている。一方、図６（ｂ）に示すように、シリ
コン配線基板１００Ｂには、相異なる電圧（例えば、
１．５Ｖ，１．３Ｖ，１．２Ｖ）を供給する３つの配線
が設けられており、各配線の先端にパッド２６ｄ，２６
ｅ，２６ｆが設けられている。この３つの配線は、互い
に電気的に分離されており、パッド２６ｄ，２６ｅ，２
６ｆ間のピッチは、ベアチップＩＰ１Ａ上のパッド５１
ｄ，５１ｅ，５１ｆ間のピッチとほぼ等しい。そして、
ベアチップＩＰ１Ｂはシリコン配線基板１００Ｂの上に
搭載されて、ベアチップＩＰ１Ｂのパッド５１ｄと、シ
リコン配線基板１００Ｂのパッド２６ｄとはバンプを介
した接合により電気的に接続され、パッド５１ｅ−２６
ｅ間と、パッド５１ｆ−２６ｆ間は電気的に接続されて
いない。これにより、ベアチップＩＰ１Ｂ内の回路ブロ
ックには、図６（ｂ）に示す最上の電圧（例えば１．５
Ｖ）が入力されることになる。これにより、ベアチップ
ＩＰ及びシリコン配線基板の構造はできるだけ共通化し
つつ、回路ブロックにおいて使用する電源電圧を選択す
ることが可能になる。
１Ｂには、１つの回路ブロックに共通のノードＮｙを介
して接続される３つのパッド５１ｄ，５１ｅ，５１ｆが
設けられている。一方、図６（ｂ）に示すように、シリ
コン配線基板１００Ｂには、相異なる電圧（例えば、
１．５Ｖ，１．３Ｖ，１．２Ｖ）を供給する３つの配線
が設けられており、各配線の先端にパッド２６ｄ，２６
ｅ，２６ｆが設けられている。この３つの配線は、互い
に電気的に分離されており、パッド２６ｄ，２６ｅ，２
６ｆ間のピッチは、ベアチップＩＰ１Ａ上のパッド５１
ｄ，５１ｅ，５１ｆ間のピッチとほぼ等しい。そして、
ベアチップＩＰ１Ｂはシリコン配線基板１００Ｂの上に
搭載されて、ベアチップＩＰ１Ｂのパッド５１ｄと、シ
リコン配線基板１００Ｂのパッド２６ｄとはバンプを介
した接合により電気的に接続され、パッド５１ｅ−２６
ｅ間と、パッド５１ｆ−２６ｆ間は電気的に接続されて
いない。これにより、ベアチップＩＰ１Ｂ内の回路ブロ
ックには、図６（ｂ）に示す最上の電圧（例えば１．５
Ｖ）が入力されることになる。これにより、ベアチップ
ＩＰ及びシリコン配線基板の構造はできるだけ共通化し
つつ、回路ブロックにおいて使用する電源電圧を選択す
ることが可能になる。
【００４０】図７は、パッドの接続関係の変更による電
圧変更の例を示すベアチップＩＰ，シリコン配線基板の
平面図である。
圧変更の例を示すベアチップＩＰ，シリコン配線基板の
平面図である。
【００４１】同図に示すように、基板側の大チップ１１
０には、電圧１．５Ｖ，１．３Ｖ，１．２Ｖを生成する
回路ブロックが設けられている。つまり、この大チップ
は、シリコン配線基板１００とは異なり、半導体素子を
備えているものである。そして、大チップ１１０には、
電圧１．５Ｖを供給する配線Ｌｇと、電圧１．３Ｖを供
給する配線Ｌｈと、電圧１．２Ｖを供給する配線Ｌｉと
が設けられている。各配線Ｌｇ，Ｌｈ，Ｌｉの先端に
は、それぞれ３つのパッド２６ｇ〜２６ｇ，２６ｈ〜２
６ｈ，２６ｉ〜２６ｉが配置されているとともに、３つ
のパッド２６ｇ，２６ｈ，２６ｉからなる３つの組がそ
れぞれ同じピッチで配置されている。一方、３つのベア
チップＩＰ１Ｃ，２Ｃ，３Ｃには、各々共通のノードＮ
ｚに接続される３つのパッド５１ｇ，５１ｈ，５１ｉが
設けられており、パッド５１ｇ，５１ｈ，５１ｉ間のピ
ッチは、大チップ１１０上の３つのパッド２６ｇ，２６
ｈ，２６ｉ間のピッチとほぼ等しい。
０には、電圧１．５Ｖ，１．３Ｖ，１．２Ｖを生成する
回路ブロックが設けられている。つまり、この大チップ
は、シリコン配線基板１００とは異なり、半導体素子を
備えているものである。そして、大チップ１１０には、
電圧１．５Ｖを供給する配線Ｌｇと、電圧１．３Ｖを供
給する配線Ｌｈと、電圧１．２Ｖを供給する配線Ｌｉと
が設けられている。各配線Ｌｇ，Ｌｈ，Ｌｉの先端に
は、それぞれ３つのパッド２６ｇ〜２６ｇ，２６ｈ〜２
６ｈ，２６ｉ〜２６ｉが配置されているとともに、３つ
のパッド２６ｇ，２６ｈ，２６ｉからなる３つの組がそ
れぞれ同じピッチで配置されている。一方、３つのベア
チップＩＰ１Ｃ，２Ｃ，３Ｃには、各々共通のノードＮ
ｚに接続される３つのパッド５１ｇ，５１ｈ，５１ｉが
設けられており、パッド５１ｇ，５１ｈ，５１ｉ間のピ
ッチは、大チップ１１０上の３つのパッド２６ｇ，２６
ｈ，２６ｉ間のピッチとほぼ等しい。
【００４２】そして、ベアチップＩＰ１Ｃはパッド５１
ｇ−２６ｇ間の接合により、ベアチップＩＰ２Ｃはパッ
ド５１ｈ−２６ｈ間の接合により、ベアチップＩＰ３Ｃ
はパッド５１ｉ−２６ｉ間の接合により、それぞれ電気
的に接続されており、各ベアチップＩＰ１Ｃ，２Ｃ，３
Ｃの内部回路の電源電圧が１．５Ｖ，１．３Ｖ，１．２
Ｖに設定されている。
ｇ−２６ｇ間の接合により、ベアチップＩＰ２Ｃはパッ
ド５１ｈ−２６ｈ間の接合により、ベアチップＩＰ３Ｃ
はパッド５１ｉ−２６ｉ間の接合により、それぞれ電気
的に接続されており、各ベアチップＩＰ１Ｃ，２Ｃ，３
Ｃの内部回路の電源電圧が１．５Ｖ，１．３Ｖ，１．２
Ｖに設定されている。
【００４３】これにより、ベアチップＩＰの電源電圧供
給部や大チップの構造はできるだけ共通化しつつ、各ベ
アチップＩＰで使用する電源電圧を極めて容易に選択す
ることができる。
給部や大チップの構造はできるだけ共通化しつつ、各ベ
アチップＩＰで使用する電源電圧を極めて容易に選択す
ることができる。
【００４４】なお、この例では、各ベアチップＩＰ１
Ｃ，２Ｃ，３Ｃが互いに異なる電源電圧を使用するよう
に設定されているが、各ベアチップＩＰのうちいずれか
２つ以上のベアチップＩＰが互いに同じ電源電圧を使用
するように設定されてもよいことはいうまでもない。
Ｃ，２Ｃ，３Ｃが互いに異なる電源電圧を使用するよう
に設定されているが、各ベアチップＩＰのうちいずれか
２つ以上のベアチップＩＰが互いに同じ電源電圧を使用
するように設定されてもよいことはいうまでもない。
【００４５】また、大チップ１１０に代えて、他の例と
同様のシリコン配線基板を用い、電源電圧１．５Ｖ，
１．３Ｖ，１．２Ｖなどを生成するベアチップＩＰを別
途シリコン配線基板上に配置してもよい。あるいは、電
源電圧１．５Ｖ，１．３Ｖ，１．２Ｖなどを外部端子か
ら供給するようにしてもよい。
同様のシリコン配線基板を用い、電源電圧１．５Ｖ，
１．３Ｖ，１．２Ｖなどを生成するベアチップＩＰを別
途シリコン配線基板上に配置してもよい。あるいは、電
源電圧１．５Ｖ，１．３Ｖ，１．２Ｖなどを外部端子か
ら供給するようにしてもよい。
【００４６】図８（ａ），（ｂ）は、パッドの接続関係
の変更による論理値変更の例を示すベアチップＩＰ，シ
リコン配線基板の平面図である。
の変更による論理値変更の例を示すベアチップＩＰ，シ
リコン配線基板の平面図である。
【００４７】図８（ａ）に示すように、ベアチップＩＰ
１Ｄには、１つの回路ブロックに接続される４つのノー
ドＮｗ，Ｎｖ，Ｎｕ，Ｎｔが設けられており、各ノード
Ｎｗ，Ｎｖ，Ｎｕ，Ｎｔには、各々２つのパッド５１
ｍ，５１ｎが配置されている。一方、図８（ｂ）に示す
ように、シリコン配線基板１００Ｄには、電源ラインに
接続される４つのパッド２６ｍと、グランドラインに接
続される４つのパッド２６ｎとが設けられている。そし
て、４つの組のパッド２６ｍ−２６ｎ間のピッチは、ベ
アチップＩＰ１Ｄ上のパッド５１ｍ−５１ｎ間のピッチ
にほぼ等しい。
１Ｄには、１つの回路ブロックに接続される４つのノー
ドＮｗ，Ｎｖ，Ｎｕ，Ｎｔが設けられており、各ノード
Ｎｗ，Ｎｖ，Ｎｕ，Ｎｔには、各々２つのパッド５１
ｍ，５１ｎが配置されている。一方、図８（ｂ）に示す
ように、シリコン配線基板１００Ｄには、電源ラインに
接続される４つのパッド２６ｍと、グランドラインに接
続される４つのパッド２６ｎとが設けられている。そし
て、４つの組のパッド２６ｍ−２６ｎ間のピッチは、ベ
アチップＩＰ１Ｄ上のパッド５１ｍ−５１ｎ間のピッチ
にほぼ等しい。
【００４８】そして、ベアチップＩＰ１Ｄがシリコン配
線基板１００Ｄ上に搭載され、ベアチップＩＰ１Ｄのノ
ードＮｗについてはパッド５１ｎ−２６ｎ間の接合によ
り、ノードＮｖについてはパッド５１ｍ−２６ｍ間の接
合により、ノードＮｕについてはパッド５１ｎ−２６ｎ
間の接合により、ノードＮｔについてはパッド５１ｎ−
２６ｎ間の接合により、各パッド同士が電気的に接続さ
れて、ベアチップＩＰ１Ｄ内の回路ブロックで使用する
論理値が設定されている。すなわち、回路ブロックから
導出されるノードＮｗからは論理値“Ｌ”が、回路ブロ
ックから導出されるノードＮｖからは論理値“Ｈ”が、
回路ブロックから導出されるノードＮｕからは論理値
“Ｌ”が、回路ブロックから導出されるノードＮｔから
は論理値“Ｌ”が、それぞれ回路ブロックに供給され
る。
線基板１００Ｄ上に搭載され、ベアチップＩＰ１Ｄのノ
ードＮｗについてはパッド５１ｎ−２６ｎ間の接合によ
り、ノードＮｖについてはパッド５１ｍ−２６ｍ間の接
合により、ノードＮｕについてはパッド５１ｎ−２６ｎ
間の接合により、ノードＮｔについてはパッド５１ｎ−
２６ｎ間の接合により、各パッド同士が電気的に接続さ
れて、ベアチップＩＰ１Ｄ内の回路ブロックで使用する
論理値が設定されている。すなわち、回路ブロックから
導出されるノードＮｗからは論理値“Ｌ”が、回路ブロ
ックから導出されるノードＮｖからは論理値“Ｈ”が、
回路ブロックから導出されるノードＮｕからは論理値
“Ｌ”が、回路ブロックから導出されるノードＮｔから
は論理値“Ｌ”が、それぞれ回路ブロックに供給され
る。
【００４９】これにより、ベアチップＩＰ及びシリコン
配線基板の構造はできるだけ共通化しつつ、例えば、信
号の論理値などの機能又は機能レベルを選択することが
可能になる。
配線基板の構造はできるだけ共通化しつつ、例えば、信
号の論理値などの機能又は機能レベルを選択することが
可能になる。
【００５０】（第２の実施形態）上記第１の実施形態に
おいては、シリコン配線基板上のパッドと、ベアチップ
ＩＰ１，上のパッドとをバンプを介して接合する形態
（いわゆるフリップチップ接続）を採ったが、その他の
接合方法によって、両者間の電気的に接続を行なうこと
も可能である。
おいては、シリコン配線基板上のパッドと、ベアチップ
ＩＰ１，上のパッドとをバンプを介して接合する形態
（いわゆるフリップチップ接続）を採ったが、その他の
接合方法によって、両者間の電気的に接続を行なうこと
も可能である。
【００５１】図９は、ワイヤ接続によりパッド同士が接
続されている例を示す平面図である。同図に示すよう
に、シリコン配線基板１００Ｅ上のあるパッド２６と、
ベアチップＩＰ１Ｅ上のあるパッド５１とはボンディン
グワイヤにより電気的に接続されているが、所望しない
パッド同士の間は非接続のままである。
続されている例を示す平面図である。同図に示すよう
に、シリコン配線基板１００Ｅ上のあるパッド２６と、
ベアチップＩＰ１Ｅ上のあるパッド５１とはボンディン
グワイヤにより電気的に接続されているが、所望しない
パッド同士の間は非接続のままである。
【００５２】これによっても、ベアチップＩＰ及びシリ
コン配線基板の構造はできるだけ共通化しつつ、例え
ば、信号の論理値などの機能や機能レベルを選択するこ
とが可能になる。
コン配線基板の構造はできるだけ共通化しつつ、例え
ば、信号の論理値などの機能や機能レベルを選択するこ
とが可能になる。
【００５３】なお、上記実施形態中において、シリコン
配線基板を用いた例においては、シリコン配線基板に代
えて、半導体素子を備えた大チップを用いることができ
る。
配線基板を用いた例においては、シリコン配線基板に代
えて、半導体素子を備えた大チップを用いることができ
る。
【００５４】また、シリコン配線基板における配線や、
大チップにおける回路ブロックに供給される電圧，信号
の波形，論理値などを、ベアチップＩＰに設けられた供
給部から選択するようにしてもよい。
大チップにおける回路ブロックに供給される電圧，信号
の波形，論理値などを、ベアチップＩＰに設けられた供
給部から選択するようにしてもよい。
【００５５】
【発明の効果】本発明のマルチチップモジュールによれ
ば、第１のチップの複数の供給用パッドに対応して、互
いに共通のノードを介して内部回路に接続される入力用
パッドを有する第２のチップを第１のチップ上に搭載
し、入力用パッド，供給用パッドのうちいずれか１つ同
士を互いに電気的に接続するようにしたので、第２のチ
ップについて、機能が同じで機能のレベルが相異なるも
のがある場合、種類が同じで機能が相異なる第２のチッ
プの機能を選択したり、機能のレベルを選択することが
可能になり、よって、第１のチップや第２のチップの構
造をできるだけ共通化して、少品種・量産化に適したマ
ルチチップモジュールの提供を図ることができる。
ば、第１のチップの複数の供給用パッドに対応して、互
いに共通のノードを介して内部回路に接続される入力用
パッドを有する第２のチップを第１のチップ上に搭載
し、入力用パッド，供給用パッドのうちいずれか１つ同
士を互いに電気的に接続するようにしたので、第２のチ
ップについて、機能が同じで機能のレベルが相異なるも
のがある場合、種類が同じで機能が相異なる第２のチッ
プの機能を選択したり、機能のレベルを選択することが
可能になり、よって、第１のチップや第２のチップの構
造をできるだけ共通化して、少品種・量産化に適したマ
ルチチップモジュールの提供を図ることができる。
【図１】（ａ），（ｂ）は、本発明の各実施形態におけ
るＩＰＯＳデバイスの特徴を説明するための平面図であ
る。
るＩＰＯＳデバイスの特徴を説明するための平面図であ
る。
【図２】図１に示すＩＰＯＳデバイスの一部における断
面図である。
面図である。
【図３】シリコン配線基板のパッド電極とベアチップＩ
Ｐのパッド電極との接合部の構造の例を示す断面図であ
る。
Ｐのパッド電極との接合部の構造の例を示す断面図であ
る。
【図４】（ａ），（ｂ）は、シリコン配線基板にベアチ
ップＩＰを搭載する際の機能設定方法を示す平面図及び
断面図である。
ップＩＰを搭載する際の機能設定方法を示す平面図及び
断面図である。
【図５】（ａ），（ｂ）は、パッドの接続関係の変更に
よる信号波形変更の例を示すベアチップＩＰ，シリコン
配線基板の平面図である。
よる信号波形変更の例を示すベアチップＩＰ，シリコン
配線基板の平面図である。
【図６】（ａ），（ｂ）は、パッドの接続関係の変更に
よる電圧変更の例を示すベアチップＩＰ，シリコン配線
基板の平面図である。
よる電圧変更の例を示すベアチップＩＰ，シリコン配線
基板の平面図である。
【図７】パッドの接続関係の変更による電圧変更の例を
示すベアチップＩＰ，シリコン配線基板の平面図であ
る。
示すベアチップＩＰ，シリコン配線基板の平面図であ
る。
【図８】（ａ），（ｂ）は、パッドの接続関係の変更に
よる論理値変更の例を示すベアチップＩＰ，シリコン配
線基板の平面図である。
よる論理値変更の例を示すベアチップＩＰ，シリコン配
線基板の平面図である。
【図９】ワイヤ接続によりパッド同士を接続した例を示
す平面図である。
す平面図である。
１〜４ ベアチップＩＰ ５ Ｉ／Ｏ用外部パッド（外部端子） １０ シリコン基板 ２０ 多層配線層 ２１ グランドプレーン層 ２２ 電源プレーン層 ２３ 第１配線層 ２４ 第２配線層 ２５ パッド電極層 ２６ パッド ３１ 第１絶縁膜 ３２ 第２絶縁膜 ３３ 第３絶縁膜 ３４ 第４絶縁膜 ３５ 第５絶縁膜 ５１ パッド ５２ バンプ ６０ ボンディングワイヤ １００ シリコン配線基板 Ｎ ノード Ｌ 配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 崎山 史朗 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F044 RR03 RR08
Claims (10)
- 【請求項１】 第１のチップに少なくとも１つの第２の
チップを搭載してなるマルチチップモジュールであっ
て、 上記第１のチップ及び第２のチップのうち一方のチップ
は、信号を供給するための複数の供給用パッドを有して
おり、 上記第１のチップ及び第２のチップのうち他方のチップ
は、上記第１のチップの上記複数の供給用パッドに対応
する位置に上記供給用パッドと同数だけ設けられ、互い
に共通のノードを介して内部回路に接続される入力用パ
ッドを有しており、 上記複数の入力用パッドのうちいずれか１つと、上記複
数の供給用パッドとのうちいずれか１つとが互いに電気
的に接続されていることを特徴とするマルチチップモジ
ュール。 - 【請求項２】 請求項１記載のマルチチップモジュール
において、 上記１つの入力用パッドと上記１つの供給用パッドと
は、バンプを介して接続されていることを特徴とするマ
ルチチップモジュール。 - 【請求項３】 請求項２記載のマルチチップモジュール
において、 上記第２のチップの複数の入力用パッドと、上記第１の
チップの複数の供給用パッドとは、互いにほぼ等しいピ
ッチで配置されていることを特徴とするマルチチップモ
ジュール。 - 【請求項４】 請求項１記載のマルチチップモジュール
において、 上記１つの入力用パッドと上記１つの供給用パッドと
は、ボンディングワイヤを介して接続されていることを
特徴とするマルチチップモジュール。 - 【請求項５】 請求項１〜４のうちいずれか１つに記載
のマルチチップモジュールにおいて、 上記複数の供給用パッドは、互いに電圧値が異なる信号
を供給するノードに接続されていることを特徴とするマ
ルチチップモジュール。 - 【請求項６】 請求項１〜４のうちいずれか１つに記載
のマルチチップモジュールにおいて、 上記複数の供給用パッドは、互いに波形が異なる信号を
供給するノードに接続されていることを特徴とするマル
チチップモジュール。 - 【請求項７】 請求項１〜４のうちいずれか１つに記載
のマルチチップモジュールにおいて、 上記複数の供給用パッドは、互いに論理値が異なる信号
を供給するノードに接続されていることを特徴とするマ
ルチチップモジュール。 - 【請求項８】 請求項１〜７のうちいずれか１つに記載
のマルチチップモジュールにおいて、 上記第１のチップは、基板となる大チップであり、 上記第２のチップは、上記第１のチップ上に複数個搭載
される小チップであることを特徴とするマルチチップモ
ジュール。 - 【請求項９】 請求項８記載のマルチチップモジュール
において、 上記第１のチップは、半導体素子を含まない配線専用の
大チップであって、上記複数の供給用パッドを有してお
り、 上記複数の供給パッドから供給される信号は、上記第１
のチップの外部で生成されたものであることを特徴とす
るマルチチップモジュール。 - 【請求項１０】 請求項１〜７のうちいずれか１つに記
載のマルチチップモジュールにおいて、 上記第１のチップは、半導体素子を含む大チップであっ
て、上記複数の供給用パッドを有しており、 上記複数の供給パッドから供給される信号は、第１のチ
ップの内部回路で生成されたものであることを特徴とす
るマルチチップモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001039614A JP3935321B2 (ja) | 2001-02-16 | 2001-02-16 | マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001039614A JP3935321B2 (ja) | 2001-02-16 | 2001-02-16 | マルチチップモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002246541A true JP2002246541A (ja) | 2002-08-30 |
| JP3935321B2 JP3935321B2 (ja) | 2007-06-20 |
Family
ID=18902363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001039614A Expired - Fee Related JP3935321B2 (ja) | 2001-02-16 | 2001-02-16 | マルチチップモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3935321B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015529980A (ja) * | 2012-08-27 | 2015-10-08 | インヴェンサス・コーポレイション | 共通サポートシステム及び超小型電子アセンブリ |
-
2001
- 2001-02-16 JP JP2001039614A patent/JP3935321B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015529980A (ja) * | 2012-08-27 | 2015-10-08 | インヴェンサス・コーポレイション | 共通サポートシステム及び超小型電子アセンブリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3935321B2 (ja) | 2007-06-20 |
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