JP2002245792A - 集積回路メモリ装置、半導体メモリ装置及びその動作方法 - Google Patents
集積回路メモリ装置、半導体メモリ装置及びその動作方法Info
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Abstract
(57)【要約】
【課題】 リペア効率及び融通性を向上させ、構造が均
一であるほか、データアクセス速度が速いカラム冗長ス
キームを有する半導体メモリ装置及びその動作方法を提
供する。 【解決手段】 各々複数個のメモリセルと正常動作のた
めのカラム選択ライン及びリペアのためのスペアカラム
選択ラインを含む第１及び第２ブロックに両分され、前
記第１ブロックを担当する第１ローカル入出力ライン／
第１グローバル入出力ライン及び前記第２ブロックを担
当する第２ローカル入出力ライン／第２グローバル入出
力ラインを別途に含む複数個の入出力ブロックを備え
る。所定の入出力ブロック内の不良カラム選択ラインは
自分の入出力ブロック内のスペアカラム選択ラインだけ
ではなく、隣り合う入出力ブロック内のスペアカラム選
択ラインにも取り替えられる。
一であるほか、データアクセス速度が速いカラム冗長ス
キームを有する半導体メモリ装置及びその動作方法を提
供する。 【解決手段】 各々複数個のメモリセルと正常動作のた
めのカラム選択ライン及びリペアのためのスペアカラム
選択ラインを含む第１及び第２ブロックに両分され、前
記第１ブロックを担当する第１ローカル入出力ライン／
第１グローバル入出力ライン及び前記第２ブロックを担
当する第２ローカル入出力ライン／第２グローバル入出
力ラインを別途に含む複数個の入出力ブロックを備え
る。所定の入出力ブロック内の不良カラム選択ラインは
自分の入出力ブロック内のスペアカラム選択ラインだけ
ではなく、隣り合う入出力ブロック内のスペアカラム選
択ラインにも取り替えられる。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路メモリ装
置、半導体メモリ装置及びその動作方法に係り、特に、
半導体メモリ装置のカラム冗長スキームに関する。
置、半導体メモリ装置及びその動作方法に係り、特に、
半導体メモリ装置のカラム冗長スキームに関する。
【０００２】
【従来の技術】半導体メモリ装置は、正常メモリセルに
不良がある時にこれを取り替えるためにスペアメモリセ
ル、すなわち冗長メモリセルを備える。一般に、カラム
冗長スキームでは、カラム選択ライン（Ｃｏｌｕｍｎ
Ｓｅｌｅｃｔ Ｌｉｎｅ；ＣＳＬ）に接続されている少
なくとも一つの正常メモリセルが不良である場合に前記
カラム選択ラインがスペアカラム選択ライン（Ｓｐａｒ
ｅ Ｃｏｌｕｍｎ Ｓｅｌｅｃｔ Ｌｉｎｅ；ＳＣＳＬ）
に取り替えられる。すなわち、一つのメモリセルだけ不
良であってもカラム選択ラインに接続された全てのメモ
リセルがスペアカラム選択ラインに接続されているスペ
アメモリセルに取り替えられる。
不良がある時にこれを取り替えるためにスペアメモリセ
ル、すなわち冗長メモリセルを備える。一般に、カラム
冗長スキームでは、カラム選択ライン（Ｃｏｌｕｍｎ
Ｓｅｌｅｃｔ Ｌｉｎｅ；ＣＳＬ）に接続されている少
なくとも一つの正常メモリセルが不良である場合に前記
カラム選択ラインがスペアカラム選択ライン（Ｓｐａｒ
ｅ Ｃｏｌｕｍｎ Ｓｅｌｅｃｔ Ｌｉｎｅ；ＳＣＳＬ）
に取り替えられる。すなわち、一つのメモリセルだけ不
良であってもカラム選択ラインに接続された全てのメモ
リセルがスペアカラム選択ラインに接続されているスペ
アメモリセルに取り替えられる。
【０００３】図１は、従来の１対１カラム冗長スキーム
を示した図である。図１を参照すれば、入出力ブロック
１１，１３の各々は複数個のメモリセルとこれらに接続
されるカラム選択ラインＣＳＬ及びスペアカラム選択ラ
インＳＣＳＬを含む。カラム選択ラインＣＳＬは正常動
作のためのものであり、これらには正常メモリセルが接
続される。スペアカラム選択ラインＳＣＳＬはリペアの
ためのものであり、これらにはスペアメモリセル、すな
わち冗長メモリセルが接続される。
を示した図である。図１を参照すれば、入出力ブロック
１１，１３の各々は複数個のメモリセルとこれらに接続
されるカラム選択ラインＣＳＬ及びスペアカラム選択ラ
インＳＣＳＬを含む。カラム選択ラインＣＳＬは正常動
作のためのものであり、これらには正常メモリセルが接
続される。スペアカラム選択ラインＳＣＳＬはリペアの
ためのものであり、これらにはスペアメモリセル、すな
わち冗長メモリセルが接続される。
【０００４】また、入出力ブロック１１は一本のローカ
ル入出力ラインＬＩＯ１及び一本のグローバル入出力ラ
インＧＩＯ１を含み、入出力ブロック１３も一本のロー
カル入出力ラインＬＩＯ２及び一本のグローバル入出力
ラインＧＩＯ２を含む。ローカル入出力ラインＬＩＯ１
及びグローバル入出力ラインＧＩＯ１を介して入出力ブ
ロック１１内のメモリセルにデータが入出力され、入出
力ラインＬＩＯ２及びグローバル入出力ラインＧＩＯ２
を介して入出力ブロック１３内のメモリセルにデータが
入出力される。
ル入出力ラインＬＩＯ１及び一本のグローバル入出力ラ
インＧＩＯ１を含み、入出力ブロック１３も一本のロー
カル入出力ラインＬＩＯ２及び一本のグローバル入出力
ラインＧＩＯ２を含む。ローカル入出力ラインＬＩＯ１
及びグローバル入出力ラインＧＩＯ１を介して入出力ブ
ロック１１内のメモリセルにデータが入出力され、入出
力ラインＬＩＯ２及びグローバル入出力ラインＧＩＯ２
を介して入出力ブロック１３内のメモリセルにデータが
入出力される。
【０００５】図１に示されたような１対１カラム冗長ス
キームでは、例えば入出力ブロック１１内のカラム選択
ラインＣＳＬ１１が不良である場合、すなわちカラム選
択ラインＣＳＬ１１に接続される少なくとも一つのメモ
リセルＭ１が不良である場合、カラム選択ラインＣＳＬ
１１はスペアカラム選択ラインＳＣＳＬ１１に取り替え
られる。これと同様に、入出力ブロック１３内のカラム
選択ラインＣＳＬ２１が不良である場合、すなわちカラ
ム選択ラインＣＳＬ２１に接続される少なくとも一つの
メモリセルが不良である場合、カラム選択ラインＣＳＬ
２１はスペアカラム選択ラインＣＳＬ２１に取り替えら
れる。
キームでは、例えば入出力ブロック１１内のカラム選択
ラインＣＳＬ１１が不良である場合、すなわちカラム選
択ラインＣＳＬ１１に接続される少なくとも一つのメモ
リセルＭ１が不良である場合、カラム選択ラインＣＳＬ
１１はスペアカラム選択ラインＳＣＳＬ１１に取り替え
られる。これと同様に、入出力ブロック１３内のカラム
選択ラインＣＳＬ２１が不良である場合、すなわちカラ
ム選択ラインＣＳＬ２１に接続される少なくとも一つの
メモリセルが不良である場合、カラム選択ラインＣＳＬ
２１はスペアカラム選択ラインＣＳＬ２１に取り替えら
れる。
【０００６】
【発明が解決しようとする課題】ところで、図１に示さ
れたような１対１カラム冗長スキームでは、所定の入出
力ブロック内の不良カラム選択ラインは自分の入出力ブ
ロック内のスペアカラム選択ラインだけに取り替えら
れ、これによりリペア効率及び融通性が落ちるという短
所がある。
れたような１対１カラム冗長スキームでは、所定の入出
力ブロック内の不良カラム選択ラインは自分の入出力ブ
ロック内のスペアカラム選択ラインだけに取り替えら
れ、これによりリペア効率及び融通性が落ちるという短
所がある。
【０００７】図２は、従来のデータラインカラム冗長ス
キームを示した図である。図２を参照すれば、データラ
インカラム冗長スキームでは、入出力ブロック２１，２
３がスペアカラム選択ラインＳＣＳＬを含まず、スペア
カラム選択ラインＳＣＳＬを含む別途の冗長入出力ブロ
ック２５が与えられる。
キームを示した図である。図２を参照すれば、データラ
インカラム冗長スキームでは、入出力ブロック２１，２
３がスペアカラム選択ラインＳＣＳＬを含まず、スペア
カラム選択ラインＳＣＳＬを含む別途の冗長入出力ブロ
ック２５が与えられる。
【０００８】また、入出力ブロック２１は一本のローカ
ル入出力ラインＬＩＯ１を含み、入出力ブロック２３も
一本のローカル入出力ラインＬＩＯ２を含む。また、冗
長入出力ブロック２５も一本のローカル入出力ラインＬ
ＩＯ３を含む。一方、グローバル入出力ラインＧＩＯは
入出力ブロック２１，２３及び冗長入出力ブロック２５
により共有される。
ル入出力ラインＬＩＯ１を含み、入出力ブロック２３も
一本のローカル入出力ラインＬＩＯ２を含む。また、冗
長入出力ブロック２５も一本のローカル入出力ラインＬ
ＩＯ３を含む。一方、グローバル入出力ラインＧＩＯは
入出力ブロック２１，２３及び冗長入出力ブロック２５
により共有される。
【０００９】ローカル入出力ラインＬＩＯ１及び共有さ
れたグローバル入出力ラインＧＩＯを介して入出力ブロ
ック２１内のメモリセルにデータが入出力され、ローカ
ル入出力ラインＬＩＯ２及び共有されたグローバル入出
力ラインＧＩＯを介して入出力ブロック２３内のメモリ
セルにデータが入出力される。また、ローカル入出力ラ
インＬＩＯ３及び共有されたグローバル入出力ラインＧ
ＩＯを介して冗長入出力ブロック２５内のメモリセルに
データが入出力される。
れたグローバル入出力ラインＧＩＯを介して入出力ブロ
ック２１内のメモリセルにデータが入出力され、ローカ
ル入出力ラインＬＩＯ２及び共有されたグローバル入出
力ラインＧＩＯを介して入出力ブロック２３内のメモリ
セルにデータが入出力される。また、ローカル入出力ラ
インＬＩＯ３及び共有されたグローバル入出力ラインＧ
ＩＯを介して冗長入出力ブロック２５内のメモリセルに
データが入出力される。
【００１０】図２に示されたようなデータラインカラム
冗長スキームでは、入出力ブロック２１内のカラム選択
ラインＣＳＬ１１，ＣＳＬ１２が不良である場合、カラ
ム選択ラインＣＳＬ１１，ＣＳＬ１２は冗長入出力ブロ
ック２５内のスペアカラム選択ラインＳＣＳＬ１，ＳＣ
ＳＬ２に取り替えられる。また、入出力ブロック２３内
のカラム選択ラインＣＳＬ２１，ＣＳＬ２２，ＣＳＬ２
３が不良である場合、カラム選択ラインＣＳＬ２１，Ｃ
ＳＬ２２，ＣＳＬ２３は冗長入出力ブロック２５内のス
ペアカラム選択ラインＳＣＳＬ３，ＳＣＳＬ４，ＳＣＳ
Ｌ５に取り替えられる。
冗長スキームでは、入出力ブロック２１内のカラム選択
ラインＣＳＬ１１，ＣＳＬ１２が不良である場合、カラ
ム選択ラインＣＳＬ１１，ＣＳＬ１２は冗長入出力ブロ
ック２５内のスペアカラム選択ラインＳＣＳＬ１，ＳＣ
ＳＬ２に取り替えられる。また、入出力ブロック２３内
のカラム選択ラインＣＳＬ２１，ＣＳＬ２２，ＣＳＬ２
３が不良である場合、カラム選択ラインＣＳＬ２１，Ｃ
ＳＬ２２，ＣＳＬ２３は冗長入出力ブロック２５内のス
ペアカラム選択ラインＳＣＳＬ３，ＳＣＳＬ４，ＳＣＳ
Ｌ５に取り替えられる。
【００１１】従って、図２に示されたようなデータライ
ンカラム冗長スキームでは、入出力ブロック内の不良カ
ラム選択ラインが別途に備わった冗長入出力ブロック内
のスペアカラム選択ラインに取り替えられるので、リペ
ア効率及び融通性が向上するという長所がある。しか
し、構造が不均一であり、冗長入出力ブロックに対する
データパスの負荷が大きくなるために、データアクセス
速度が遅くなるという短所がある。さらに、二つ以上の
入出力ブロックにおいて同一のカラムアドレスに該当す
る二本以上のカラム選択ラインが不良である場合、リペ
アが不可能であるという短所もある。
ンカラム冗長スキームでは、入出力ブロック内の不良カ
ラム選択ラインが別途に備わった冗長入出力ブロック内
のスペアカラム選択ラインに取り替えられるので、リペ
ア効率及び融通性が向上するという長所がある。しか
し、構造が不均一であり、冗長入出力ブロックに対する
データパスの負荷が大きくなるために、データアクセス
速度が遅くなるという短所がある。さらに、二つ以上の
入出力ブロックにおいて同一のカラムアドレスに該当す
る二本以上のカラム選択ラインが不良である場合、リペ
アが不可能であるという短所もある。
【００１２】そこで、本発明は、リペア効率及び融通性
を向上させ、構造が均一であるほか、データアクセス速
度の速いカラム冗長スキームを有する集積回路メモリ装
置および半導体メモリ装置を提供することを目的とす
る。
を向上させ、構造が均一であるほか、データアクセス速
度の速いカラム冗長スキームを有する集積回路メモリ装
置および半導体メモリ装置を提供することを目的とす
る。
【００１３】さらに、本発明は、前述した従来の技術の
短所を解決してリペア効率及び融通性を向上させるメモ
リ装置の動作方法を提供することを他の目的とする。
短所を解決してリペア効率及び融通性を向上させるメモ
リ装置の動作方法を提供することを他の目的とする。
【００１４】
【課題を解決するための手段】本発明の一面による集積
回路メモリ装置は、基本カラム選択ラインに応答して各
々の入出力ラインに／から接続／分離される複数個の基
本メモリセル及び冗長カラム選択ラインに応答して前記
各々の入出力ラインに／から接続／分離される複数個の
冗長メモリセルを含む複数個のブロックとして配置され
る複数個のメモリセルと、前記基本カラム選択ライン及
び前記冗長カラム選択ラインに接続され、第１カラムア
ドレスの入力に応答して第１基本カラム選択ラインを駆
動し、第２カラムアドレスの入力に応答して前記第１基
本カラム選択ラインの代わりに第１冗長カラム選択ライ
ンを駆動するカラム選択回路と、複数個の感知増幅器
と、前記第１基本カラム選択ラインとかかわった第１基
本メモリセルは前記第１カラムアドレスの入力に応答し
て感知増幅器に接続され、前記第１冗長カラム選択ライ
ンとかかわった第１冗長メモリセルは前記第２カラムア
ドレスの入力に応答して前記感知増幅器に接続されるよ
うに前記入出力ラインを感知増幅器に選択的に接続させ
る入出力制御回路とを備えることを特徴とする。
回路メモリ装置は、基本カラム選択ラインに応答して各
々の入出力ラインに／から接続／分離される複数個の基
本メモリセル及び冗長カラム選択ラインに応答して前記
各々の入出力ラインに／から接続／分離される複数個の
冗長メモリセルを含む複数個のブロックとして配置され
る複数個のメモリセルと、前記基本カラム選択ライン及
び前記冗長カラム選択ラインに接続され、第１カラムア
ドレスの入力に応答して第１基本カラム選択ラインを駆
動し、第２カラムアドレスの入力に応答して前記第１基
本カラム選択ラインの代わりに第１冗長カラム選択ライ
ンを駆動するカラム選択回路と、複数個の感知増幅器
と、前記第１基本カラム選択ラインとかかわった第１基
本メモリセルは前記第１カラムアドレスの入力に応答し
て感知増幅器に接続され、前記第１冗長カラム選択ライ
ンとかかわった第１冗長メモリセルは前記第２カラムア
ドレスの入力に応答して前記感知増幅器に接続されるよ
うに前記入出力ラインを感知増幅器に選択的に接続させ
る入出力制御回路とを備えることを特徴とする。
【００１５】前記各々の複数本の入出力ラインは前記各
々の複数個のブロックとかかわり、前記第１基本メモリ
セル及び前記第１冗長メモリセルは同一のブロック内に
あり、前記入出力制御回路は前記同一のブロックとかか
わった複数本の入出力ラインを介して前記第１基本メモ
リセル及び前記第１冗長メモリセルを感知増幅器に接続
させる。
々の複数個のブロックとかかわり、前記第１基本メモリ
セル及び前記第１冗長メモリセルは同一のブロック内に
あり、前記入出力制御回路は前記同一のブロックとかか
わった複数本の入出力ラインを介して前記第１基本メモ
リセル及び前記第１冗長メモリセルを感知増幅器に接続
させる。
【００１６】前記各々の複数本の入出力ラインは前記各
々の複数個のブロックとかかわり、前記第１基本メモリ
セル及び前記第１冗長メモリセルは各々の第１及び第２
ブロック内にあり、前記入出力制御回路は前記各々の第
１及び第２ブロックとかかわった第１及び第２入出力ラ
インを介して前記第１基本メモリセル及び前記第１冗長
メモリセルを感知増幅器に接続させる。
々の複数個のブロックとかかわり、前記第１基本メモリ
セル及び前記第１冗長メモリセルは各々の第１及び第２
ブロック内にあり、前記入出力制御回路は前記各々の第
１及び第２ブロックとかかわった第１及び第２入出力ラ
インを介して前記第１基本メモリセル及び前記第１冗長
メモリセルを感知増幅器に接続させる。
【００１７】前記入出力制御回路は、前記入出力ライン
を前記複数個の感知増幅器に／から接続／分離させる複
数個のスイッチと、この複数個のスイッチを制御するス
イッチ制御回路とを備える。前記スイッチ制御回路はヒ
ューズによりプログラム可能である。
を前記複数個の感知増幅器に／から接続／分離させる複
数個のスイッチと、この複数個のスイッチを制御するス
イッチ制御回路とを備える。前記スイッチ制御回路はヒ
ューズによりプログラム可能である。
【００１８】本発明の他の一面による半導体メモリ装置
は、複数個の入出力ブロックを備え、この入出力ブロッ
クは各々複数個のメモリセルと正常動作のためのカラム
選択ライン及びリペアのためのカラム選択ラインを含む
第１及び第２ブロックに両分され、前記第１ブロックを
担当する第１ローカル入出力ライン／第１グローバル入
出力ライン及び前記第２ブロックを担当する第２ローカ
ル入出力ライン／第２グローバル入出力ラインを別途に
備えることを特徴とする。
は、複数個の入出力ブロックを備え、この入出力ブロッ
クは各々複数個のメモリセルと正常動作のためのカラム
選択ライン及びリペアのためのカラム選択ラインを含む
第１及び第２ブロックに両分され、前記第１ブロックを
担当する第１ローカル入出力ライン／第１グローバル入
出力ライン及び前記第２ブロックを担当する第２ローカ
ル入出力ライン／第２グローバル入出力ラインを別途に
備えることを特徴とする。
【００１９】前記第１ローカル入出力ライン／第１グロ
ーバル入出力ラインを介して前記第１ブロック内のメモ
リセルにデータが入出力され、前記第２ローカル入出力
ライン／第２グローバル入出力ラインを介して前記第２
ブロック内のメモリセルにデータが入出力される。
ーバル入出力ラインを介して前記第１ブロック内のメモ
リセルにデータが入出力され、前記第２ローカル入出力
ライン／第２グローバル入出力ラインを介して前記第２
ブロック内のメモリセルにデータが入出力される。
【００２０】また、前記入出力ブロックのうち所定の入
出力ブロックの第１ブロック内の不良カラム選択ライン
は前記所定の入出力ブロックの第１ブロック内のスペア
カラム選択ライン、前記所定の入出力ブロックの第２ブ
ロック内のスペアカラム選択ライン及び前記所定の入出
力ブロックに隣接する入出力ブロックの第２ブロック内
のスペアカラム選択ラインのうちいずれか一本に取り替
えられる。
出力ブロックの第１ブロック内の不良カラム選択ライン
は前記所定の入出力ブロックの第１ブロック内のスペア
カラム選択ライン、前記所定の入出力ブロックの第２ブ
ロック内のスペアカラム選択ライン及び前記所定の入出
力ブロックに隣接する入出力ブロックの第２ブロック内
のスペアカラム選択ラインのうちいずれか一本に取り替
えられる。
【００２１】前記所定の入出力ブロックの第２ブロック
内の不良カラム選択ラインは前記所定の入出力ブロック
の第１ブロック内のスペアカラム選択ライン、前記所定
の入出力ブロックの第２ブロック内のスペアカラム選択
ライン及び前記所定の入出力ブロックに隣接する他の入
出力ブロックの第１ブロック内のスペアカラム選択ライ
ンのうちいずれか一本に取り替えられる。
内の不良カラム選択ラインは前記所定の入出力ブロック
の第１ブロック内のスペアカラム選択ライン、前記所定
の入出力ブロックの第２ブロック内のスペアカラム選択
ライン及び前記所定の入出力ブロックに隣接する他の入
出力ブロックの第１ブロック内のスペアカラム選択ライ
ンのうちいずれか一本に取り替えられる。
【００２２】前記所定の入出力ブロックの第１ブロック
内の不良カラム選択ラインが前記隣接する入出力ブロッ
クの第２ブロック内のスペアカラム選択ラインに取り替
えられる場合には、前記隣接する入出力ブロック内にお
いて一つのカラムアドレスによりカラム選択ラインのう
ちいずれか一本及びスペアカラム選択ラインのうちいず
れか一本が同時に活性化される。
内の不良カラム選択ラインが前記隣接する入出力ブロッ
クの第２ブロック内のスペアカラム選択ラインに取り替
えられる場合には、前記隣接する入出力ブロック内にお
いて一つのカラムアドレスによりカラム選択ラインのう
ちいずれか一本及びスペアカラム選択ラインのうちいず
れか一本が同時に活性化される。
【００２３】前記所定の入出力ブロックの第２ブロック
内の不良カラム選択ラインが前記隣接する他の入出力ブ
ロックの第１ブロック内のスペアカラム選択ラインに取
り替えられる場合には、前記隣接する他の入出力ブロッ
ク内において一つのカラムアドレスによりカラム選択ラ
インのうちいずれか一本及びスペアカラム選択ラインの
うちいずれか一本が同時に活性化される。
内の不良カラム選択ラインが前記隣接する他の入出力ブ
ロックの第１ブロック内のスペアカラム選択ラインに取
り替えられる場合には、前記隣接する他の入出力ブロッ
ク内において一つのカラムアドレスによりカラム選択ラ
インのうちいずれか一本及びスペアカラム選択ラインの
うちいずれか一本が同時に活性化される。
【００２４】一方、前記半導体メモリ装置は、前記入出
力ブロックの各々を担当する複数個の入出力感知増幅
器、及びスイッチング制御部をさらに備える。
力ブロックの各々を担当する複数個の入出力感知増幅
器、及びスイッチング制御部をさらに備える。
【００２５】前記スイッチング制御部は、前記所定の入
出力ブロックの第１ブロック内の不良カラム選択ライン
が前記隣接する入出力ブロックの第２ブロック内のスペ
アカラム選択ラインに取り替えられる場合には、前記隣
接する入出力ブロックの第２グローバル入出力ラインを
前記所定の入出力ブロックを担当する入出力感知増幅器
に接続させる。
出力ブロックの第１ブロック内の不良カラム選択ライン
が前記隣接する入出力ブロックの第２ブロック内のスペ
アカラム選択ラインに取り替えられる場合には、前記隣
接する入出力ブロックの第２グローバル入出力ラインを
前記所定の入出力ブロックを担当する入出力感知増幅器
に接続させる。
【００２６】また、前記スイッチング制御部は、前記所
定の入出力ブロックの第１ブロック内の不良カラム選択
ラインが前記所定の入出力ブロックの第１ブロック内の
スペアカラム選択ラインに取り替えられる場合には、前
記所定の入出力ブロックの第１グローバル入出力ライン
を前記所定の入出力ブロックを担当する入出力感知増幅
器に接続させる。
定の入出力ブロックの第１ブロック内の不良カラム選択
ラインが前記所定の入出力ブロックの第１ブロック内の
スペアカラム選択ラインに取り替えられる場合には、前
記所定の入出力ブロックの第１グローバル入出力ライン
を前記所定の入出力ブロックを担当する入出力感知増幅
器に接続させる。
【００２７】また、前記スイッチング制御部は、前記所
定の入出力ブロックの第１ブロック内の不良カラム選択
ラインが前記所定の入出力ブロックの第２ブロック内の
スペアカラムラインに取り替えられる場合には、前記所
定の入出力ブロックの第２グローバル入出力ラインを前
記所定の入出力ブロックを担当する入出力感知増幅器に
接続させる。
定の入出力ブロックの第１ブロック内の不良カラム選択
ラインが前記所定の入出力ブロックの第２ブロック内の
スペアカラムラインに取り替えられる場合には、前記所
定の入出力ブロックの第２グローバル入出力ラインを前
記所定の入出力ブロックを担当する入出力感知増幅器に
接続させる。
【００２８】本発明によるメモリ装置の動作方法は、基
本カラム選択ラインに応答して各々の入出力ラインに／
から接続／分離される複数個の基本メモリセル及び冗長
カラム選択ラインに応答して前記各々の入出力ラインに
／から接続／分離される複数個の冗長メモリセルを含む
複数個のブロックとして配置される複数個のメモリセル
を備えるメモリ装置を動作させる方法であって、第１カ
ラムアドレスの入力に応答して第１基本カラム選択ライ
ンを駆動する段階と、第２カラムアドレスの入力に応答
して前記第１基本カラム選択ラインの代わりに第１冗長
カラム選択ラインを駆動する段階と、前記第１基本カラ
ム選択ラインとかかわった第１基本メモリセルは前記第
１カラムアドレスの入力に応答して感知増幅器に接続さ
れ、前記第１冗長カラム選択ラインとかかわった第１冗
長メモリセルは前記第２カラムアドレスの入力に応答し
て前記感知増幅器に接続されるように入出力ラインを感
知増幅器に選択的に接続させる段階とを備えることを特
徴とする。
本カラム選択ラインに応答して各々の入出力ラインに／
から接続／分離される複数個の基本メモリセル及び冗長
カラム選択ラインに応答して前記各々の入出力ラインに
／から接続／分離される複数個の冗長メモリセルを含む
複数個のブロックとして配置される複数個のメモリセル
を備えるメモリ装置を動作させる方法であって、第１カ
ラムアドレスの入力に応答して第１基本カラム選択ライ
ンを駆動する段階と、第２カラムアドレスの入力に応答
して前記第１基本カラム選択ラインの代わりに第１冗長
カラム選択ラインを駆動する段階と、前記第１基本カラ
ム選択ラインとかかわった第１基本メモリセルは前記第
１カラムアドレスの入力に応答して感知増幅器に接続さ
れ、前記第１冗長カラム選択ラインとかかわった第１冗
長メモリセルは前記第２カラムアドレスの入力に応答し
て前記感知増幅器に接続されるように入出力ラインを感
知増幅器に選択的に接続させる段階とを備えることを特
徴とする。
【００２９】前記各々の複数本の入出力ラインは前記各
々の複数個のブロックとかかわり、前記第１基本メモリ
セル及び前記第１冗長メモリセルは同一のブロック内に
あり、前記入出力ラインを感知増幅器に選択的に接続さ
せる段階は前記同一のブロックとかかわった複数本の入
出力ラインを介して前記第１基本メモリセル及び前記第
１冗長メモリセルを前記感知増幅器に接続させる段階を
含む。
々の複数個のブロックとかかわり、前記第１基本メモリ
セル及び前記第１冗長メモリセルは同一のブロック内に
あり、前記入出力ラインを感知増幅器に選択的に接続さ
せる段階は前記同一のブロックとかかわった複数本の入
出力ラインを介して前記第１基本メモリセル及び前記第
１冗長メモリセルを前記感知増幅器に接続させる段階を
含む。
【００３０】前記各々の複数本の入出力ラインは前記各
々の複数個のブロックとかかわり、前記第１基本メモリ
セル及び前記第１冗長メモリセルは各々の第１及び第２
ブロック内にあり、前記入出力ラインを感知増幅器に選
択的に接続させる段階は前記各々の第１及び第２ブロッ
クとかかわった第１及び第２入出力ラインを介して前記
第１基本メモリセル及び前記第１冗長メモリセルを前記
感知増幅器に接続させる段階を含む。
々の複数個のブロックとかかわり、前記第１基本メモリ
セル及び前記第１冗長メモリセルは各々の第１及び第２
ブロック内にあり、前記入出力ラインを感知増幅器に選
択的に接続させる段階は前記各々の第１及び第２ブロッ
クとかかわった第１及び第２入出力ラインを介して前記
第１基本メモリセル及び前記第１冗長メモリセルを前記
感知増幅器に接続させる段階を含む。
【００３１】前記入出力ラインを感知増幅器に選択的に
接続させる段階は、前記入出力ラインを前記複数個の感
知増幅器に接続させるとともに前記複数個の感知増幅器
から分離する複数個のスイッチを動作させる段階を含
み、前記入出力ラインを感知増幅器に選択的に接続させ
る段階は前記第１基本カラム選択ラインとかかわった第
１基本メモリセルが前記第１カラムアドレスの入力に応
答して感知増幅器に接続され、前記第１冗長カラム選択
ラインとかかわった冗長メモリセルが前記第２カラムア
ドレスの入力に応答して前記感知増幅器に接続されるよ
うに前記複数個のスイッチを制御するためにスイッチ制
御回路をプログラミングする段階が先行される。
接続させる段階は、前記入出力ラインを前記複数個の感
知増幅器に接続させるとともに前記複数個の感知増幅器
から分離する複数個のスイッチを動作させる段階を含
み、前記入出力ラインを感知増幅器に選択的に接続させ
る段階は前記第１基本カラム選択ラインとかかわった第
１基本メモリセルが前記第１カラムアドレスの入力に応
答して感知増幅器に接続され、前記第１冗長カラム選択
ラインとかかわった冗長メモリセルが前記第２カラムア
ドレスの入力に応答して前記感知増幅器に接続されるよ
うに前記複数個のスイッチを制御するためにスイッチ制
御回路をプログラミングする段階が先行される。
【００３２】
【発明の実施の形態】以下、添付した図面を参照して本
発明の実施形態を詳細に説明する。なお、下記の実施形
態では特定の用語が使用されるが、これは単に本発明を
説明するために使用されるものであり、意味の限定や特
許請求の範囲上に記載された本発明の範囲を制限するた
めに使用されるものではない。従って、この技術分野の
通常の知識を有した者であれば、下記の実施形態より各
種の変形及び均等な他の実施形態が可能であるという点
を理解できるであろう。よって、本発明の真の技術的な
保護範囲は特許請求の範囲上の技術的な思想によって定
まるべきである。
発明の実施形態を詳細に説明する。なお、下記の実施形
態では特定の用語が使用されるが、これは単に本発明を
説明するために使用されるものであり、意味の限定や特
許請求の範囲上に記載された本発明の範囲を制限するた
めに使用されるものではない。従って、この技術分野の
通常の知識を有した者であれば、下記の実施形態より各
種の変形及び均等な他の実施形態が可能であるという点
を理解できるであろう。よって、本発明の真の技術的な
保護範囲は特許請求の範囲上の技術的な思想によって定
まるべきである。
【００３３】図３を参照すれば、本発明による半導体メ
モリ装置において、入出力ブロック３１，３２，３３の
各々は第１ブロック３１Ｌ，３２Ｌ，３３Ｌ及び第２ブ
ロック３１Ｒ，３２Ｒ，３３Ｒに両分される。第１ブロ
ック３１Ｌ，３２Ｌ，３３Ｌ及び第２ブロック３１Ｒ，
３２Ｒ，３３Ｒの各々は複数個のメモリセルとこれらに
接続されるカラム選択ラインＣＳＬ及びスペアカラム選
択ラインＳＣＳＬを含む。カラム選択ラインＣＳＬは正
常動作のためのものであり、これらには正常メモリセル
が接続される。スペアカラム選択ラインＳＣＳＬはリペ
アのためのものであり、これらにはスペアメモリセル、
すなわち冗長メモリセルが接続される。
モリ装置において、入出力ブロック３１，３２，３３の
各々は第１ブロック３１Ｌ，３２Ｌ，３３Ｌ及び第２ブ
ロック３１Ｒ，３２Ｒ，３３Ｒに両分される。第１ブロ
ック３１Ｌ，３２Ｌ，３３Ｌ及び第２ブロック３１Ｒ，
３２Ｒ，３３Ｒの各々は複数個のメモリセルとこれらに
接続されるカラム選択ラインＣＳＬ及びスペアカラム選
択ラインＳＣＳＬを含む。カラム選択ラインＣＳＬは正
常動作のためのものであり、これらには正常メモリセル
が接続される。スペアカラム選択ラインＳＣＳＬはリペ
アのためのものであり、これらにはスペアメモリセル、
すなわち冗長メモリセルが接続される。
【００３４】また、入出力ブロック３１，３２，３３の
各々は二本のローカル入出力ライン及び二本のグローバ
ル入出力ラインを含む。すなわち、入出力ブロック３１
は第１ブロック３１Ｌを担当するローカル入出力ライン
ＬＩＯ１Ｌ／グローバル入出力ラインＧＩＯ１Ｌ及び第
２ブロック３１Ｒを担当するローカル入出力ラインＬＩ
Ｏ１Ｒ／グローバル入出力ラインＧＩＯ１Ｒを別途に含
む。入出力ブロック３２は第１ブロック３２Ｌを担当す
るローカル入出力ラインＬＩＯ２Ｌ／グローバル入出力
ラインＧＩＯ２Ｌ及び第２ブロック３２Ｒを担当するロ
ーカル入出力ラインＬＩＯ２Ｒ／グローバル入出力ライ
ンＧＩＯ２Ｒを別途に含む。また、入出力ブロック３３
は第１ブロック３３Ｌを担当するローカル入出力ライン
ＬＩＯ３Ｌ／グローバル入出力ラインＧＩＯ３Ｌ及び第
２ブロック３３Ｒを担当するローカル入出力ラインＬＩ
Ｏ３Ｒ／グローバル入出力ラインＧＩＯ３Ｒを別途に含
む。
各々は二本のローカル入出力ライン及び二本のグローバ
ル入出力ラインを含む。すなわち、入出力ブロック３１
は第１ブロック３１Ｌを担当するローカル入出力ライン
ＬＩＯ１Ｌ／グローバル入出力ラインＧＩＯ１Ｌ及び第
２ブロック３１Ｒを担当するローカル入出力ラインＬＩ
Ｏ１Ｒ／グローバル入出力ラインＧＩＯ１Ｒを別途に含
む。入出力ブロック３２は第１ブロック３２Ｌを担当す
るローカル入出力ラインＬＩＯ２Ｌ／グローバル入出力
ラインＧＩＯ２Ｌ及び第２ブロック３２Ｒを担当するロ
ーカル入出力ラインＬＩＯ２Ｒ／グローバル入出力ライ
ンＧＩＯ２Ｒを別途に含む。また、入出力ブロック３３
は第１ブロック３３Ｌを担当するローカル入出力ライン
ＬＩＯ３Ｌ／グローバル入出力ラインＧＩＯ３Ｌ及び第
２ブロック３３Ｒを担当するローカル入出力ラインＬＩ
Ｏ３Ｒ／グローバル入出力ラインＧＩＯ３Ｒを別途に含
む。
【００３５】従って、入出力ブロック３１ではローカル
入出力ラインＬＩＯ１Ｌ／グローバル入出力ラインＧＩ
Ｏ１Ｌを介して第１ブロック３１Ｌ内のメモリセルにデ
ータが入出力され、ローカル入出力ラインＬＩＯ１Ｒ／
グローバル入出力ラインＧＩＯ１Ｒを介して第２ブロッ
ク３１Ｒ内のメモリセルにデータが入出力される。入出
力ブロック３２ではローカル入出力ラインＬＩＯ２Ｌ／
グローバル入出力ラインＧＩＯ２Ｌを介して第１ブロッ
ク３２Ｌ内のメモリセルにデータが入出力され、ローカ
ル入出力ラインＬＩＯ２Ｒ／グローバル入出力ラインＧ
ＩＯ２Ｒを介して第２ブロック３２Ｒ内のメモリセルに
データが入出力される。これと同様に、入出力ブロック
３３ではローカル入出力ラインＬＩＯ３Ｌ／グローバル
入出力ラインＧＩＯ３Ｌを介して第１ブロック３３Ｌ内
のメモリセルにデータが入出力され、ローカル入出力ラ
インＬＩＯ３Ｒ／グローバル入出力ラインＧＩＯ３Ｒを
介して第２ブロック３３Ｒ内のメモリセルにデータが入
出力される。
入出力ラインＬＩＯ１Ｌ／グローバル入出力ラインＧＩ
Ｏ１Ｌを介して第１ブロック３１Ｌ内のメモリセルにデ
ータが入出力され、ローカル入出力ラインＬＩＯ１Ｒ／
グローバル入出力ラインＧＩＯ１Ｒを介して第２ブロッ
ク３１Ｒ内のメモリセルにデータが入出力される。入出
力ブロック３２ではローカル入出力ラインＬＩＯ２Ｌ／
グローバル入出力ラインＧＩＯ２Ｌを介して第１ブロッ
ク３２Ｌ内のメモリセルにデータが入出力され、ローカ
ル入出力ラインＬＩＯ２Ｒ／グローバル入出力ラインＧ
ＩＯ２Ｒを介して第２ブロック３２Ｒ内のメモリセルに
データが入出力される。これと同様に、入出力ブロック
３３ではローカル入出力ラインＬＩＯ３Ｌ／グローバル
入出力ラインＧＩＯ３Ｌを介して第１ブロック３３Ｌ内
のメモリセルにデータが入出力され、ローカル入出力ラ
インＬＩＯ３Ｒ／グローバル入出力ラインＧＩＯ３Ｒを
介して第２ブロック３３Ｒ内のメモリセルにデータが入
出力される。
【００３６】特に、所定の入出力ブロック、例えば入出
力ブロック３２の第１ブロック３２Ｌ内のカラム選択ラ
インＣＳＬ２Ｌが不良である場合、すなわちカラム選択
ラインＣＳＬ２Ｌに接続される少なくとも一つのメモリ
セルが不良である場合、不良カラム選択ラインＣＳＬ２
Ｌは自分の入出力ブロック、すなわち入出力ブロック３
２の第１ブロック３２Ｌ内のスペアカラム選択ラインＳ
ＣＳＬ２Ｌ、入出力ブロック３２の第２ブロック３２Ｒ
内のスペアカラム選択ラインＳＣＳＬ２Ｒ及び入出力ブ
ロック３２に隣接する入出力ブロック３１の第２ブロッ
ク３１Ｒ内のスペアカラム選択ラインＳＣＳＬ１Ｒのう
ちいずれか一本に取り替えられる。
力ブロック３２の第１ブロック３２Ｌ内のカラム選択ラ
インＣＳＬ２Ｌが不良である場合、すなわちカラム選択
ラインＣＳＬ２Ｌに接続される少なくとも一つのメモリ
セルが不良である場合、不良カラム選択ラインＣＳＬ２
Ｌは自分の入出力ブロック、すなわち入出力ブロック３
２の第１ブロック３２Ｌ内のスペアカラム選択ラインＳ
ＣＳＬ２Ｌ、入出力ブロック３２の第２ブロック３２Ｒ
内のスペアカラム選択ラインＳＣＳＬ２Ｒ及び入出力ブ
ロック３２に隣接する入出力ブロック３１の第２ブロッ
ク３１Ｒ内のスペアカラム選択ラインＳＣＳＬ１Ｒのう
ちいずれか一本に取り替えられる。
【００３７】また、入出力ブロック３２の第２ブロック
３２Ｒ内のカラム選択ラインＣＳＬ２Ｒが不良である場
合には、不良カラム選択ラインＣＳＬ２Ｒは自分の入出
力ブロック、すなわち入出力ブロック３２の第１ブロッ
ク３２Ｌ内のスペアカラム選択ラインＳＣＳＬ２Ｌ、入
出力ブロック３２の第２ブロック３２Ｒ内のスペアカラ
ム選択ラインＳＣＳＬ２Ｒ及び入出力ブロック３２に隣
接する他の入出力ブロック３３の第１ブロック３３Ｌ内
のスペアカラム選択ラインＳＣＳＬ３Ｌのうちいずれか
一本に取り替えられる。
３２Ｒ内のカラム選択ラインＣＳＬ２Ｒが不良である場
合には、不良カラム選択ラインＣＳＬ２Ｒは自分の入出
力ブロック、すなわち入出力ブロック３２の第１ブロッ
ク３２Ｌ内のスペアカラム選択ラインＳＣＳＬ２Ｌ、入
出力ブロック３２の第２ブロック３２Ｒ内のスペアカラ
ム選択ラインＳＣＳＬ２Ｒ及び入出力ブロック３２に隣
接する他の入出力ブロック３３の第１ブロック３３Ｌ内
のスペアカラム選択ラインＳＣＳＬ３Ｌのうちいずれか
一本に取り替えられる。
【００３８】入出力ブロック３１，３３に不良カラム選
択ラインが存在する場合にも以上のような方法により不
良カラム選択ラインがスペアカラム選択ラインに取り替
えられる。
択ラインが存在する場合にも以上のような方法により不
良カラム選択ラインがスペアカラム選択ラインに取り替
えられる。
【００３９】一方、入出力ブロック３２の第１ブロック
３２Ｌ内の不良カラム選択ラインＣＳＬ２Ｌが隣接する
入出力ブロック３１の第２ブロック３１Ｒ内のスペアカ
ラム選択ラインＳＣＳＬ１Ｒに取り替えられる場合、隣
接する入出力ブロック３１内では一つのカラムアドレス
により正常アクセスのために使用されるカラム選択ライ
ンＣＳＬ１Ｌ及びリペアのために使用されるスペアカラ
ム選択ラインＳＣＳＬ１Ｒが同時に活性化される。
３２Ｌ内の不良カラム選択ラインＣＳＬ２Ｌが隣接する
入出力ブロック３１の第２ブロック３１Ｒ内のスペアカ
ラム選択ラインＳＣＳＬ１Ｒに取り替えられる場合、隣
接する入出力ブロック３１内では一つのカラムアドレス
により正常アクセスのために使用されるカラム選択ライ
ンＣＳＬ１Ｌ及びリペアのために使用されるスペアカラ
ム選択ラインＳＣＳＬ１Ｒが同時に活性化される。
【００４０】また、入出力ブロック３２の第２ブロック
３２Ｒ内の不良カラム選択ラインＣＳＬ２Ｒが隣接する
他の入出力ブロック３３の第１ブロック３３Ｌ内のスペ
アカラム選択ラインＳＣＳＬ３Ｌに取り替えられる場
合、隣接する他の入出力ブロック３３内では一つのカラ
ムアドレスにより正常アクセスのために使用されるカラ
ム選択ライン（図示せず）及びリペアのために使用され
るスペアカラム選択ラインＳＣＳＬ３Ｌが同時に活性化
される。
３２Ｒ内の不良カラム選択ラインＣＳＬ２Ｒが隣接する
他の入出力ブロック３３の第１ブロック３３Ｌ内のスペ
アカラム選択ラインＳＣＳＬ３Ｌに取り替えられる場
合、隣接する他の入出力ブロック３３内では一つのカラ
ムアドレスにより正常アクセスのために使用されるカラ
ム選択ライン（図示せず）及びリペアのために使用され
るスペアカラム選択ラインＳＣＳＬ３Ｌが同時に活性化
される。
【００４１】一方、本発明による半導体メモリ装置は、
スイッチＳ１１ないしＳ３４及びスイッチ制御信号を生
じる制御信号発生回路（図４の４１）を含むスイッチン
グ制御部及び入出力ブロック３１，３２，３３の各々を
担当する入出力感知増幅器３４，３５，３６をさらに備
える。この入出力感知増幅器３４，３５，３６は各々所
定のパスを介して該当入出力ピンＤＱ１，ＤＱ２，ＤＱ
３に接続される。
スイッチＳ１１ないしＳ３４及びスイッチ制御信号を生
じる制御信号発生回路（図４の４１）を含むスイッチン
グ制御部及び入出力ブロック３１，３２，３３の各々を
担当する入出力感知増幅器３４，３５，３６をさらに備
える。この入出力感知増幅器３４，３５，３６は各々所
定のパスを介して該当入出力ピンＤＱ１，ＤＱ２，ＤＱ
３に接続される。
【００４２】スイッチング制御部はグローバル入出力ラ
インＧＩＯと入出力感知増幅器３４，３５，３６との間
の接続を制御する。より詳細に説明すれば、所定の入出
力ブロック、例えば入出力ブロック３２の第１ブロック
３２Ｌ内の不良カラム選択ラインＣＳＬ２Ｌが隣接する
入出力ブロック３１の第２ブロック３１Ｒ内のスペアカ
ラム選択ラインＳＣＳＬ１Ｒに取り替えられる場合に
は、スイッチＳ２１がターンオンされて隣接する入出力
ブロック３１のグローバル入出力ラインＧＩＯ１Ｒが入
出力ブロック３２を担当する入出力感知増幅器３５に接
続される。
インＧＩＯと入出力感知増幅器３４，３５，３６との間
の接続を制御する。より詳細に説明すれば、所定の入出
力ブロック、例えば入出力ブロック３２の第１ブロック
３２Ｌ内の不良カラム選択ラインＣＳＬ２Ｌが隣接する
入出力ブロック３１の第２ブロック３１Ｒ内のスペアカ
ラム選択ラインＳＣＳＬ１Ｒに取り替えられる場合に
は、スイッチＳ２１がターンオンされて隣接する入出力
ブロック３１のグローバル入出力ラインＧＩＯ１Ｒが入
出力ブロック３２を担当する入出力感知増幅器３５に接
続される。
【００４３】入出力ブロック３２の第１ブロック３２Ｌ
内の不良カラム選択ラインＣＳＬ２Ｌが第１ブロック３
２Ｌ内のスペアカラム選択ラインＳＣＳＬ２Ｌに取り替
えられる場合には、スイッチＳ２２がターンオンされて
入出力ブロック３２のグローバル入出力ラインＧＩＯ２
Ｌが入出力感知増幅器３５に接続される。入出力ブロッ
ク３２の第１ブロック３２Ｌ内の不良カラム選択ライン
ＣＳＬ２Ｌが第２ブロック３２Ｒ内のスペアカラム選択
ラインＳＣＳＬ２Ｒに取り替えられる場合には、スイッ
チＳ２３がターンオンされて入出力ブロック３２のグロ
ーバル入出力ラインＧＩＯ２Ｒが入出力感知増幅器３５
に接続される。
内の不良カラム選択ラインＣＳＬ２Ｌが第１ブロック３
２Ｌ内のスペアカラム選択ラインＳＣＳＬ２Ｌに取り替
えられる場合には、スイッチＳ２２がターンオンされて
入出力ブロック３２のグローバル入出力ラインＧＩＯ２
Ｌが入出力感知増幅器３５に接続される。入出力ブロッ
ク３２の第１ブロック３２Ｌ内の不良カラム選択ライン
ＣＳＬ２Ｌが第２ブロック３２Ｒ内のスペアカラム選択
ラインＳＣＳＬ２Ｒに取り替えられる場合には、スイッ
チＳ２３がターンオンされて入出力ブロック３２のグロ
ーバル入出力ラインＧＩＯ２Ｒが入出力感知増幅器３５
に接続される。
【００４４】図４は、スイッチング制御部の詳細回路図
である。以下、これを参照してスイッチング制御部の構
成及び動作についてより詳細に説明する。図４を参照す
れば、スイッチング制御部はスイッチＳ２１ないしＳ２
４及びスイッチ制御信号Ｃ１，Ｃ１Ｂ，Ｃ２，Ｃ２Ｂ，
Ｃ１′，Ｃ１′Ｂ，Ｃ２′，Ｃ２′Ｂを生じる制御信号
発生回路４１を備える。ここでは説明の便宜のために、
図３に示されたようなスイッチのうちスイッチＳ２１な
いしＳ２４だけが示されており、入出力感知増幅器３５
も共に示されている。
である。以下、これを参照してスイッチング制御部の構
成及び動作についてより詳細に説明する。図４を参照す
れば、スイッチング制御部はスイッチＳ２１ないしＳ２
４及びスイッチ制御信号Ｃ１，Ｃ１Ｂ，Ｃ２，Ｃ２Ｂ，
Ｃ１′，Ｃ１′Ｂ，Ｃ２′，Ｃ２′Ｂを生じる制御信号
発生回路４１を備える。ここでは説明の便宜のために、
図３に示されたようなスイッチのうちスイッチＳ２１な
いしＳ２４だけが示されており、入出力感知増幅器３５
も共に示されている。
【００４５】ＧＩＯ１Ｒは図３に示されたような入出力
ブロック３１のグローバル入出力ラインＧＩＯ１Ｒを表
わし、ＧＩＯ２Ｌ及びＧＩＯ２Ｒは図３に示されたよう
な入出力ブロック３２のグローバル入出力ラインＧＩＯ
２Ｌ，ＧＩＯ２Ｒを表わし、ＧＩＯ３Ｌは図３に示され
たような入出力ブロック３３のグローバル入出力ライン
ＧＩＯ３Ｌを表わす。入出力感知増幅器３５は、図３に
示されたような入出力ブロック３２を担当する入出力感
知増幅器３５を表わす。
ブロック３１のグローバル入出力ラインＧＩＯ１Ｒを表
わし、ＧＩＯ２Ｌ及びＧＩＯ２Ｒは図３に示されたよう
な入出力ブロック３２のグローバル入出力ラインＧＩＯ
２Ｌ，ＧＩＯ２Ｒを表わし、ＧＩＯ３Ｌは図３に示され
たような入出力ブロック３３のグローバル入出力ライン
ＧＩＯ３Ｌを表わす。入出力感知増幅器３５は、図３に
示されたような入出力ブロック３２を担当する入出力感
知増幅器３５を表わす。
【００４６】スイッチＳ２１は第１スイッチ制御信号Ｃ
１の活性化に応答して入出力ブロック３１のグローバル
入出力ラインＧＩＯ１Ｒを入出力感知増幅器３５に接続
させる。スイッチＳ２２は第２スイッチ制御信号Ｃ２の
活性化に応答して入出力ブロック３２のグローバル入出
力ラインＧＩＯ２Ｌを入出力感知増幅器３５に接続させ
る。スイッチＳ２４はさらに他の第１スイッチ制御信号
Ｃ１′の活性化に応答して入出力ブロック３３のグロー
バル入出力ラインＧＩＯ３Ｌを入出力感知増幅器３５に
接続させる。スイッチＳ２３はさらに他の第２スイッチ
制御信号Ｃ２′の活性化に応答して入出力ブロック３２
のグローバル入出力ラインＧＩＯ２Ｒを入出力感知増幅
器３５に接続させる。
１の活性化に応答して入出力ブロック３１のグローバル
入出力ラインＧＩＯ１Ｒを入出力感知増幅器３５に接続
させる。スイッチＳ２２は第２スイッチ制御信号Ｃ２の
活性化に応答して入出力ブロック３２のグローバル入出
力ラインＧＩＯ２Ｌを入出力感知増幅器３５に接続させ
る。スイッチＳ２４はさらに他の第１スイッチ制御信号
Ｃ１′の活性化に応答して入出力ブロック３３のグロー
バル入出力ラインＧＩＯ３Ｌを入出力感知増幅器３５に
接続させる。スイッチＳ２３はさらに他の第２スイッチ
制御信号Ｃ２′の活性化に応答して入出力ブロック３２
のグローバル入出力ラインＧＩＯ２Ｒを入出力感知増幅
器３５に接続させる。
【００４７】制御信号発生回路４１はＡＮＤゲートＡＮ
Ｄ１，ＡＮＤ２，ＡＮＤ３、ＯＲゲートＯＲ及びインバ
ータＩ１，Ｉ２を含んでなる。ここで、Ｆ０及びＦ０′
は不良カラム選択ラインから取り替えられたスペアカラ
ム選択ラインが存在する入出力ブロックの位置を表わす
信号であり、Ｆ１及びＦ１′は半導体メモリ装置の外部
から印加されるカラムアドレスが不良カラム選択ライン
に対するアドレスであるかどうかを表わす信号である。
この信号Ｆ０，Ｆ０′，Ｆ１，Ｆ１′は冗長ヒューズブ
ロック（図示せず）においてヒューズが切れることによ
り生じる。ＣＭＳＢはカラムアドレスの最上位ビットで
あり、所定の入出力ブロックの内部の第１ブロックまた
は第２ブロックの位置を表わす信号である。
Ｄ１，ＡＮＤ２，ＡＮＤ３、ＯＲゲートＯＲ及びインバ
ータＩ１，Ｉ２を含んでなる。ここで、Ｆ０及びＦ０′
は不良カラム選択ラインから取り替えられたスペアカラ
ム選択ラインが存在する入出力ブロックの位置を表わす
信号であり、Ｆ１及びＦ１′は半導体メモリ装置の外部
から印加されるカラムアドレスが不良カラム選択ライン
に対するアドレスであるかどうかを表わす信号である。
この信号Ｆ０，Ｆ０′，Ｆ１，Ｆ１′は冗長ヒューズブ
ロック（図示せず）においてヒューズが切れることによ
り生じる。ＣＭＳＢはカラムアドレスの最上位ビットで
あり、所定の入出力ブロックの内部の第１ブロックまた
は第２ブロックの位置を表わす信号である。
【００４８】より詳細に説明すれば、信号Ｆ０（または
Ｆ０′）は所定の入出力ブロックに不良カラム選択ライ
ンから取り替えられたスペアカラム選択ラインが存在す
る場合に論理“ロー”となり、前記所定の入出力ブロッ
クに隣接する入出力ブロックに不良カラム選択ラインか
ら取り替えられたスペアカラム選択ラインが存在する場
合には論理“ハイ”となる。信号Ｆ１（またはＦ１′）
はカラムアドレスが不良カラム選択ラインに対するアド
レスである場合には論理“ハイ”となり、そうでない場
合には論理“ロー”となる。信号ＣＭＳＢは所定の入出
力ブロックの内部の第１ブロックの位置を表わす場合に
は論理“ハイ”となり、所定の入出力ブロックの内部の
第２ブロックの位置を表わす場合には論理“ロー”とな
る。
Ｆ０′）は所定の入出力ブロックに不良カラム選択ライ
ンから取り替えられたスペアカラム選択ラインが存在す
る場合に論理“ロー”となり、前記所定の入出力ブロッ
クに隣接する入出力ブロックに不良カラム選択ラインか
ら取り替えられたスペアカラム選択ラインが存在する場
合には論理“ハイ”となる。信号Ｆ１（またはＦ１′）
はカラムアドレスが不良カラム選択ラインに対するアド
レスである場合には論理“ハイ”となり、そうでない場
合には論理“ロー”となる。信号ＣＭＳＢは所定の入出
力ブロックの内部の第１ブロックの位置を表わす場合に
は論理“ハイ”となり、所定の入出力ブロックの内部の
第２ブロックの位置を表わす場合には論理“ロー”とな
る。
【００４９】以下、図４を参照してスイッチング制御部
の全体的な動作について詳細に説明する。第１に、所定
の入出力ブロック、例えば図３において入出力ブロック
３２の第１ブロック３２Ｌに不良カラム選択ラインＣＳ
Ｌ２Ｌが存在するものの、外部から印加されるカラムア
ドレスが前記不良カラム選択ラインＣＳＬ２Ｌに対する
アドレスではない場合には、信号Ｆ０は論理“ロー”と
なり、信号Ｆ１も論理“ロー”となり、信号ＣＭＳＢは
論理“ハイ”となる。これにより、第１スイッチ制御信
号Ｃ１が論理“ロー”となり、第１スイッチ制御信号の
反転信号Ｃ１Ｂが論理“ハイ”となる。また、第２スイ
ッチ制御信号Ｃ２は論理“ハイ”となり、第２スイッチ
制御信号の反転信号Ｃ２Ｂは論理“ロー”となる。
の全体的な動作について詳細に説明する。第１に、所定
の入出力ブロック、例えば図３において入出力ブロック
３２の第１ブロック３２Ｌに不良カラム選択ラインＣＳ
Ｌ２Ｌが存在するものの、外部から印加されるカラムア
ドレスが前記不良カラム選択ラインＣＳＬ２Ｌに対する
アドレスではない場合には、信号Ｆ０は論理“ロー”と
なり、信号Ｆ１も論理“ロー”となり、信号ＣＭＳＢは
論理“ハイ”となる。これにより、第１スイッチ制御信
号Ｃ１が論理“ロー”となり、第１スイッチ制御信号の
反転信号Ｃ１Ｂが論理“ハイ”となる。また、第２スイ
ッチ制御信号Ｃ２は論理“ハイ”となり、第２スイッチ
制御信号の反転信号Ｃ２Ｂは論理“ロー”となる。
【００５０】従って、スイッチＳ２２はターンオンさ
れ、スイッチＳ２１はターンオフされる。その結果、入
出力ブロック３２のグローバル入出力ラインＧＩＯ２Ｌ
が入出力感知増幅器３５に接続される。この場合、感知
増幅器３５はグローバル入出力ラインＧＩＯ２Ｌを介し
て入出力ブロック３２の第１ブロック３２Ｌ内の正常カ
ラム選択ラインに接続されたメモリセルをアクセスす
る。
れ、スイッチＳ２１はターンオフされる。その結果、入
出力ブロック３２のグローバル入出力ラインＧＩＯ２Ｌ
が入出力感知増幅器３５に接続される。この場合、感知
増幅器３５はグローバル入出力ラインＧＩＯ２Ｌを介し
て入出力ブロック３２の第１ブロック３２Ｌ内の正常カ
ラム選択ラインに接続されたメモリセルをアクセスす
る。
【００５１】第２に、入出力ブロック３２の第１ブロッ
ク３２Ｌに不良カラム選択ラインＣＳＬ２Ｌが存在し、
不良カラム選択ラインＣＳＬ２Ｌが自分の入出力ブロッ
ク３２の第１ブロック３２Ｌ内のスペアカラム選択ライ
ンＳＣＳＬ２Ｌに取り替えられ、外部から印加されるカ
ラムアドレスが前記不良カラム選択ラインＣＳＬ２Ｌに
対するアドレスである場合には、信号Ｆ０は論理“ロ
ー”となり、信号Ｆ１は論理“ハイ”となり、信号ＣＭ
ＳＢは論理“ハイ”となる。これにより、第１スイッチ
制御信号Ｃ１が論理“ロー”となり、第１スイッチ制御
信号の反転信号Ｃ１Ｂが論理“ハイ”となる。また、第
２スイッチ制御信号Ｃ２は論理“ハイ”となり、第２ス
イッチ制御信号の反転信号Ｃ２Ｂは論理“ロー”とな
る。
ク３２Ｌに不良カラム選択ラインＣＳＬ２Ｌが存在し、
不良カラム選択ラインＣＳＬ２Ｌが自分の入出力ブロッ
ク３２の第１ブロック３２Ｌ内のスペアカラム選択ライ
ンＳＣＳＬ２Ｌに取り替えられ、外部から印加されるカ
ラムアドレスが前記不良カラム選択ラインＣＳＬ２Ｌに
対するアドレスである場合には、信号Ｆ０は論理“ロ
ー”となり、信号Ｆ１は論理“ハイ”となり、信号ＣＭ
ＳＢは論理“ハイ”となる。これにより、第１スイッチ
制御信号Ｃ１が論理“ロー”となり、第１スイッチ制御
信号の反転信号Ｃ１Ｂが論理“ハイ”となる。また、第
２スイッチ制御信号Ｃ２は論理“ハイ”となり、第２ス
イッチ制御信号の反転信号Ｃ２Ｂは論理“ロー”とな
る。
【００５２】従って、前記第１の場合と同様に、スイッ
チＳ２２はターンオンされ、スイッチＳ２１はターンオ
フされる。その結果、入出力ブロック３２のグローバル
入出力ラインＧＩＯ２Ｌが入出力感知増幅器３５に接続
される。この場合には、感知増幅器３５はグローバル入
出力ラインＧＩＯ２Ｌを介して入出力ブロック３２の第
１ブロック３２Ｌ内のスペアカラム選択ラインＳＣＳＬ
２Ｌに接続されたメモリセルをアクセスする。
チＳ２２はターンオンされ、スイッチＳ２１はターンオ
フされる。その結果、入出力ブロック３２のグローバル
入出力ラインＧＩＯ２Ｌが入出力感知増幅器３５に接続
される。この場合には、感知増幅器３５はグローバル入
出力ラインＧＩＯ２Ｌを介して入出力ブロック３２の第
１ブロック３２Ｌ内のスペアカラム選択ラインＳＣＳＬ
２Ｌに接続されたメモリセルをアクセスする。
【００５３】第３に、入出力ブロック３２の第１ブロッ
ク３２Ｌに不良カラム選択ラインＣＳＬ２Ｌが存在し、
不良カラム選択ラインＣＳＬ２Ｌが隣接する入出力ブロ
ック３１の第２ブロック３１Ｒ内のスペアカラム選択ラ
インＳＣＳＬ１Ｒに取り替えられ、外部から印加される
カラムアドレスが前記不良カラム選択ラインＣＳＬ２Ｌ
に対するアドレスである場合には、信号Ｆ０は論理“ハ
イ”となり、信号Ｆ１も論理“ハイ”となり、信号ＣＭ
ＳＢは論理“ハイ”となる。これにより、第１スイッチ
制御信号Ｃ１が論理“ハイ”となり、第１スイッチ制御
信号の反転信号Ｃ１Ｂが論理“ロー”となる。また、第
２スイッチ制御信号Ｃ２は論理“ロー”となり、第２ス
イッチ制御信号の反転信号Ｃ２Ｂは論理“ハイ”とな
る。
ク３２Ｌに不良カラム選択ラインＣＳＬ２Ｌが存在し、
不良カラム選択ラインＣＳＬ２Ｌが隣接する入出力ブロ
ック３１の第２ブロック３１Ｒ内のスペアカラム選択ラ
インＳＣＳＬ１Ｒに取り替えられ、外部から印加される
カラムアドレスが前記不良カラム選択ラインＣＳＬ２Ｌ
に対するアドレスである場合には、信号Ｆ０は論理“ハ
イ”となり、信号Ｆ１も論理“ハイ”となり、信号ＣＭ
ＳＢは論理“ハイ”となる。これにより、第１スイッチ
制御信号Ｃ１が論理“ハイ”となり、第１スイッチ制御
信号の反転信号Ｃ１Ｂが論理“ロー”となる。また、第
２スイッチ制御信号Ｃ２は論理“ロー”となり、第２ス
イッチ制御信号の反転信号Ｃ２Ｂは論理“ハイ”とな
る。
【００５４】従って、スイッチＳ２２はターンオフさ
れ、スイッチＳ２１はターンオンされる。その結果、隣
接する入出力ブロック３１のグローバル入出力ラインＧ
ＩＯ１Ｒが感知増幅器３５に接続される。この場合に
は、感知増幅器３５はグローバル入出力ラインＧＩＯ１
Ｒを介して隣接する入出力ブロック３１の第２ブロック
３１Ｒ内のスペアカラム選択ラインＳＣＳＬ１Ｒに接続
されたメモリセルをアクセスする。
れ、スイッチＳ２１はターンオンされる。その結果、隣
接する入出力ブロック３１のグローバル入出力ラインＧ
ＩＯ１Ｒが感知増幅器３５に接続される。この場合に
は、感知増幅器３５はグローバル入出力ラインＧＩＯ１
Ｒを介して隣接する入出力ブロック３１の第２ブロック
３１Ｒ内のスペアカラム選択ラインＳＣＳＬ１Ｒに接続
されたメモリセルをアクセスする。
【００５５】第４に、入出力ブロック３２の第１ブロッ
ク３２Ｌに不良カラム選択ラインＣＳＬ２Ｌが存在し、
不良カラム選択ラインＣＳＬ２Ｌが自分の入出力ブロッ
ク３２の第２ブロック３２Ｒ内のスペアカラム選択ライ
ンＳＣＳＬ２Ｒに取り替えられ、外部から印加されるカ
ラムアドレスが前記不良カラム選択ラインＣＳＬ２Ｌに
対するアドレスである場合には、信号Ｆ０′は論理“ロ
ー”となり、信号Ｆ１′は論理“ハイ”となり、信号Ｃ
ＭＳＢは論理“ハイ”となる。これにより、第１スイッ
チ制御信号Ｃ１′が論理“ロー”となり、第１スイッチ
制御信号の反転信号Ｃ１′Ｂが論理“ハイ”となる。ま
た、第２スイッチ制御信号Ｃ２′は論理“ハイ”とな
り、第２スイッチ制御信号の反転信号Ｃ２′Ｂは論理
“ロー”となる。
ク３２Ｌに不良カラム選択ラインＣＳＬ２Ｌが存在し、
不良カラム選択ラインＣＳＬ２Ｌが自分の入出力ブロッ
ク３２の第２ブロック３２Ｒ内のスペアカラム選択ライ
ンＳＣＳＬ２Ｒに取り替えられ、外部から印加されるカ
ラムアドレスが前記不良カラム選択ラインＣＳＬ２Ｌに
対するアドレスである場合には、信号Ｆ０′は論理“ロ
ー”となり、信号Ｆ１′は論理“ハイ”となり、信号Ｃ
ＭＳＢは論理“ハイ”となる。これにより、第１スイッ
チ制御信号Ｃ１′が論理“ロー”となり、第１スイッチ
制御信号の反転信号Ｃ１′Ｂが論理“ハイ”となる。ま
た、第２スイッチ制御信号Ｃ２′は論理“ハイ”とな
り、第２スイッチ制御信号の反転信号Ｃ２′Ｂは論理
“ロー”となる。
【００５６】従って、スイッチＳ２３はターンオンさ
れ、スイッチＳ２４はターンオフされる。その結果、入
出力ブロック３２のグローバル入出力ラインＧＩＯ２Ｒ
が入出力感知増幅器３５に接続される。この場合には、
感知増幅器３５はグローバル入出力ラインＧＩＯ２Ｒを
介して入出力ブロック３２の第２ブロック３２Ｒ内のス
ペアカラム選択ラインＳＣＳＬ２Ｒに接続されたメモリ
セルをアクセスする。
れ、スイッチＳ２４はターンオフされる。その結果、入
出力ブロック３２のグローバル入出力ラインＧＩＯ２Ｒ
が入出力感知増幅器３５に接続される。この場合には、
感知増幅器３５はグローバル入出力ラインＧＩＯ２Ｒを
介して入出力ブロック３２の第２ブロック３２Ｒ内のス
ペアカラム選択ラインＳＣＳＬ２Ｒに接続されたメモリ
セルをアクセスする。
【００５７】
【発明の効果】以上述べたように、本発明では、所定の
入出力ブロック内の不良カラム選択ラインが自分の入出
力ブロック内のスペアカラム選択ラインだけではなく、
隣り合う入出力ブロック内のスペアカラム選択ラインに
も取り替えられることから、リペア効率及び融通性が大
きく向上するという長所がある。また、構造が均一であ
り、ローカル入出力ラインが半分に短くなって負荷が減
ることから、データアクセス速度が速くなるという長所
がある。
入出力ブロック内の不良カラム選択ラインが自分の入出
力ブロック内のスペアカラム選択ラインだけではなく、
隣り合う入出力ブロック内のスペアカラム選択ラインに
も取り替えられることから、リペア効率及び融通性が大
きく向上するという長所がある。また、構造が均一であ
り、ローカル入出力ラインが半分に短くなって負荷が減
ることから、データアクセス速度が速くなるという長所
がある。
【図１】従来の１対１カラム冗長スキームを示した図で
ある。
ある。
【図２】従来のデータラインカラム冗長スキームを示し
た図である。
た図である。
【図３】本発明による半導体メモリ装置の概略的なブロ
ック図である。
ック図である。
【図４】スイッチング制御部の詳細回路図である。
３１，３２，３３ 入出力ブロック ３１Ｌ，３２Ｌ，３３Ｌ 第１ブロック ３１Ｒ，３２Ｒ，３３Ｒ 第２ブロック ＣＳＬ カラム選択ライン ＳＣＳＬ スペアカラム選択ライン ３４，３５，３６ 入出力感知増幅器 Ｓ１１〜Ｓ３４ スイッチ
Claims (26)
- 【請求項１】 基本カラム選択ラインに応答して各々の
入出力ラインに／から接続／分離される複数個の基本メ
モリセル及び冗長カラム選択ラインに応答して前記各々
の入出力ラインに／から接続／分離される複数個の冗長
メモリセルを含む複数個のブロックとして配置される複
数個のメモリセルと、 前記基本カラム選択ライン及び前記冗長カラム選択ライ
ンに接続され、第１カラムアドレスの入力に応答して第
１基本カラム選択ラインを駆動し、第２カラムアドレス
の入力に応答して前記第１基本カラム選択ラインの代わ
りに第１冗長カラム選択ラインを駆動するカラム選択回
路と、 複数個の感知増幅器と、 前記第１基本カラム選択ラインとかかわった第１基本メ
モリセルは前記第１カラムアドレスの入力に応答して感
知増幅器に接続され、前記第１冗長カラム選択ラインと
かかわった第１冗長メモリセルは前記第２カラムアドレ
スの入力に応答して前記感知増幅器に接続されるように
前記入出力ラインを感知増幅器に選択的に接続させる入
出力制御回路とを備えることを特徴とする集積回路メモ
リ装置。 - 【請求項２】 前記各々の複数本の入出力ラインは前記
各々の複数個のブロックとかかわり、前記第１基本メモ
リセル及び前記第１冗長メモリセルは同一のブロック内
にあり、前記入出力制御回路は前記同一のブロックとか
かわった複数本の入出力ラインを介して前記第１基本メ
モリセル及び前記第１冗長メモリセルを感知増幅器に接
続させることを特徴とする請求項１に記載の集積回路メ
モリ装置。 - 【請求項３】 前記各々の複数本の入出力ラインは前記
各々の複数個のブロックとかかわり、前記第１基本メモ
リセル及び前記第１冗長メモリセルは各々の第１及び第
２ブロック内にあり、前記入出力制御回路は前記各々の
第１及び第２ブロックとかかわった第１及び第２入出力
ラインを介して前記第１基本メモリセル及び前記第１冗
長メモリセルを感知増幅器に接続させることを特徴とす
る請求項１に記載の集積回路メモリ装置。 - 【請求項４】前記入出力制御回路は、 前記入出力ラインを前記複数個の感知増幅器に／から接
続／分離させる複数個のスイッチと、 この複数個のスイッチを制御するスイッチ制御回路とを
備えることを特徴とする請求項１に記載の集積回路メモ
リ装置。 - 【請求項５】 前記スイッチ制御回路はヒューズにより
プログラム可能であることを特徴とする請求項４に記載
の集積回路メモリ装置。 - 【請求項６】 各々複数個のメモリセルを含む第１及び
第２ブロックに両分され、前記第１ブロックを担当する
第１ローカル入出力ライン／第１グローバル入出力ライ
ン及び前記第２ブロックを担当する第２ローカル入出力
ライン／第２グローバル入出力ラインを別途に含む複数
個の入出力ブロックを備え、 前記第１ローカル入出力ライン／第１グローバル入出力
ラインを介して前記第１ブロック内のメモリセルにデー
タが入出力され、前記第２ローカル入出力ライン／第２
グローバル入出力ラインを介して前記第２ブロック内の
メモリセルにデータが入出力されることを特徴とする半
導体メモリ装置。 - 【請求項７】 前記第１ブロック及び第２ブロックの各
々は正常動作のためのカラム選択ライン及びリペアのた
めのスペアカラム選択ラインを備え、 所定の入出力ブロックの第１ブロック内の不良カラム選
択ラインが前記所定の入出力ブロックの第１ブロック内
のスペアカラム選択ライン、前記所定の入出力ブロック
の第２ブロック内のスペアカラム選択ライン、及び前記
所定の入出力ブロックに隣接する入出力ブロックの第２
ブロック内のスペアカラム選択ラインのうちいずれか一
本に取り替えられることを特徴とする請求項６に記載の
半導体メモリ装置。 - 【請求項８】 前記所定の入出力ブロックの第２ブロッ
ク内の不良カラム選択ラインは前記所定の入出力ブロッ
クの第１ブロック内のスペアカラム選択ライン、前記所
定の入出力ブロックの第２ブロック内のスペアカラム選
択ライン、及び前記所定の入出力ブロックに隣接する他
の入出力ブロックの第１ブロック内のスペアカラム選択
ラインのうちいずれか一本に取り替えられることを特徴
とする請求項７に記載の半導体メモリ装置。 - 【請求項９】 前記所定の入出力ブロックの第１ブロッ
ク内の不良カラム選択ラインが前記隣接する入出力ブロ
ックの第２ブロック内のスペアカラム選択ラインに取り
替えられる場合には、前記隣接する入出力ブロック内に
おいて一つのカラムアドレスによりカラム選択ラインの
うちいずれか一本及びスペアカラム選択ラインのうちい
ずれか一本が同時に活性化されることを特徴とする請求
項７に記載の半導体メモリ装置。 - 【請求項１０】 前記所定の入出力ブロックの第２ブロ
ック内の不良カラム選択ラインが前記隣接する他の入出
力ブロックの第１ブロック内のスペアカラム選択ライン
に取り替えられる場合には、前記隣接する他の入出力ブ
ロック内において一つのカラムアドレスによりカラム選
択ラインのうちいずれか一本及びスペアカラム選択ライ
ンのうちいずれか一本が同時に活性化されることを特徴
とする請求項８に記載の半導体メモリ装置。 - 【請求項１１】 前記入出力ブロックの各々を担当する
複数個の入出力感知増幅器と、 前記所定の入出力ブロックの第１ブロック内の不良カラ
ム選択ラインが前記隣接する入出力ブロックの第２ブロ
ック内のスペアカラム選択ラインに取り替えられる場合
には、前記隣接する入出力ブロックの第２グローバル入
出力ラインを前記所定の入出力ブロックを担当する入出
力感知増幅器に接続させるスイッチング制御部とをさら
に備えることを特徴とする請求項７に記載の半導体メモ
リ装置。 - 【請求項１２】 前記スイッチング制御部は、 前記所定の入出力ブロックの第１ブロック内の不良カラ
ム選択ラインが前記所定の入出力ブロックの第１ブロッ
ク内のスペアカラム選択ラインに取り替えられる場合に
は、前記所定の入出力ブロックの第１グローバル入出力
ラインを前記所定の入出力ブロックを担当する入出力感
知増幅器に接続させることを特徴とする請求項１１に記
載の半導体メモリ装置。 - 【請求項１３】 前記スイッチング制御部は、 前記所定の入出力ブロックの第１ブロック内の不良カラ
ム選択ラインが前記所定の入出力ブロックの第２ブロッ
ク内のスペアカラム選択ラインに取り替えられる場合に
は、前記所定の入出力ブロックの第２グローバル入出力
ラインを前記所定の入出力ブロックを担当する入出力感
知増幅器に接続させることを特徴とする請求項１２に記
載の半導体メモリ装置。 - 【請求項１４】 前記スイッチング制御部は、 第１制御信号の活性化に応答して前記隣接する入出力ブ
ロックの第２グローバル入出力ラインを前記所定の入出
力ブロックを担当する入出力感知増幅器に接続させる第
１スイッチと、 第２制御信号の活性化に応答して前記所定の入出力ブロ
ックの第１グローバル入出力ラインを前記所定の入出力
ブロックを担当する入出力感知増幅器に接続させる第２
スイッチと、 第３制御信号の活性化に応答して前記所定の入出力ブロ
ックの第２グローバル入出力ラインを前記所定の入出力
ブロックを担当する入出力感知増幅器に接続させる第３
スイッチと、 前記第１ないし第３制御信号を生じる制御信号発生回路
とを備え、 前記第１制御信号は前記所定の入出力ブロックの第１ブ
ロック内の不良カラム選択ラインが前記隣接する入出力
ブロックの第２ブロック内のスペアカラム選択ラインに
取り替えられる時に活性化され、前記第２制御信号は前
記所定の入出力ブロックの第１ブロック内の不良カラム
選択ラインが前記所定の入出力ブロックの第１ブロック
内のスペアカラム選択ラインに取り替えられる時に活性
化され、前記第３制御信号は前記所定の入出力ブロック
の第１ブロック内の不良カラム選択ラインが前記所定の
入出力ブロックの第２ブロック内のスペアカラム選択ラ
インに取り替えられる時に活性化されることを特徴とす
る請求項１３に記載の半導体メモリ装置。 - 【請求項１５】 各々複数個のメモリセルと正常動作の
ためのカラム選択ライン及びリペアのためのスペアカラ
ム選択ラインを含む第１及び第２ブロックに両分され、
前記第１ブロックを担当する第１ローカル入出力ライン
／第１グローバル入出力ライン及び前記第２ブロックを
担当する第２ローカル入出力ライン／第２グローバル入
出力ラインを別途に含む複数個の入出力ブロックを備
え、 所定の入出力ブロックの第１ブロック内の不良カラム選
択ラインが前記所定の入出力ブロックの第１ブロック内
のスペアカラム選択ライン、前記所定の入出力ブロック
の第２ブロック内のスペアカラム選択ライン、及び前記
所定の入出力ブロックに隣接する入出力ブロックの第２
ブロック内のスペアカラム選択ラインのうちいずれか一
本に取り替えられることを特徴とする半導体メモリ装
置。 - 【請求項１６】 前記所定の入出力ブロックの第２ブロ
ック内の不良カラム選択ラインは前記所定の入出力ブロ
ックの第１ブロック内のスペアカラム選択ライン、前記
所定の入出力ブロックの第２ブロック内のスペアカラム
選択ライン及び前記所定の入出力ブロックに隣接する他
の入出力ブロックの第１ブロック内のスペアカラム選択
ラインのうちいずれか一本に取り替えられることを特徴
とする請求項１５に記載の半導体メモリ装置。 - 【請求項１７】 前記所定の入出力ブロックの第１ブロ
ック内の不良カラム選択ラインが前記隣接する入出力ブ
ロックの第２ブロック内のスペアカラム選択ラインに取
り替えられる場合には、前記隣接する入出力ブロック内
において一つのカラムアドレスによりカラム選択ライン
のうちいずれか一本及びスペアカラム選択ラインのうち
いずれか一本が同時に活性化されることを特徴とする請
求項１５に記載の半導体メモリ装置。 - 【請求項１８】 前記所定の入出力ブロックの第２ブロ
ック内の不良カラム選択ラインが前記隣接する他の入出
力ブロックの第１ブロック内のスペアカラム選択ライン
に取り替えられる場合には、前記隣接する他の入出力ブ
ロック内において一つのカラムアドレスによりカラム選
択ラインのうちいずれか一本及びスペアカラム選択ライ
ンのうちいずれか一本が同時に活性化されることを特徴
とする請求項１６に記載の半導体メモリ装置。 - 【請求項１９】 前記入出力ブロックの各々を担当する
複数個の入出力感知増幅器と、 前記所定の入出力ブロックの第１ブロック内の不良カラ
ム選択ラインが前記隣接する入出力ブロックの第２ブロ
ック内のスペアカラム選択ラインに取り替えられる場合
には、前記隣接する入出力ブロックの第２グローバル入
出力ラインを前記所定の入出力ブロックを担当する入出
力感知増幅器に接続させるスイッチング制御部とをさら
に備えることを特徴とする請求項１５に記載の半導体メ
モリ装置。 - 【請求項２０】 前記スイッチング制御部は、 前記所定の入出力ブロックの第１ブロック内の不良カラ
ム選択ラインが前記所定の入出力ブロックの第１ブロッ
ク内のスペアカラム選択ラインに取り替えられる場合に
は、前記所定の入出力ブロックの第１グローバル入出力
ラインを前記所定の入出力ブロックを担当する入出力感
知増幅器に接続させることを特徴とする請求項１９に記
載の半導体メモリ装置。 - 【請求項２１】 前記スイッチング制御部は、 前記所定の入出力ブロックの第１ブロック内の不良カラ
ム選択ラインが前記所定の入出力ブロックの第２ブロッ
ク内のスペアカラム選択ラインに取り替えられる場合に
は、前記所定の入出力ブロックの第２グローバル入出力
ラインを前記所定の入出力ブロックを担当する入出力感
知増幅器に接続させることを特徴とする請求項２０に記
載の半導体メモリ装置。 - 【請求項２２】 前記スイッチング制御部は、 第１制御信号の活性化に応答して前記隣接する入出力ブ
ロックの第２グローバル入出力ラインを前記所定の入出
力ブロックを担当する入出力感知増幅器に接続させる第
１スイッチと、 第２制御信号の活性化に応答して前記所定の入出力ブロ
ックの第１グローバル入出力ラインを前記所定の入出力
ブロックを担当する入出力感知増幅器に接続させる第２
スイッチと、 第３制御信号の活性化に応答して前記所定の入出力ブロ
ックの第２グローバル入出力ラインを前記所定の入出力
ブロックを担当する入出力感知増幅器に接続させる第３
スイッチと、 前記第１ないし第３制御信号を生じる制御信号発生回路
とを備え、 前記第１制御信号は前記所定の入出力ブロックの第１ブ
ロック内の不良カラム選択ラインが前記隣接する入出力
ブロックの第２ブロック内のスペアカラム選択ラインに
取り替えられる時に活性化され、前記第２制御信号は前
記所定の入出力ブロックの第１ブロック内の不良カラム
選択ラインが前記所定の入出力ブロックの第１ブロック
内のスペアカラム選択ラインに取り替えられる時に活性
化され、前記第３制御信号は前記所定の入出力ブロック
の第１ブロック内の不良カラム選択ラインが前記所定の
入出力ブロックの第２ブロック内のスペアカラム選択ラ
インに取り替えられる時に活性化されることを特徴とす
る請求項２１に記載の半導体メモリ装置。 - 【請求項２３】 基本カラム選択ラインに応答して各々
の入出力ラインに／から接続／分離される複数個の基本
メモリセル及び冗長カラム選択ラインに応答して前記各
々の入出力ラインに／から接続／分離される複数個の冗
長メモリセルを含む複数個のブロックとして配置される
複数個のメモリセルを備えるメモリ装置を動作させる方
法において、 第１カラムアドレスの入力に応答して第１基本カラム選
択ラインを駆動する段階と、 第２カラムアドレスの入力に応答して前記第１基本カラ
ム選択ラインの代わりに第１冗長カラム選択ラインを駆
動する段階と、 前記第１基本カラム選択ラインとかかわった第１基本メ
モリセルは前記第１カラムアドレスの入力に応答して感
知増幅器に接続され、前記第１冗長カラム選択ラインと
かかわった第１冗長メモリセルは前記第２カラムアドレ
スの入力に応答して前記感知増幅器に接続されるように
入出力ラインを感知増幅器に選択的に接続させる段階と
を備えることを特徴とするメモリ装置の動作方法。 - 【請求項２４】 前記各々の複数本の入出力ラインは前
記各々の複数個のブロックとかかわり、前記第１基本メ
モリセル及び前記第１冗長メモリセルは同一のブロック
内にあり、前記入出力ラインを感知増幅器に選択的に接
続させる段階は前記同一のブロックとかかわった複数本
の入出力ラインを介して前記第１基本メモリセル及び前
記第１冗長メモリセルを前記感知増幅器に接続させる段
階を含むことを特徴とする請求項２３に記載のメモリ装
置の動作方法。 - 【請求項２５】 前記各々の複数本の入出力ラインは前
記各々の複数個のブロックとかかわり、前記第１基本メ
モリセル及び前記第１冗長メモリセルは各々の第１及び
第２ブロック内にあり、前記入出力ラインを感知増幅器
に選択的に接続させる段階は前記各々の第１及び第２ブ
ロックとかかわった第１及び第２入出力ラインを介して
前記第１基本メモリセル及び前記第１冗長メモリセルを
前記感知増幅器に接続させる段階を含むことを特徴とす
る請求項２３に記載のメモリ装置の動作方法。 - 【請求項２６】 前記入出力ラインを感知増幅器に選択
的に接続させる段階は、前記入出力ラインを前記複数個
の感知増幅器に／から接続／分離させる複数個のスイッ
チを動作させる段階を含み、 前記入出力ラインを感知増幅器に選択的に接続させる段
階は、前記第１基本カラム選択ラインとかかわった第１
基本メモリセルが前記第１カラムアドレスの入力に応答
して感知増幅器に接続され、前記第１冗長カラム選択ラ
インとかかわった冗長メモリセルが前記第２カラムアド
レスの入力に応答して前記感知増幅器に接続されるよう
に前記複数個のスイッチを制御するためにスイッチ制御
回路をプログラミングする段階が先行されることを特徴
とする請求項２３に記載のメモリ装置の動作方法。
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