JP2002232493A - パルス変復調回路 - Google Patents
パルス変復調回路Info
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Abstract
(57)【要約】 （修正有）
【課題】パルス変調回路やパルス復調回路の構成が簡単
であり、周辺の接続機器に対するフェイルセーフ機能を
有しエラー検出回路の信頼性が向上したデジタル伝送に
好適なパルス変復調回路を提供する。 【解決手段】 パルス変調回路１とパルス復調回路２及
びフェイルセーフ回路５からなり、パルス変調回路１は
パルス信号W2と低速データ信号W3をNAND回路1 Eに入力
してパルス信号W6を出力し、パルス信号W5，W6をNAND回
路1Fに入力して変調出力せしめたパルス信号W7で低速デ
ータ信号W3をデジタル伝送するよう構成し、パルス復調
回路２は、パルス信号W7，W8をそれぞれ入力してパルス
信号W8の立ち上がりエッジでパルス信号W7の状態をサン
プリングし、その状態を次のエッジまで保持出力したパ
ルス信号W9を積分回路2Dに入力して得られたパルス信号
W10をNAND回路6Aに入力してパルス信号W11を出力せしめ
て低速データ信号W3を再生するよう構成する。
であり、周辺の接続機器に対するフェイルセーフ機能を
有しエラー検出回路の信頼性が向上したデジタル伝送に
好適なパルス変復調回路を提供する。 【解決手段】 パルス変調回路１とパルス復調回路２及
びフェイルセーフ回路５からなり、パルス変調回路１は
パルス信号W2と低速データ信号W3をNAND回路1 Eに入力
してパルス信号W6を出力し、パルス信号W5，W6をNAND回
路1Fに入力して変調出力せしめたパルス信号W7で低速デ
ータ信号W3をデジタル伝送するよう構成し、パルス復調
回路２は、パルス信号W7，W8をそれぞれ入力してパルス
信号W8の立ち上がりエッジでパルス信号W7の状態をサン
プリングし、その状態を次のエッジまで保持出力したパ
ルス信号W9を積分回路2Dに入力して得られたパルス信号
W10をNAND回路6Aに入力してパルス信号W11を出力せしめ
て低速データ信号W3を再生するよう構成する。
Description
【０００１】
【発明が属する技術分野】本発明は、各種データを光モ
ジュールを介してデジタル伝送する長距離光通信分野等
で用いられるパルス変復調回路に係わり、特には限定さ
れた伝送周波数帯域を持つ伝送媒体によるデジタルパル
ス信号の送受信において、伝送周波数帯域以下の低速デ
ータを伝送するに好適なパルス変復調回路に関するもの
である。
ジュールを介してデジタル伝送する長距離光通信分野等
で用いられるパルス変復調回路に係わり、特には限定さ
れた伝送周波数帯域を持つ伝送媒体によるデジタルパル
ス信号の送受信において、伝送周波数帯域以下の低速デ
ータを伝送するに好適なパルス変復調回路に関するもの
である。
【０００２】
【従来の技術】近時、画像データや計測データ等の各種
情報を長距離間で送受信するための伝送方式として、例
えば、光モジュールを用いた双方向状態で送受信する光
信号伝送方式が多用されている。
情報を長距離間で送受信するための伝送方式として、例
えば、光モジュールを用いた双方向状態で送受信する光
信号伝送方式が多用されている。
【０００３】
【発明が解決しようとする課題】ところで、前述した光
信号伝送方式により情報を送受信する場合、送信側と受
信側の接続には限定された伝送周波数帯域を持つ光モジ
ュールのほか、送信側と受信側の双方にE/O変換器とO/E
変換器、A/D変換器やD/A変換器およびパルス変調回路や
パルス復調回路、エラー検出回路、発光素子やフォトダ
イオード等の回路部品が必要であった。また、伝送媒体
である光モジュールには、光モジュールに固有の周波数
帯域があるため、周波数帯域以下の低速データは伝送で
きなかった。さらに、パルス変調回路やパルス復調回路
は構成が複雑で高価になるほか、エラー検出回路の信頼
性に劣り伝送時にエラーが発生した場合、周辺の接続機
器に対する保護が充分なされていなかった。
信号伝送方式により情報を送受信する場合、送信側と受
信側の接続には限定された伝送周波数帯域を持つ光モジ
ュールのほか、送信側と受信側の双方にE/O変換器とO/E
変換器、A/D変換器やD/A変換器およびパルス変調回路や
パルス復調回路、エラー検出回路、発光素子やフォトダ
イオード等の回路部品が必要であった。また、伝送媒体
である光モジュールには、光モジュールに固有の周波数
帯域があるため、周波数帯域以下の低速データは伝送で
きなかった。さらに、パルス変調回路やパルス復調回路
は構成が複雑で高価になるほか、エラー検出回路の信頼
性に劣り伝送時にエラーが発生した場合、周辺の接続機
器に対する保護が充分なされていなかった。
【０００４】そこで、本発明の目的は、このような状況
に鑑みなされたもので、パルス変調回路やパルス復調回
路の構成が簡単であり、周辺の接続機器に対するフェイ
ルセーフ機能を有しエラー検出回路の信頼性が向上した
デジタル伝送に好適なパルス変復調回路を提供すること
にある。
に鑑みなされたもので、パルス変調回路やパルス復調回
路の構成が簡単であり、周辺の接続機器に対するフェイ
ルセーフ機能を有しエラー検出回路の信頼性が向上した
デジタル伝送に好適なパルス変復調回路を提供すること
にある。
【０００５】
【課題を解決するための手段】第１の観点では、本発明
は光モジュールを介してデジタルパルス信号を送受信す
る複数の汎用ICからなるパルス変復調回路であって、ク
ロック回路1Aとカウンタ回路1Bおよびインバータ回路I
1，NAND回路1D,1E,1Fからなるミキシング回路1Cを備え
たパルス変調回路１と、シフトレジスタ回路2Bとデータ
ラッチ回路2Cおよび積分回路2Dを備えたパルス復調回路
２と、データ伝送時のエラー発生に対応したエラー信号
S1を検出し汎用ロジック信号S2に変換出力するエラー検
出回路３と、前記エラー信号S2を所定時間保持してエラ
ー信号S3を出力するマルチバイブレータ回路４と、前記
エラー信号S2,S3を入力してエラー信号S4を出力するNAN
D回路６と、 前記パルス復調回路２とNAND回路６の出力
W10,S4それぞれを入力するNAND回路6Aとからなるフェイ
ルセーフ回路５と、を具備し、前記パルス変調回路１
は、クロック回路1Aで発生したクロック信号CKをカウン
タ回路1Bに入力してクロック信号CK の２のN乗および２
の(N+1)乗（Nは１以上の整数）分周パルス信号W1,W2を
出力するとともに、前記パルス信号W1と光モジュールに
限定された伝送周波数帯域以下の低速データ信号W3をイ
ンバータ回路I1で反転出力したパルス信号W4をNAND回路
1Dに入力してパルス信号W5を出力し、前記パルス信号W2
と低速データ信号W3をNAND回路1Eに入力してパルス信号
W6を出力し、前記パルス信号W5，W6をNAND回路1Fに入力
して変調出力せしめたパルス信号W7により低速データ信
号W3をデジタル伝送するよう構成せしめ、前記パルス復
調回路２は、伝送されてきたパルス信号W7とクロック信
号CKをシフトレジスタ回路2Bに入力してパルス信号W7を
パルス信号W2のパルス幅×0.75程遅延させたパルス信号
W8を出力するとともに、前記パルス信号W7, W8をデータ
入力信号，クロック信号としてそれぞれデータラッチ回
路2Cに入力してパルス信号W8の立ち上がりエッジでパル
ス信号W7の状態をサンプリングし、その状態を次のエッ
ジまで保持出力したパルス信号W9を積分回路2Dに入力し
て得られたパルス信号W10をNAND回路6Aに入力してパル
ス信号W11を出力させて低速データ信号W3を再生するよ
う構成せしめ、前記フェイルセーフ回路５は、エラー発
生時のNAND回路６の出力をエラー信号S4とし、NAND回路
6Aの出力をパルス信号W11としてエラー信号S4が検出さ
れた時だけパルス信号W11を所定時間以上強制的にHiレ
ベル状態に保持するよう構成したことを特徴とするパル
ス変復調回路を提供する。第１の観点によるパルス変復
調回路では、パルス変調回路から出力されるパルス信号
W7がパルス信号W1,W2の周波数帯域のみで構成されるの
で、光モジュールを介した低速データ信号W3のデジタル
伝送が可能になる。また、前記パルス復調回路２では、
データラッチ回路2Cで保持出力するパルス信号W9はデー
タラッチ回路2Cでラッチする際、出力に誤動作を誘発す
るヒゲパルスを発生する可能性があり抵抗とコンデン
サ、シュミットトリガインバータからなる積分回路2Dで
ヒゲパルスを除去されて積分回路2Dから出力されたパル
ス信号W10はNAND回路6Aからパルス信号W11として出力さ
れるが低速データ信号W3と同等なので、パルス変調回路
１で変調され伝送されてきた低速データ信号W3が再生さ
れたことになる。また、前記フェイルセーフ回路５で
は、エラー発生時にNAND回路6Aから出力されるパルス信
号W11を強制的にハイレベルに保持するので、伝送時に
エラーが発生しても周辺の接続機器に対するフェイルセ
ーフ機能が満たされ、エラー検出回路の信頼性が向上す
る。なお、エラーが発生しない通常時には、NAND回路6A
の出力パルス信号W11はパルス信号W10が反転して出力さ
れている。
は光モジュールを介してデジタルパルス信号を送受信す
る複数の汎用ICからなるパルス変復調回路であって、ク
ロック回路1Aとカウンタ回路1Bおよびインバータ回路I
1，NAND回路1D,1E,1Fからなるミキシング回路1Cを備え
たパルス変調回路１と、シフトレジスタ回路2Bとデータ
ラッチ回路2Cおよび積分回路2Dを備えたパルス復調回路
２と、データ伝送時のエラー発生に対応したエラー信号
S1を検出し汎用ロジック信号S2に変換出力するエラー検
出回路３と、前記エラー信号S2を所定時間保持してエラ
ー信号S3を出力するマルチバイブレータ回路４と、前記
エラー信号S2,S3を入力してエラー信号S4を出力するNAN
D回路６と、 前記パルス復調回路２とNAND回路６の出力
W10,S4それぞれを入力するNAND回路6Aとからなるフェイ
ルセーフ回路５と、を具備し、前記パルス変調回路１
は、クロック回路1Aで発生したクロック信号CKをカウン
タ回路1Bに入力してクロック信号CK の２のN乗および２
の(N+1)乗（Nは１以上の整数）分周パルス信号W1,W2を
出力するとともに、前記パルス信号W1と光モジュールに
限定された伝送周波数帯域以下の低速データ信号W3をイ
ンバータ回路I1で反転出力したパルス信号W4をNAND回路
1Dに入力してパルス信号W5を出力し、前記パルス信号W2
と低速データ信号W3をNAND回路1Eに入力してパルス信号
W6を出力し、前記パルス信号W5，W6をNAND回路1Fに入力
して変調出力せしめたパルス信号W7により低速データ信
号W3をデジタル伝送するよう構成せしめ、前記パルス復
調回路２は、伝送されてきたパルス信号W7とクロック信
号CKをシフトレジスタ回路2Bに入力してパルス信号W7を
パルス信号W2のパルス幅×0.75程遅延させたパルス信号
W8を出力するとともに、前記パルス信号W7, W8をデータ
入力信号，クロック信号としてそれぞれデータラッチ回
路2Cに入力してパルス信号W8の立ち上がりエッジでパル
ス信号W7の状態をサンプリングし、その状態を次のエッ
ジまで保持出力したパルス信号W9を積分回路2Dに入力し
て得られたパルス信号W10をNAND回路6Aに入力してパル
ス信号W11を出力させて低速データ信号W3を再生するよ
う構成せしめ、前記フェイルセーフ回路５は、エラー発
生時のNAND回路６の出力をエラー信号S4とし、NAND回路
6Aの出力をパルス信号W11としてエラー信号S4が検出さ
れた時だけパルス信号W11を所定時間以上強制的にHiレ
ベル状態に保持するよう構成したことを特徴とするパル
ス変復調回路を提供する。第１の観点によるパルス変復
調回路では、パルス変調回路から出力されるパルス信号
W7がパルス信号W1,W2の周波数帯域のみで構成されるの
で、光モジュールを介した低速データ信号W3のデジタル
伝送が可能になる。また、前記パルス復調回路２では、
データラッチ回路2Cで保持出力するパルス信号W9はデー
タラッチ回路2Cでラッチする際、出力に誤動作を誘発す
るヒゲパルスを発生する可能性があり抵抗とコンデン
サ、シュミットトリガインバータからなる積分回路2Dで
ヒゲパルスを除去されて積分回路2Dから出力されたパル
ス信号W10はNAND回路6Aからパルス信号W11として出力さ
れるが低速データ信号W3と同等なので、パルス変調回路
１で変調され伝送されてきた低速データ信号W3が再生さ
れたことになる。また、前記フェイルセーフ回路５で
は、エラー発生時にNAND回路6Aから出力されるパルス信
号W11を強制的にハイレベルに保持するので、伝送時に
エラーが発生しても周辺の接続機器に対するフェイルセ
ーフ機能が満たされ、エラー検出回路の信頼性が向上す
る。なお、エラーが発生しない通常時には、NAND回路6A
の出力パルス信号W11はパルス信号W10が反転して出力さ
れている。
【０００６】
【発明の実施の形態】以下、本発明を図に示す実施例に
より具体的に説明する。なお、これにより本発明が限定
されるものではない。
より具体的に説明する。なお、これにより本発明が限定
されるものではない。
【０００７】−実施形態− 図１は、本発明の実施形態にかかるパルス変復調回路の
構成を示す簡略ブロック図であり、図２は、パルス変復
調回路における各パルス信号波形の状態を示す説明図で
ある。図において、１は複数の汎用ロジックICからなる
パルス変調回路であり、水晶発振器と波形整形バッファ
を有し周波数が24MHzのクロックパルス信号CKを発生す
るクロック回路1Aと、周波数がクロックパルス信号CKの
1/2で12MHzのパルス信号W1と周波数はクロックパルス信
号CKの1/4の6MHzでパルス信号W2を出力するカウンタ回
路1Bと、入力される特定周波数帯域(5〜100MHz)以下の
低速データ信号W3（MAX64kHz）とパルス信号W1,W2をミ
キシングするミキシング回路1Cを具備して構成されてい
る。
構成を示す簡略ブロック図であり、図２は、パルス変復
調回路における各パルス信号波形の状態を示す説明図で
ある。図において、１は複数の汎用ロジックICからなる
パルス変調回路であり、水晶発振器と波形整形バッファ
を有し周波数が24MHzのクロックパルス信号CKを発生す
るクロック回路1Aと、周波数がクロックパルス信号CKの
1/2で12MHzのパルス信号W1と周波数はクロックパルス信
号CKの1/4の6MHzでパルス信号W2を出力するカウンタ回
路1Bと、入力される特定周波数帯域(5〜100MHz)以下の
低速データ信号W3（MAX64kHz）とパルス信号W1,W2をミ
キシングするミキシング回路1Cを具備して構成されてい
る。
【０００８】２は複数の汎用ICからなるパルス復調回路
であり、シフトレジスタ回路2Bとデータラッチ回路2Cお
よび積分回路2D等を備えており、シフトレジスタ回路2B
は送信側から変調され伝送されてくるパルス信号W7を入
力してクロック信号CKにより一定時間シフトしてパルス
信号W8を出力し、データラッチ回路2Cは入力されるパル
ス信号W7, W8の状態をある条件の時にそのまま保持出力
する。なお、積分回路2Dはデータラッチ回路2Cが出力す
るデータ信号W9のなかに存在するヒゲパルスを削除する
波形整形回路である。
であり、シフトレジスタ回路2Bとデータラッチ回路2Cお
よび積分回路2D等を備えており、シフトレジスタ回路2B
は送信側から変調され伝送されてくるパルス信号W7を入
力してクロック信号CKにより一定時間シフトしてパルス
信号W8を出力し、データラッチ回路2Cは入力されるパル
ス信号W7, W8の状態をある条件の時にそのまま保持出力
する。なお、積分回路2Dはデータラッチ回路2Cが出力す
るデータ信号W9のなかに存在するヒゲパルスを削除する
波形整形回路である。
【０００９】３は汎用ICからなるエラー検出回路であ
り、送信側のパルス変調回路１で変調されたパルス信号
W7伝送時のエラー発生に応じたエラー信号S1を検出して
汎用ロジック信号S2に変換出力する回路、４はエラー検
出回路３から出力されるエラー信号S2をある設定時間保
持するマルチバイブレータ回路である。
り、送信側のパルス変調回路１で変調されたパルス信号
W7伝送時のエラー発生に応じたエラー信号S1を検出して
汎用ロジック信号S2に変換出力する回路、４はエラー検
出回路３から出力されるエラー信号S2をある設定時間保
持するマルチバイブレータ回路である。
【００１０】５はフェイルセーフ回路であり、パルス復
調回路２とエラー検出回路３とマルチバイブレータ回路
４およびNAND回路6,6Aとから構成されている。そして、
NAND回路６はエラー検出回路３とマルチバイブレータ回
路４の何れか一方がエラー状態になるとエラー信号S4を
出力し、NAND回路６A はNAND回路６の出力信号S4がエラ
ー状態の時にエラー信号W11を出力する。なお、信号S4
がエラー状態でなければ、パルス信号W11はパルス信号W
10の反転出力パルス信号になる
調回路２とエラー検出回路３とマルチバイブレータ回路
４およびNAND回路6,6Aとから構成されている。そして、
NAND回路６はエラー検出回路３とマルチバイブレータ回
路４の何れか一方がエラー状態になるとエラー信号S4を
出力し、NAND回路６A はNAND回路６の出力信号S4がエラ
ー状態の時にエラー信号W11を出力する。なお、信号S4
がエラー状態でなければ、パルス信号W11はパルス信号W
10の反転出力パルス信号になる
【００１１】このような構成のパルス変調回路１では、
クロック回路1Aが出力する24MHzのクロック信号CKをカ
ウンタ回路1Bに入力し、クロック信号CKをそれぞれ分周
した12MHzと6MHzのパルス信号W1,W2をカウンタ回路1Bか
ら出力する。従って、これらのパルス信号W1,W2は伝送
媒体である光モジュールの伝送可能な周波数帯域(5〜10
0MHz)内のパルスに形成されておりデジタル伝送可能で
ある。
クロック回路1Aが出力する24MHzのクロック信号CKをカ
ウンタ回路1Bに入力し、クロック信号CKをそれぞれ分周
した12MHzと6MHzのパルス信号W1,W2をカウンタ回路1Bか
ら出力する。従って、これらのパルス信号W1,W2は伝送
媒体である光モジュールの伝送可能な周波数帯域(5〜10
0MHz)内のパルスに形成されておりデジタル伝送可能で
ある。
【００１２】一方、光モジュールの伝送可能な周波数帯
域外でパルス変調回路１に入力された低速データ信号W3
( MAX64kHz以下)は、ミキシング回路1Cに入力されると
ともに、カウンタ回路1Bから出力されるパルス信号W1,W
2と次のようにミキシングされる。低速データ信号W3
をインバータ回路I1で反転させパルス信号W4を得る。
パルス信号W1とパルス信号W4をNAND回路1Dに入力してパ
ルス信号W5を得る。パルス信号W2と低速データ信号W3
をNAND回路1Eに入力してパルス信号W6を得る。パルス
信号W5,W6をNAND回路1Fに入力してパルス信号W7を得
る。ミキシング回路1Cでミキシングされ出力されるパル
ス信号W7は、パルス信号W1, W2の周波数帯域のみで構成
されているので、光モジュールによるデジタル伝送が可
能であり、パルス変調回路１から光モジュール側（図示
せず）に出力される。
域外でパルス変調回路１に入力された低速データ信号W3
( MAX64kHz以下)は、ミキシング回路1Cに入力されると
ともに、カウンタ回路1Bから出力されるパルス信号W1,W
2と次のようにミキシングされる。低速データ信号W3
をインバータ回路I1で反転させパルス信号W4を得る。
パルス信号W1とパルス信号W4をNAND回路1Dに入力してパ
ルス信号W5を得る。パルス信号W2と低速データ信号W3
をNAND回路1Eに入力してパルス信号W6を得る。パルス
信号W5,W6をNAND回路1Fに入力してパルス信号W7を得
る。ミキシング回路1Cでミキシングされ出力されるパル
ス信号W7は、パルス信号W1, W2の周波数帯域のみで構成
されているので、光モジュールによるデジタル伝送が可
能であり、パルス変調回路１から光モジュール側（図示
せず）に出力される。
【００１３】パルス復調回路２のシフトレジスタ回路2B
には、送信側で変調され光モジュールを介してデジタル
伝送されたパルス信号W7とパルス変調回路１のクロック
回路1Aから出力された24MHzのクロック信号CKが入力さ
れ、パルス信号W7はクロック信号CK によりパルス信号W
2のパルス幅×0.75程度遅延されたパルス信号W8として
シフトレジスタ回路2Bから出力される。なお、パルス信
号W8の遅延量はパルス信号W1のパルス幅以上、パルス信
号W2のパルス幅以下であればよく、特定の値に限定され
るものではない。
には、送信側で変調され光モジュールを介してデジタル
伝送されたパルス信号W7とパルス変調回路１のクロック
回路1Aから出力された24MHzのクロック信号CKが入力さ
れ、パルス信号W7はクロック信号CK によりパルス信号W
2のパルス幅×0.75程度遅延されたパルス信号W8として
シフトレジスタ回路2Bから出力される。なお、パルス信
号W8の遅延量はパルス信号W1のパルス幅以上、パルス信
号W2のパルス幅以下であればよく、特定の値に限定され
るものではない。
【００１４】そして、シフトレジスタ回路2Bから出力さ
れたパルス信号W7,W8はデータ信号，クロック信号とし
てデータラッチ回路2Cにそれぞれ入力され、データラッ
チ回路2Cではパルス信号W8の立ち上がりエッジでパルス
信号W7の状態をサンプリングし、その状態を次のエッジ
まで保持したパルス信号W9を出力する。なお、パルス信
号W7とパルス信号W8の位相差はパルス信号W2のパルス幅
×0.75程度なので、パルス信号W2の周波数帯域部での保
持状態は常にHiになり、パルス信号W1の周波数帯域部で
の保持状態は常にLoとなる。従って、パルス信号W9は低
速データ信号W3と同等となり、伝送されてきた低速デー
タ信号W3が受信側の復調回路２側で再生されたことにな
る。但し、低速データ信号W3の変調回路１への入力タイ
ミングによっては、パルス信号W9にはパルス信号W1やパ
ルス信号W2以外のヒゲ状パルスが発生する恐れがあるた
め、パルス信号W9は一旦積分回路2Dに入力され、ヒゲ状
パルスのみ除去して完全な状態に再生させられる。な
お、公知回路からなる積分回路2Dを構成する抵抗器とコ
ンデンサの定数はヒゲ状パルスのみ除去するよう予め定
数が設定されている。
れたパルス信号W7,W8はデータ信号，クロック信号とし
てデータラッチ回路2Cにそれぞれ入力され、データラッ
チ回路2Cではパルス信号W8の立ち上がりエッジでパルス
信号W7の状態をサンプリングし、その状態を次のエッジ
まで保持したパルス信号W9を出力する。なお、パルス信
号W7とパルス信号W8の位相差はパルス信号W2のパルス幅
×0.75程度なので、パルス信号W2の周波数帯域部での保
持状態は常にHiになり、パルス信号W1の周波数帯域部で
の保持状態は常にLoとなる。従って、パルス信号W9は低
速データ信号W3と同等となり、伝送されてきた低速デー
タ信号W3が受信側の復調回路２側で再生されたことにな
る。但し、低速データ信号W3の変調回路１への入力タイ
ミングによっては、パルス信号W9にはパルス信号W1やパ
ルス信号W2以外のヒゲ状パルスが発生する恐れがあるた
め、パルス信号W9は一旦積分回路2Dに入力され、ヒゲ状
パルスのみ除去して完全な状態に再生させられる。な
お、公知回路からなる積分回路2Dを構成する抵抗器とコ
ンデンサの定数はヒゲ状パルスのみ除去するよう予め定
数が設定されている。
【００１５】一方、エラー検出回路３では、データ伝送
時に発生したエラー認識信号S1を汎用ロジック信号に変
換するため、内蔵されたコンパレータ（図示せず）にエ
ラー信号S1を入力し、ある基準電圧と比較してエラー信
号S2として出力する。但し、エラー検出回路３ではエラ
ー発生時にしかエラー信号S2を出力しないため、エラー
信号S1の発生時間が短い場合もある。従って、このエラ
ー信号S2を直接表示ランプ等に用いる場合、エラー信号
S2の発生時間が短いと人間が簡単に知覚できないことに
なる。そこで、マルチバイブレータ回路４を設け、エラ
ー信号S1が出力されると同時にある設定時間だけエラー
信号S2を出力するよう保持せしめて表示ランプ等の使用
を可能にしている。
時に発生したエラー認識信号S1を汎用ロジック信号に変
換するため、内蔵されたコンパレータ（図示せず）にエ
ラー信号S1を入力し、ある基準電圧と比較してエラー信
号S2として出力する。但し、エラー検出回路３ではエラ
ー発生時にしかエラー信号S2を出力しないため、エラー
信号S1の発生時間が短い場合もある。従って、このエラ
ー信号S2を直接表示ランプ等に用いる場合、エラー信号
S2の発生時間が短いと人間が簡単に知覚できないことに
なる。そこで、マルチバイブレータ回路４を設け、エラ
ー信号S1が出力されると同時にある設定時間だけエラー
信号S2を出力するよう保持せしめて表示ランプ等の使用
を可能にしている。
【００１６】また、前記設定時間内に再度エラーが発生
した場合には、エラー発生時からさらにエラー信号の出
力を保持させるリトリガ構成とすることができる。な
お、設定時間は公知回路からなるマルチバイブレータ回
路４内の抵抗器とコンデンサの定数で任意に設定するこ
とが可能である。また、エラー検出回路３とマルチバイ
ブレータ回路４それぞれから出力されるエラー信号S2,S
3をNAND回路６に入力し、いずれか一方がエラー状態の
時はNAND回路６の出力信号S4を必ずエラー状態にして設
定時間だけ表示ランプを表示させることも可能である。
した場合には、エラー発生時からさらにエラー信号の出
力を保持させるリトリガ構成とすることができる。な
お、設定時間は公知回路からなるマルチバイブレータ回
路４内の抵抗器とコンデンサの定数で任意に設定するこ
とが可能である。また、エラー検出回路３とマルチバイ
ブレータ回路４それぞれから出力されるエラー信号S2,S
3をNAND回路６に入力し、いずれか一方がエラー状態の
時はNAND回路６の出力信号S4を必ずエラー状態にして設
定時間だけ表示ランプを表示させることも可能である。
【００１７】また、受信側の復調回路２においてエラー
が発生した場合、伝送されてくる低速データ信号W3とは
異なる誤ったデータが出力されてしまう可能性がある。
このため、エラー発生時には、復調回路２の出力を強制
的にHiレベルもしくはLowレベルのいずれか一方に固定
するフェイルセーフ機能が必要である。そこで、本発明
では、復調回路２とNAND回路６それぞれの出力信号S4,W
10をNAND回路6Aに入力し、エラー発生時のNAND回路６の
出力信号S4をエラー信号としてNAND回路6Aの出力信号W1
1を常にHiレベルにすることで、エラー発生時のNAND回
路6Aの出力信号W10を所定時間以上強制的にHiレベル状
態に保持させてフェイルセーフ機能を付与せしめてい
る。なお、エラー発生がない正常時においてはNAND回路
6Aの出力信号W11はNAND回路6Aの出力信号W10が反転して
出力されるようになっており、低速データ信号の伝送が
可能となる。
が発生した場合、伝送されてくる低速データ信号W3とは
異なる誤ったデータが出力されてしまう可能性がある。
このため、エラー発生時には、復調回路２の出力を強制
的にHiレベルもしくはLowレベルのいずれか一方に固定
するフェイルセーフ機能が必要である。そこで、本発明
では、復調回路２とNAND回路６それぞれの出力信号S4,W
10をNAND回路6Aに入力し、エラー発生時のNAND回路６の
出力信号S4をエラー信号としてNAND回路6Aの出力信号W1
1を常にHiレベルにすることで、エラー発生時のNAND回
路6Aの出力信号W10を所定時間以上強制的にHiレベル状
態に保持させてフェイルセーフ機能を付与せしめてい
る。なお、エラー発生がない正常時においてはNAND回路
6Aの出力信号W11はNAND回路6Aの出力信号W10が反転して
出力されるようになっており、低速データ信号の伝送が
可能となる。
【００１８】
【発明の効果】本発明によれば、複数の汎用ICを組み合
わせる簡便で安価な手段により、伝送媒体に限定された
伝送周波数帯域以下の低速データ信号のデジタル伝送が
可能になるほか、データ伝送時にエラーが発生しても周
辺の接続機器に悪影響を与えないフェイルセーフ機能を
有するパルス変復調回路が得られる。等その実用上の効
果は極めて大きなものがある。
わせる簡便で安価な手段により、伝送媒体に限定された
伝送周波数帯域以下の低速データ信号のデジタル伝送が
可能になるほか、データ伝送時にエラーが発生しても周
辺の接続機器に悪影響を与えないフェイルセーフ機能を
有するパルス変復調回路が得られる。等その実用上の効
果は極めて大きなものがある。
【図１】本発明の実施形態にかかるパルス変復調回路の
構成を示す簡略ブロック図である。
構成を示す簡略ブロック図である。
【図２】本発明のパルス変復調回路におけるパルス信号
波形の状態を示す説明図である。
波形の状態を示す説明図である。
１ パルス変調回路 1A クロック回路 1B カウンタ回路 1C ミキシング回路 1D,1E,1F NAND回路 I1 インバータ回路 ２ パルス復調回路 2B シフトレジスタ回路 2C データラッチ回路 2D 積分回路 ３ エラー検出回路 ４ マルチバイブレータ ５ フェイルセーフ回路 6,6A NAND回路 CK クロック信号 W1, W2, W4,W5,W6,W7,W8,W9,W10,W11 パルス信号 W3 低速データ信号 S1,S2,S3,S4 エラー信号
Claims (1)
- 【請求項１】 光モジュールを介してデジタルパルス信
号を送受信する複数の汎用ICからなるパルス変復調回路
であって、 クロック回路1Aとカウンタ回路1B及びインバータ回路I
1，NAND回路1D,1E,1Fとからなるミキシング回路1Cを備
えたパルス変調回路１と、 シフトレジスタ回路2Bとデータラッチ回路2C及び積分回
路2Dを備えたパルス復調回路２と、 データ伝送時のエラー発生に対応したエラー信号S1を検
出し汎用ロジック信号S2に変換出力するエラー検出回路
３と、 前記エラー信号S2を所定時間保持してエラー信号S3を出
力するマルチバイブレータ回路４と、 前記エラー信号S2,S3を入力してエラー信号S4を出力す
るNAND回路６と、 前記パルス復調回路２とNAND回路６の出力W10,S4それぞ
れを入力するNAND回路6Aとからなるフェイルセーフ回路
５と、を具備し、 前記パルス変調回路１は、クロック回路1Aで発生したク
ロック信号CKをカウンタ回路1Bに入力してクロック信号
CK の２のN乗および２の(N+1)乗（Nは１以上の整数）分
周パルス信号W1,W2（分周パルス信号W1,W2の周波数は伝
送媒体となる光モジュールに固有の周波数帯域内）を出
力するとともに、前記パルス信号W1と光モジュールに限
定された伝送周波数帯域以下の低速データ信号W3をイン
バータ回路I1で反転出力したパルス信号W4をNAND回路1D
に入力してパルス信号W5を出力し、前記パルス信号W2と
低速データ信号W3をNAND回路1Eに入力してパルス信号W6
を出力し、前記パルス信号W5，W6をNAND回路1Fに入力し
て変調出力しめたパルス信号W7により低速データ信号W3
をデジタル伝送するよう構成せしめ、 前記パルス復調回路２は、伝送されてきたパルス信号W7
とクロック信号CKをシフトレジスタ回路2Bに入力してパ
ルス信号W7をパルス信号W2のパルス幅×0.75程遅延させ
たパルス信号W8を出力するとともに、前記パルス信号W
7, W8をデータ入力信号，クロック信号としてそれぞれ
データラッチ回路2Cに入力してパルス信号W8の立ち上が
りエッジでパルス信号W7の状態をサンプリングし、その
状態を次のエッジまで保持出力したパルス信号W9を積分
回路2Dに入力して得られたパルス信号W10をNAND回路6A
に入力してパルス信号W11を出力して、低速データ信号W
3を再生するよう構成せしめ、 前記フェイルセーフ回路５は、エラー発生時のNAND回路
６の出力をエラー信号S4とし、NAND回路6Aの出力をパル
ス信号W11としてエラー信号S4が検出された時だけパル
ス信号W11を所定時間以上強制的にHiレベル状態に保持
するよう構成したことを特徴とするパルス変復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001027595A JP2002232493A (ja) | 2001-02-05 | 2001-02-05 | パルス変復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001027595A JP2002232493A (ja) | 2001-02-05 | 2001-02-05 | パルス変復調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002232493A true JP2002232493A (ja) | 2002-08-16 |
Family
ID=18892225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001027595A Pending JP2002232493A (ja) | 2001-02-05 | 2001-02-05 | パルス変復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002232493A (ja) |
-
2001
- 2001-02-05 JP JP2001027595A patent/JP2002232493A/ja active Pending
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