JP2002229846A - メモリバスシステム - Google Patents

Abstract

(57)【要約】 【課題】 メモリバスシステムにおけるメモリコントロ
ーラとメモリ間の入出力信号のタイミング設計は、メモ
リコントローラと各メモリとの距離がそれぞれ異なるこ
とによる入出力信号のずれ、またメモリのメーカの違
い、メモリの容量の違い、メモリの製造のバラツキなど
による入出力信号のずれを考慮しなければならない。ま
た、近年のメモリバスの高速化によってメモリコントロ
ーラ、メモリに与えられるタイミングマージンが少なく
なる一方、１つのメモリバスシステムに接続されるメモ
リ数が増えていることにより、安定した動作を行なうタ
イミング設計が非常に難しくなってきているという問題
点があった。 【解決手段】 メモリバスシステムにおいて、メモリコ
ントローラとメモリ間の入出力信号のタイミングを外部
システムから調整する手段を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリコントロ
ーラとメモリとが設けられたメモリバスシステムに関す
るものであり、特に、メモリコントローラとメモリ間に
おける入出力信号のタイミングを外部システムから調整
する手段を設けることにより、入出力信号のタイミング
設計が容易で、かつシステム動作が安定したメモリバス
システムを提供する。

【０００２】

【従来の技術】図１０に、従来のメモリバスシステムの
構成ブロック例図を示す。図中、１００１はメモリバス
システムであり、メモリバスシステム１００１は配下に
接続されるメモリにライト、リードを行うメモリコント
ローラ１００３と、メモリコントローラ１００３に接続
される４つのメモリ１００５とで構成されている。

【０００３】このような構成のメモリバスシステムで
は、メモリコントローラ１００３とメモリ１００５間の
入出力信号（コントロール系信号、アドレス系信号、デ
ータ系信号）のタイミングは、外部環境の影響を受けて
もシステムが安定して動作するように設計されている。

【０００４】図１１に、メモリコントローラからメモリ
への出力信号が各メモリに入力されるタイミング図を示
す。図１１（ａ）ではメモリ１〜４のクロック信号（Ｃ
ＬＫ）における矢印Ａの取り込みタイミングで、メモリ
コントローラからメモリへの出力信号がメモリ１〜４の
入力信号として受け取られる。

【０００５】しかし、図１１（ｂ）は、図１１（ａ）と
比較するとメモリコントローラからメモリへの出力信号
が矢印Ｂで示される分遅れて、メモリ１〜４に入力され
た図である。この場合、メモリ１〜３はメモリコントロ
ーラの出力信号を受け取ることはできるが、メモリ４は
メモリコントローラの出力信号を受け取ることはできな
い。

【０００６】図１２に、メモリからメモリコントローラ
への出力信号がメモリコントローラに入力されるタイミ
ング図を示す。図１２（ａ）ではメモリコントローラの
クロック信号（ＣＬＫ）における矢印Ａの取り込みタイ
ミングで、メモリ１〜４からメモリコントローラへの出
力信号がメモリコントローラの入力信号として受け取ら
れる。

【０００７】しかし、図１２（ｂ）は、図１２（ａ）と
比較するとメモリからメモリコントローラへの出力信号
が矢印Ｂで示される分遅れて、メモリコントローラに入
力された図である。この場合、メモリコントローラはメ
モリ１〜３の出力信号を受け取ることはできるが、メモ
リ４の出力信号を受け取ることはできない。

【０００８】このように入出力信号のタイミング設計
は、メモリコントローラと各メモリとの距離がそれぞれ
異なることによる入出力信号のずれ、またメモリのメー
カの違い、メモリの容量の違い、メモリの製造のバラツ
キなどによる入出力信号のずれを考慮しなければなら
ず、メモリバスシステムの設計を難しくしている。

【０００９】

【発明が解決しようとする課題】近年、メモリバスの高
速化によりメモリコントローラ、メモリに与えられるタ
イミングマージンが少なくなる一方、１つのメモリバス
システムに接続されるメモリの数が増えているため、安
定した動作を行なうタイミング設計が非常に難しくなっ
てきている。

【００１０】また従来、メモリバスシステムにおいてメ
モリの動作に不具合が発見された場合、特別な測定装置
であるメモリテスタを用いてメモリバスシステムのタイ
ミング解析を行わなければならず、またその場合でもメ
モリの動作の不具合を再現させるために、メモリテスタ
におけるタイミングを実際のメモリバスシステムのタイ
ミングに合わせ込む必要があり、設備と時間が掛かると
いう問題点があった。

【００１１】

【課題を解決するための手段】この発明は上記のような
問題点を考慮してなされたもので、メモリコントローラ
とメモリとが設けられたメモリバスシステムにおいて、
メモリコントローラとメモリ間の入出力信号のタイミン
グを外部システムにより調整する手段を設けることによ
り、システム動作の安定化を図る。

【００１２】

【発明の実施の形態】（１）メモリコントローラとメモ
リとが設けられたメモリバスシステムにおいて、設定さ
れるタイミングによりメモリコントローラとメモリ間の
入出力信号のタイミングを調整するタイミング調整回路
部と、外部システムから入出力信号のタイミング調整指
示を受けたとき、指示された入出力信号に対するタイミ
ング調整を、タイミング調整回路部を介して設定し、メ
モリのライト、リードを行い、その結果を外部システム
に通知する手段とを備えることにより、メモリコントロ
ーラとメモリ間の入出力信号の最適なタイミングを調査
または設定でき、タイミング設計に手間を掛けることな
く、システム動作の安定化を容易に図ることができる。

【００１３】（２）メモリコントローラとメモリとが設
けられたメモリバスシステムにおいて、設定されるタイ
ミングによりメモリコントローラとメモリ間の入出力信
号のタイミングを調整するタイミング調整回路部と、１
つまたは複数の入出力信号に対し、タイミング調整回路
部に設定するタイミング調整を所定の範囲で変更しなが
ら、メモリのライト、リードを行い、その中で正常に動
作する範囲の中心となるタイミングを最適なタイミング
調整としてタイミング調整回路部に設定する手段とを備
えることにより、メモリコントローラとメモリ間の入出
力信号の最適なタイミングを自動的に設定することが可
能となる。

【００１４】（３）メモリコントローラとメモリとが設
けられたメモリバスシステムにおいて、設定されるタイ
ミングによりメモリコントローラとメモリ間の入出力信
号のタイミングを調整するタイミング調整回路部と、外
部システムから入出力信号のタイミング調整指示を受け
たとき、指示された入出力信号に対するタイミング調整
を、タイミング調整回路部を介して設定し、メモリのラ
イト、リードを行い、その結果を外部システムに通知す
る手段と、１つまたは複数の入出力信号に対し、タイミ
ング調整回路部に設定するタイミング調整を所定の範囲
で変更しながら、メモリのライト、リードを行い、その
中で正常に動作する範囲の中心となるタイミングを最適
なタイミング調整としてタイミング調整回路部に設定す
る手段とを備えることにより、メモリコントローラとメ
モリ間の入出力信号の最適なタイミングを調査または設
定でき、システム動作の安定化を容易に図ることができ
る。また、メモリコントローラとメモリ間の入出力信号
の最適なタイミングを自動的に設定することができる。

【００１５】（４）（２）または（３）記載のメモリバ
スシステムにおいて、最適なタイミングを設定するメモ
リコントローラとメモリ間の入出力信号を外部システム
から選択できる手段を備えることにより、最適なタイミ
ングを設定する処理時間を短縮することができる。

【００１６】（５）（２）、（３）または（４）記載の
メモリバスシステムにおいて、メモリのライト、リード
を行い、正常に動作するタイミング調整範囲が所定の範
囲より小さいとき、外部システムにアラームを通知する
手段を備えることにより、メモリバスシステムの動作が
安定していないことを外部システムに通知することがで
きる。

【００１７】

【実施例】図１に、本発明のメモリバスシステムの構成
ブロック例図を示す。図中、１はメモリバスシステムで
あり、メモリバスシステム１は配下に接続されるメモリ
にライト、リードを行うメモリコントローラ３と、メモ
リコントローラ３とメモリ間の入出力信号のタイミング
を調整するタイミング調整回路部４と、メモリコントロ
ーラ３にタイミング調整回路部４を介して接続される４
つのメモリ５と、メモリコントローラ３およびタイミン
グ調整回路部４を制御する制御部２と、外部システムと
のインタフェースをとる外部インタフェース部６とで構
成されている。

【００１８】また、制御部２は外部システムからのタイ
ミング調整指示を受けタイミング調整回路部４を制御し
てメモリコントローラ３とメモリ５間の入出力信号のタ
イミングを調整するタイミング設定部２１と、所定の条
件時に、１つまたは複数の入出力信号に対して、タイミ
ング調整回路部４に設定するタイミング調整を所定の範
囲で変更しながら、メモリのライト、リードを行い、正
常に動作する範囲の中で最適なタイミングをタイミング
調整回路部４に設定するキャリブレーション部２２と、
キャリブレーション部２２で確認された正常に動作する
タイミング範囲が所定の範囲より小さいとき、外部シス
テムにアラームを通知するアラーム検出部２３とを備え
ている。

【００１９】図２に、タイミング調整回路部の構成例図
を示す。図２（ａ）のタイミング調整回路部４はメモリ
コントローラとメモリ間の全ての入出力信号のタイミン
グを調整できるように、各入出力信号に遅延素子が接続
されている。また、遅延素子は制御部からの制御信号線
が接続され、制御信号によりタイミング調整が行われ
る。

【００２０】また、タイミング調整回路部は図２（ｂ）
に示すように、各入出力信号に対応したレジスタが設け
られ、レジスタにタイミング調整値を設定することでタ
イミング調整が行われる。また、図２（ｃ）に示すよう
にタイミング調整値を０から６まで設定できるように
し、タイミングを早めたり、遅くしたりすることができ
るようにしている。

【００２１】図３に、タイミング設定部の一実施例の処
理フローチャートを示す。以下、このフローにしたがっ
て動作を説明する。なお、この処理は外部システムから
のタイミング調整指示を受けたとき、制御部により起動
される。

【００２２】ステップＳ３０１：外部システムから指示
された信号線に対して指示されたタイミング調整値を設
定する。

【００２３】ステップＳ３０２：メモリコントローラを
制御して、メモリ１に対してライト、リードを行う。

【００２４】ステップＳ３０３：ステップＳ３０２の処
理が正常に動作したかを判定する。正常に動作したなら
ばステップＳ３０４に進み、正常に動作しないならばス
テップＳ３１１に進む。

【００２５】ステップＳ３０４：メモリコントローラを
制御して、メモリ２に対してライト、リードを行う。

【００２６】ステップＳ３０５：ステップＳ３０４の処
理が正常に動作したかを判定する。正常に動作したなら
ばステップＳ３０６に進み、正常に動作しないならばス
テップＳ３１１に進む。

【００２７】ステップＳ３０６：メモリコントローラを
制御して、メモリ３に対してライト、リードを行う。

【００２８】ステップＳ３０７：ステップＳ３０６の処
理が正常に動作したかを判定する。正常に動作したなら
ばステップＳ３０８に進み、正常に動作しないならばス
テップＳ３１１に進む。

【００２９】ステップＳ３０８：メモリコントローラを
制御して、メモリ４に対してライト、リードを行う。

【００３０】ステップＳ３０９：ステップＳ３０８の処
理が正常に動作したかを判定する。正常に動作したなら
ばステップＳ３１０に進み、正常に動作しないならばス
テップＳ３１１に進む。

【００３１】ステップＳ３１０：タイミング設定した状
態で、メモリアクセスが正常に動作したことを外部シス
テムに通知する。そして、処理を終了する。

【００３２】ステップＳ３１１：タイミング設定した状
態で、メモリアクセスが正常に動作しなかったことを外
部システムに通知する。そして、処理を終了する。

【００３３】このような処理を設けることにより、メモ
リバスシステムのメモリコントローラとメモリ間の入出
力信号の最適なタイミングを外部システムから調査また
は設定することができ、タイミング設計に手間を掛ける
ことなく、システム動作の安定したメモリバスシステム
を作ることが可能となる。

【００３４】図４〜図６を参照して、キャリブレーショ
ン部の動作を説明する。図４はキャリブレーション部の
一実施例の処理フローチャート、図５はアクセス可否テ
ーブルの一実施例の構成図（１）、図６はアクセス可否
テーブルの一実施例の構成図（２）である。なお、図
５、図６のアクセス可否テーブルは全ての入出力信号に
対する最適なタイミングを確認するため、タイミング調
整回路部に設定するタイミング設定情報（タイミングを
設定する信号線、そのタイミング調整値、タイミング調
整値を設定後、メモリのライト、リードを行った結果を
示すアクセス結果）を格納するものである。また、この
タイミング設定情報（特に信号線、タイミング調整値）
は固定したものを用意してもよいし、この例のように外
部システムから設定できるようにしてもよい。

【００３５】以下、図４のフローにしたがって動作を説
明する。なお、この処理はメモリシステムを使用するシ
ステムがキャリブレーション指示またはタイミング設定
情報の設定指示をメモリシステムに行ったとき、制御部
によって起動される。

【００３６】ステップＳ４０１：システムからタイミン
グ設定情報の設定指示がされたかを判定する。設定指示
が指示されたならばステップＳ４１８に進み、設定指示
が指示されていないならばステップＳ４０２に進む。

【００３７】ステップＳ４０２：ポインタＰにアクセス
可否テーブルの先頭を設定する。

【００３８】ステップＳ４０３：ポインタＰが指す信号
線に対するタイミング調整値をタイミング調整回路部に
設定する。例えば、ポインタＰが図５の矢印Ａの位置に
あるならば、アドレス信号０の信号線にタイミング調整
値として０（−１５００ｐｓ）が設定される。

【００３９】ステップＳ４０４：メモリコントローラを
制御して、メモリ１に対してライト、リードを行う。

【００４０】ステップＳ４０５：ステップＳ４０４の処
理が正常に動作したかを判定する。正常に動作したなら
ばステップＳ４０６に進み、正常に動作しないならばス
テップＳ４１３に進む。

【００４１】ステップＳ４０６：メモリコントローラを
制御して、メモリ２に対してライト、リードを行う。

【００４２】ステップＳ４０７：ステップＳ４０６の処
理が正常に動作したかを判定する。正常に動作したなら
ばステップＳ４０８に進み、正常に動作しないならばス
テップＳ４１３に進む。

【００４３】ステップＳ４０８：メモリコントローラを
制御して、メモリ３に対してライト、リードを行う。

【００４４】ステップＳ４０９：ステップＳ４０８の処
理が正常に動作したかを判定する。正常に動作したなら
ばステップＳ４１０に進み、正常に動作しないならばス
テップＳ４１３に進む。

【００４５】ステップＳ４１０：メモリコントローラを
制御して、メモリ４に対してライト、リードを行う。

【００４６】ステップＳ４１１：ステップＳ４１０の処
理が正常に動作したかを判定する。正常に動作したなら
ばステップＳ４１２に進み、正常に動作しないならばス
テップＳ４１３に進む。

【００４７】ステップＳ４１２：ポインタＰが指すアク
セス可否テーブルのアクセス結果欄に○を設定する。そ
して、ステップＳ４１４に進む。例えば、ポインタＰが
図５の矢印Ｂ１の位置にあるならば、図５の矢印Ｂ２で
指されるアクセス結果欄に○が設定される。

【００４８】ステップＳ４１３：ポインタＰが指すアク
セス可否テーブルのアクセス結果欄に×を設定する。

【００４９】ステップＳ４１４：ポインタＰが指すアク
セス可否テーブルのタイミング調整値が６かを判定す
る。タイミング調整値が６ならばステップＳ４１５に進
み、タイミング調整値６でないならばステップＳ４１６
に進む。

【００５０】ステップＳ４１５：タイミング調整値０か
ら６の間で正常に動作した中間のタイミング調整値をタ
イミング調整回路部に設定する。例えば、ポインタＰが
図５の矢印Ｃの位置にあるならば、アドレス信号０に対
してタイミング調整値として３が設定される。

【００５１】ステップＳ４１６：ポインタＰを更新す
る。

【００５２】ステップＳ４１７：ポインタＰがアクセス
可否テーブルの最後かを判定する。最後ならば処理を終
了し、最後でないならばステップＳ４０３に戻る。

【００５３】ステップＳ４１８：動作設定指示された情
報をアクセス可否テーブルに設定する。そして、処理を
終了する。

【００５４】なお、図５のアクセス可否テーブルは入出
力信号線の１本ずつに対してタイミングを設定するもの
であるが、図６に示すようなアクセス可否テーブルを作
成する、またはタイミング設定情報の設定指示によりア
クセス可否テーブルを設定することにより、複数の入出
力信号線に対して１度にタイミング設定を行うことが可
能となる。

【００５５】例えば、タイミング設定情報の設定指示に
より、図６のアクセス可否テーブルが設定された後に、
キャリブレーション指示が行われ、ポインタＰが図６の
矢印Ｄの位置にあるならば、アドレス信号０〜１５に対
してタイミング調整値として０が設定される。

【００５６】このように処理することにより、メモリコ
ントローラとメモリ間の入出力信号の最適なタイミング
を自動的に設定することが可能となる。

【００５７】図７に、アラーム検出部の一実施例の処理
フローチャートを示す。以下、このフローにしたがって
アラーム検出部の動作を説明する。なお、この例におい
ては、アラーム検出部はキャリブレーション指示が実行
された後、制御部によって起動されるものとしている。

【００５８】ステップＳ７０１：ポインタＰに、アクセ
ス可否テーブルの先頭を設定する。

【００５９】ステップＳ７０２：ポインタＰが指す信号
線におけるアクセス結果が正常であるタイミング調整値
の最小値と最大値を求める。

【００６０】ステップＳ７０３：（最大値−最小値）が
０より大きいかを判定する。０より大きいならばステッ
プＳ７０５に進み、０より大きくないならばステップＳ
７０４に進む。

【００６１】ステップＳ７０４：外部システムにアラー
ム信号を出力する。そして、処理を終了する。

【００６２】ステップＳ７０５：ポインタＰを信号線が
変わるまで更新する。

【００６３】ステップＳ７０６：ポインタＰがアクセス
可否テーブルの最後かを判定する。最後ならば処理を終
了し、最後でないならばステップＳ７０２に戻る。

【００６４】このように処理することにより、メモリバ
スシステムにおけるタイミング調整範囲が所定の範囲よ
り小さい、つまりメモリバスシステムの動作が安定して
いない状態にあることを外部システムに通知することが
可能となる。

【００６５】図８に、メモリコントローラからメモリへ
の出力信号がメモリに入力されるタイミング図を示す。
図８（ａ）では、メモリ１〜４のクロック信号（ＣＬ
Ｋ）における矢印Ａの取り込みタイミングで、メモリコ
ントローラからメモリへの出力信号がメモリ２〜４の入
力信号として受け取ることができているが、メモリ１の
入力信号として受け取ることができていない。

【００６６】このような場合、本発明によりメモリコン
トローラからメモリへの出力信号のタイミングを矢印Ｂ
で示される分遅れるようにタイミング調整することによ
り、図８（ｂ）で示されるようにメモリコントローラか
らメモリへの出力信号がメモリ１〜４の入力信号として
受け取れるようにすることが可能となる。

【００６７】また、図９にメモリからメモリコントロー
ラへの出力信号がメモリコントローラに入力されるタイ
ミング図を示す。図９（ａ）では、メモリコントローラ
のクロック信号（ＣＬＫ）における矢印Ａの取り込みタ
イミングで、メモリからメモリコントローラへの出力信
号がメモリコントローラ３〜４の入力信号として受け取
ることができているが、メモリコントローラ１〜２の入
力信号として受け取ることができていない。

【００６８】このような場合、本発明によりメモリから
メモリコントローラへの出力信号のタイミングを矢印Ｂ
で示される分遅れるようにタイミング調整することによ
り、図９（ｂ）で示されるようにメモリからメモリコン
トローラへの出力信号がメモリコントローラ１〜４の入
力信号として受け取れるようにすることが可能となる。

【００６９】

【発明の効果】この発明は、上記に説明したような形態
で実施され、以下の効果がある。

【００７０】メモリバスシステムのメモリコントローラ
とメモリ間における入出力信号の最適なタイミングを設
定または調査できるので、入出力信号のタイミング設計
に手間を掛けることなく、システム動作が安定したメモ
リバスシステムを提供することが可能となる。また、メ
モリテスタのような特別な測定装置がなくとも、メモリ
バスシステムのタイミング解析が可能となる。

【図面の簡単な説明】

【図１】 本発明のメモリバスシステムの構成ブロック
例図である。

【図２】 タイミング調整回路部の構成例図である。

【図３】 タイミング設定部の一実施例の処理フローチ
ャートである。

【図４】 キャリブレーション部の一実施例の処理フロ
ーチャートである。

【図５】 アクセス可否テーブルの一実施例の構成図
（１）である。

【図６】 アクセス可否テーブルの一実施例の構成図
（２）である。

【図７】 アラーム検出部の一実施例の処理フローチャ
ートである。

【図８】 メモリコントローラからメモリへの出力信号
がメモリに入力されるタイミング図である。

【図９】 メモリからメモリコントローラへの出力信号
がメモリコントローラに入力されるタイミング図であ
る。

【図１０】 従来のメモリバスシステムの構成ブロック
例図である。

【図１１】 メモリコントローラからメモリへの出力信
号が各メモリに入力されるタイミング図である。

【図１２】 メモリからメモリコントローラへの出力信
号がメモリコントローラに入力されるタイミング図であ
る。

【符号の説明】

１ メモリバスシステム ２ 制御部 ３ メモリコントローラ ４ タイミング調整回路部 ５ メモリ ６ 外部インタフェース部 ２１ タイミング設定部 ２２ キャリブレーション部 ２３ アラーム検出部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 メモリコントローラとメモリとが設けら
   れたメモリバスシステムにおいて、 設定されるタイミングによりメモリコントローラとメモ
   リ間の入出力信号のタイミングを調整するタイミング調
   整回路部と、 外部システムから入出力信号のタイミング調整指示を受
   けたとき、指示された入出力信号に対するタイミング調
   整を、タイミング調整回路部を介して設定し、メモリの
   ライト、リードを行い、その結果を外部システムに通知
   する手段とを備えることを特徴とするメモリバスシステ
   ム。
2. 【請求項２】 メモリコントローラとメモリとが設けら
   れたメモリバスシステムにおいて、 設定されるタイミングによりメモリコントローラとメモ
   リ間の入出力信号のタイミングを調整するタイミング調
   整回路部と、 １つまたは複数の入出力信号に対し、タイミング調整回
   路部に設定するタイミング調整を所定の範囲で変更しな
   がら、メモリのライト、リードを行い、その中で正常に
   動作する範囲の中心となるタイミングを最適なタイミン
   グ調整としてタイミング調整回路部に設定する手段とを
   備えることを特徴とするメモリバスシステム。
3. 【請求項３】 メモリコントローラとメモリとが設けら
   れたメモリバスシステムにおいて、 設定されるタイミングによりメモリコントローラとメモ
   リ間の入出力信号のタイミングを調整するタイミング調
   整回路部と、 外部システムから入出力信号のタイミング調整指示を受
   けたとき、指示された入出力信号に対するタイミング調
   整を、タイミング調整回路部を介して設定し、メモリの
   ライト、リードを行い、その結果を外部システムに通知
   する手段と、 １つまたは複数の入出力信号に対し、タイミング調整回
   路部に設定するタイミング調整を所定の範囲で変更しな
   がら、メモリのライト、リードを行い、その中で正常に
   動作する範囲の中心となるタイミングを最適なタイミン
   グ調整としてタイミング調整回路部に設定する手段とを
   備えることを特徴とするメモリバスシステム。
4. 【請求項４】 請求項２または３記載のメモリバスシス
   テムにおいて、 最適なタイミングを設定するメモリコントローラとメモ
   リ間の入出力信号を外部システムから選択できる手段を
   備えることを特徴とするメモリバスシステム。
5. 【請求項５】 請求項２、３または４記載のメモリバス
   システムにおいて、 メモリのライト、リードを行い、正常に動作するタイミ
   ング調整範囲が所定の範囲より小さいとき、外部システ
   ムにアラームを通知する手段を備えることを特徴とする
   メモリバスシステム。