JP2002229615A - 電流を調整するプログラマブルロジックコントローラ（ｐｌｃ）、その回路及びその方法 - Google Patents

電流を調整するプログラマブルロジックコントローラ（ｐｌｃ）、その回路及びその方法

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JP2002229615A JP2001399033A JP2001399033A JP2002229615A JP 2002229615 A JP2002229615 A JP 2002229615A JP 2001399033 A JP2001399033 A JP 2001399033A JP 2001399033 A JP2001399033 A JP 2001399033A JP 2002229615 A JP2002229615 A JP 2002229615A
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Abstract

(57)【要約】 【課題】 出力電流を大きな範囲にわたり可変にできる
プログラマブルロジックコントローラ（ＰＬＣ）を提供
する。 【解決手段】 単一のＰＬＣ（１０）パッケージにおい
て熱的に消散を減少させる方法は、電界効果トランジス
タ（ＦＥＴ）スイッチ（７４）を含むパルス幅変調電流
調整器（４０）を実現する過程と、ＦＥＴのターンオン
遅延を利用して電流の広い動作範囲を提供する過程とを
含む。ＦＥＴは、デューティサイクルが減少するにつ
れ、ＦＥＴのドレインソース間インピーダンスが出力フ
ィルタ（１０１）の誘導経路で優位を占め、出力フィル
タリングを増加させるように活用することができる固有
ターンオン時間遅延を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、電流調整
器に関し、特にプログラマブルロジックコントローラ
（ＰＬＣ）の電流調整器に関する。
【０００２】
【従来の技術】一般に、ＰＬＣは信号送信及び／又は制
御の目的でアナログ電流調整器出力を利用する。代表的
なＰＬＣにおいては、線形回路の出力段は電力を熱的に
消散し、出力段の負荷装置により引き起こされる電圧降
下を変調することにより電流を調整する。場合によって
は、設計の都合上、単一のＰＬＣパッケージで指定の数
の電流出力が要求されることもある。しかし、電流出力
の数は熱的に消散される電力の量によって限定されてし
まう場合がある。線形回路では、消散される電力は回路
を流れる電流と、回路における電圧降下との積である。
線形回路で消散される電力の量を減少させる周知の方法
の１つは、線形回路に代えてパルス幅変調（ＰＷＭ）回
路を使用する。ＰＷＭ回路では、電流は飽和スイッチを
介してパルス電流となるため、スイッチにおける電圧降
下は低く押さえられ、その結果、回路電流と回路で起こ
る電圧降下との積は小さくなる。しかし、ＰＷＭ調整器
によって電流出力を制御する周知の方法及び装置によれ
ば、８対１の範囲、すなわち、約１５０ｍＡから１２０
０ｍＡの範囲でしか電流出力を可変にすることができな
い。
【０００３】
【発明が解決しようとする課題】従って、消散する電力
が線形回路の消散電力より少なく且つ出力電流を８対１
より大きい範囲にわたり可変にすることができるような
ＰＬＣのＰＷＭ電力出力回路を提供することが望ましい
であろう。
【０００４】
【課題を解決するための手段】電流調整器は、比較器
と、電界効果トランジスタ（ＦＥＴ）スイッチとを含む
駆動回路を含む。駆動回路は、帰還増幅器に接続する出
力回路に接続している。帰還増幅器は、駆動回路に接続
する誤差増幅器回路に接続している。比較器の出力がＦ
ＥＴのスイッチオフ時間とスイッチオン時間との比を確
定するため、スイッチデューティサイクルは比較器のオ
フ時間とオン時間との比として定義される。ＦＥＴは、
デューティサイクルが減少するにつれ、ＦＥＴのドレイ
ン・ソース間インピーダンスが出力フィルタの誘導経路
で優位を占め、出力フィルタリングを増加させるように
活用することができる固有ターンオン時間遅延を有す
る。従って、出力フィルタリングの動的増加は出力の大
きさに比例して出力リプルを減少させ、その結果、０に
近い出力レベルに至るまで相対的に一貫した信号対雑音
比を維持することができる。それにより、電流調整器の
閉ループ制御が安定した状態を保つ範囲は周知の回路と
比較して拡大される。
【０００５】
【発明の実施の形態】図１は、中央処理装置（ＣＰＵ）
１２と、ランダムアクセスメモリ（ＲＡＭ）１４と、読
み取り専用メモリ（ＲＯＭ）１６と、バスインタフェー
ス１８と、入出力（Ｉ／Ｏ）モジュール２０とを含むＰ
ＬＣ１０のブロック線図である。Ｉ／Ｏモジュール２０
は少なくとも１つのＩ／Ｏ装置２２に接続している。別
の実施例では、バスインタフェース１８は追加Ｉ／Ｏモ
ジュール、例えば、モータにインタフェースするＩ／Ｏ
モジュール又は複数の装置から様々な入力信号を受信す
る入出力モジュール、すなわち、スイッチ（図示せず）
に接続している。追加Ｉ／ＯモジュールはＰＬＣ１０の
内部にあっても良いし、あるいは外部に設けられていて
も良い。更に、Ｉ／Ｏモジュール２０もＰＬＣ１０の外
部にあって良い。
【０００６】ユーザプログラムはＲＡＭ１４に格納され
ている。ユーザプログラムは、少なくとも一部でモジュ
ール２０からの入力に基づいて適切な出力が生成される
ようにＣＰＵ１２の動作を制御する。モジュール２０
は、電流調整出力を発生する電流調整器回路（図１には
図示せず）を含む。以下に説明する通り、様々に異なる
電流需要を有する多様なＩ／Ｏ装置と共に１つの電流調
整器を利用できるように、電流調整器は広範囲にわたる
出力を提供する。
【０００７】図２は、Ｉ／Ｏモジュール２０（図１に示
す）の電流調整器４０のトップレベル概略図である。電
流調整器４０は、帰還増幅器回路４６に接続している出
力回路４４に接続する駆動回路４２を含む。デジタル／
アナログ（ＤＡＣ）変換器４８及び帰還増幅器回路４６
は誤差増幅器回路５０に接続し、誤差増幅器回路５０は
駆動回路４２に接続している。ＤＡＣ変換器４８はバス
インタフェース１８（図１に示す）にも接続している。
以下に更に詳細に説明するが、帰還増幅器回路４６は、
帰還信号を出力回路４４に加わる電気的負荷の誤差増幅
器回路５０に供給する。誤差増幅器回路５０はこの帰還
信号を受信し、それをＤＡＣ変換器４８により発生され
る基準信号と比較する。比較に基づき、Ｉ／Ｏモジュー
ル２０に広範囲にわたる電流を供給するように駆動回路
４２のデューティサイクルが調整される。
【０００８】図３は、電流調整器４０（図２に示す）の
一実施例の詳細な図である。尚、図中、図２と同じ素子
には同じ図中符号が付されている。駆動回路４２は、抵
抗器６２の第１のリードに接続する出力端子を含む比較
器６０を含む。抵抗器６２の第２のリードはpnpトラン
ジスタ６４のベースに接続している。トランジスタ６４
のエミッタは抵抗器６６の第１のリードに接続してい
る。抵抗器６６の第２のリードはトランジスタ６４のベ
ースに接続している。トランジスタ６４のコレクタは、
抵抗器７０の第１のリードに接続するノード６８に接続
している。抵抗器７０の第２のリードは１５ボルト電源
７２に接続している。トランジスタ６４のコレクタはノ
ード６８を介して電界効果トランジスタ（ＦＥＴ）スイ
ッチ７４のゲートにも接続している。トランジスタ６４
のエミッタは、コンデンサ７８によってフィルタリング
される公称２４ボルト電源７６にも接続している。電源
７６はＦＥＴ７６のソースリードに接続している。
【０００９】駆動回路４２はＦＥＴ７４のドレインリー
ドを介して出力回路４４に接続している。出力回路４４
はインダクタ８０を含み、インダクタ８０の第１のリー
ドはノード８２でＦＥＴ７４のドレインに接続してい
る。ノード８２はフライバックダイオード８４の陰極リ
ードにも接続し、制動抵抗器８６の第１のリードはノー
ド８２でＦＥＴ７４のドレインに接続している。フライ
バックダイオード８４の陽極リードはノード８８で制動
抵抗器８６の第２のリードに接続し、ノード８８は接地
点に接続している。フライバックダイオード８４は、Ｆ
ＥＴ７４が開成しているときに出力回路４４の電流経路
を形成する。出力回路４４は、第１のリードがインダク
タ８０の第２のリードに接続する制動抵抗器９０を更に
含む。抵抗器９０の第２のリードは、フィルタリングコ
ンデンサ９６の第１のリードと、センス抵抗器９８の第
１のリードと、帰還増幅器１００の第１の入力端子とに
接続するノード９４に接続している。インダクタ８０、
フライバックダイオード８４、制動抵抗器８６、抵抗器
９０及びコンデンサ９６は電気的に接続されて、出力フ
ィルタ１０１を形成する。センス抵抗器９８の第２のリ
ードは、帰還増幅器１００の第２の入力端子と、ある範
囲の電気的負荷を受け入れるために利用可能である負荷
端子１０４とに接続するノード１０２に接続している。
【００１０】帰還増幅器１００の出力端子は抵抗器１０
６を介して誤差増幅器回路５０に接続している。出力端
子は抵抗器１０６の第１のリードに接続している。抵抗
器１０６の第２のリードは誤差増幅器１０８の第１の入
力端子に接続している。誤差増幅器１０８の第２の入力
端子は、コンデンサ１１２の第１のリードを抵抗器１１
４の第１のリードに接続するノード１１０に接続してい
る。コンデンサ１１２の第２のリードは接地点に接続し
ている。抵抗器１１４の第２のリードはＤＡＣ変換器４
８に接続している。誤差増幅器１０８の出力端子は、コ
ンデンサ１１８の第１のリードに接続するノード１１６
に接続している。コンデンサ１１８の第２のリードは、
抵抗器１０６と誤差増幅器１０８の第１の入力端子との
間のノード１２０に接続している。第１の入力端子及び
出力端子はコンデンサ１２０及び抵抗器１０６と共に積
分器回路１２２を形成している。ノード１１６は比較器
６０の第１の入力端子にも接続している。比較器６０の
第２の入力端子は、固定周波数三角波を伴う第２の入力
を発生、供給するモノリシックタイミング回路１２４に
接続している。
【００１１】電流調整器４０の動作中、ノード８２でパ
ルススイッチ電流が供給される。インダクタ８０と、制
動抵抗器９０と、フィルタリングコンデンサ９６とは電
気的に接続されて、負荷端子１０４に至るパルススイッ
チ電流を平滑化するための低域フィルタを形成してい
る。端子１０４の装荷中、センス抵抗器９８の両端電圧
は負荷端子１０４における電流引き込みに比例する。端
子１０４における装荷は２００μＡ未満から４０ｍＡを
越えるまでに変化し、その比は２００対１を上回る。セ
ンス抵抗器９８の電流は、利得が１の作動増幅器である
増幅器１００の入力である。増幅器１００はセンス抵抗
器９８の電圧差に等しい出力電圧を発生する。この出力
電圧は帰還信号であり、帰還信号に対する基準として使
用されるＤＡＣ変換器４８からのデジタル／アナログ変
換器電圧と共に誤差増幅器１０８に印加される。基準信
号としてＤＡＣ電圧が使用されるため、ＤＡＣ電圧出力
は電流調整器４０の電流出力レベルを確定する。ＤＡＣ
電圧の段階変化が誤差増幅器１０８の出力における段階
変化を発生させないように、抵抗器１１４とコンデンサ
１１２はＤＡＣ電圧をフィルタリングする。更に、積分
回路１２２は高い直流誤差利得を提供する。
【００１２】誤差増幅器１０８の出力は指令信号として
利用され、この指令信号を固定周波数三角波と比較する
比較器６０に印加される。指令信号が三角波の範囲内で
上下動するにつれ、それに従ってＦＥＴスイッチ７４の
デューティサイクルが修正される。比較器６０の出力が
ＦＥＴ７４のスイッチオフ時間とスイッチオン時間との
比を確定するので、スイッチのデューティサイクルは比
較器６０のオフ時間とオン時間との比として定義され
る。以下に説明するように、ＦＥＴ７４は、デューティ
サイクルが減少するにつれて、ＦＥＴ７４のドレイン・
ソース間インピーダンスが出力フィルタ１０１の誘導経
路で優位を占めて、出力フィルタリングを増加させるよ
うに活用することができる固有ターンオン時間遅延を有
する。従って、出力フィルタリングの動的増加によって
出力ニプルは出力の大きさに比例して減少し、その結
果、０に近い出力レベルに至るまで相対的に一貫した信
号対雑音比を維持することができる。そのため、電流調
整器４０が安定した状態を保つ範囲は周知の回路に比べ
て拡大される。
【００１３】非常に低いデューティサイクルにおいては
ＦＥＴ７４が完全にはターンオンしないように、駆動回
路４２は比較器６０の出力端子及びＦＥＴ７４にインタ
フェースしている。ＦＥＴ７４を完全にはターンオンオ
ンさせないことによって、ＦＥＴを流れる電流は更に妨
害されるため、とりうる負荷電流の値の範囲はＦＥＴ７
４を完全にターンオンさせた場合と比べて拡大する。pn
pトランジスタ６４がターンオンすると、ＦＥＴ７４の
ソースからの電圧がＦＥＴ７４のゲートに印加され、そ
の結果、ＦＥＴ７４のゲートがターンオフする。ＦＥＴ
７４のソースからトランジスタ６４を介してＦＥＴ７４
のゲートに至る経路にはほとんどインピーダンスが存在
しないので、ＦＥＴ７４のゲートは相対的に急速に充電
し、それにより、ＦＥＴ７４は急速にスイッチオフす
る。
【００１４】pnpトランジスタ６４がターンオフする
と、ＦＥＴ７４のソースはＦＥＴ７４のゲートから遮断
され、ゲートは抵抗器７０を介して１５ボルト電源７２
へ放電する。ＦＥＴ７４のゲートキャパシタンスの典型
的な値は、ターンオンとほぼ瞬間的なターンオフの間に
０．３μｓの時定数を発生させる３０ピコファラドであ
る。デューティサイクルが１％であるとき、比較器６０
の出力は０．２μｓだけスイッチングし、ターンオン時
定数は０．３μｓであるため、ＦＥＴ７４がターンオフ
する前にゲート電荷を上回ることがなく、従って、出力
回路４４に向かう電流の流れが妨害されることから、Ｆ
ＥＴ７４は完全にはターンオンしない。そこで、電流調
整器４０は、デューティサイクルが非常に低い場合にパ
ルス幅変調とＦＥＴ７４の固有ターンオン遅延を利用し
て、駆動回路４２を周知の回路より広い範囲の電流を提
供する線形駆動回路のように動作させる。
【００１５】更に、電流は飽和スイッチを介してパルス
電流となり、デューティサイクルが非常に低い場合を除
いてスイッチがオンである時間の長さを変調することに
よって調整されるので、スイッチの両端における電圧降
下は低く、熱的に消散される電力は線形出力段の場合よ
り少ない。従って、電流調整器４０は単一のＰＬＣパッ
ケージにおける熱的に消散を減少させると共に、電流の
広い動作範囲を提供する。
【００１６】本発明はＦＥＴの理想的とは言えないスイ
ッチング特性を利用して、単一のＰＬＣパッケージにお
いてパルス幅変調電流調整器から電流の広い動作範囲を
得る。従って、負荷端子１０４には２００μＡ未満から
４０ｍＡを越えるまでの電流引き込みを装荷することが
でき、その比は２００対１を越える。更に、先に説明し
た通り、スイッチの両端の電圧降下は低く保たれるた
め、熱的に消散される電力は線形出力段の場合より少な
い。
【００１７】本発明を様々な特定の実施例に関して説明
したが、特許制窮の範囲の趣旨の中で本発明を変形を伴
って実施できることは当業者には認識されるであろう。
【図面の簡単な説明】
【図１】 ＰＬＣのブロック線図。
【図２】 図１に示すＩ／Ｏモジュールの電流調整器の
トップレベル概略図。
【図３】 図２に示す電流調整器の詳細な図。
【符号の説明】
１０・・・プログラマブルロジックコントローラ（ＰＬ
Ｃ）、１２・・・中央処理装置（ＣＰＵ）、１４・・・ランダ
ムアクセスメモリ（ＲＡＭ）、１８・・・バスインタフェ
ース、２０・・・入出力（Ｉ／Ｏ）モジュール、４０・・・電
流調整器、４２・・・駆動回路、４４・・・出力回路、４６・・
・帰還増幅器回路、４８・・・デジタル／アナログ変換器
（ＤＡＣ）、５０・・・誤差増幅器回路、６０・・・比較器、
７４・・・電界効果トランジスタ（ＦＥＴ）、１００・・・帰
還増幅器、１０１・・・出力フィルタ、１０４・・・負荷端
子、１２４・・・モノリシックタイミング回路
フロントページの続き (72)発明者 ロナルド・イー・ガレイス アメリカ合衆国、バージニア州、シャーロ ッツビル、ブライトフィールド・プレイ ス、1625番 (72)発明者 ドナルド・エー・ゲーツ アメリカ合衆国、バージニア州、ケンツ・ ストーア、ボックス・1285、ルート・２番 (72)発明者 エドウィン・エム・サーノー アメリカ合衆国、バージニア州、マクガー ヘイズビル、レッド・シダー・レーン、 12343番 Ｆターム(参考） 5H220 CC03 CX05 JJ07 5H410 BB05 CC02 DD02 DD09 EA11 EB09 EB16 EB37 FF05 FF25 GG03 HH02

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 単一のＰＬＣ（１０）パッケージにおけ
    る熱的に消散を減少させる方法において、 電界効果トランジスタスイッチ（ＦＥＴ）（７４）を含
    むパルス幅変調（ＰＷＭ）電流調整器を実現する過程
    と、 前記ＦＥＴのターンオン遅延を利用して電流の広い動作
    範囲を提供する過程とから成る方法。
  2. 【請求項２】 前記ＰＷＭ電流調整器を実現する過程
    は、帰還制御ループを含むＰＷＭ電流調整器を実現する
    過程を更に含む請求項１記載の方法。
  3. 【請求項３】 ほぼ０に近い出力レベルに至るまで相対
    的に一貫した雑音対信号比を維持する過程を更に含む請
    求項１記載の方法。
  4. 【請求項４】 前記ターンオン遅延を利用する過程は、
    前記ＦＥＴ（７４）のターンオン遅延を利用して１０対
    １より大きい電流の動作範囲を提供する過程を更に含む
    請求項１記載の方法。
  5. 【請求項５】 前記ターンオン遅延を利用する過程は、
    前記ＦＥＴ（７４）のターンオン遅延を利用して１００
    対１より大きい電流の動作範囲を提供する過程を更に含
    む請求項１記載の方法。
  6. 【請求項６】 前記ターンオン遅延を利用する過程は、
    前記ＦＥＴ（７４）のターンオン遅延を利用して２００
    対１より大きい電流の動作範囲を提供する過程を更に含
    む請求項１記載の方法。
  7. 【請求項７】 前記ターンオン遅延を利用する過程は、
    前記ＰＷＭのデューティサイクルを減少させる過程を更
    に含む請求項１記載の方法。
  8. 【請求項８】 前記ＦＥＴ（７４）を利用して出力フィ
    ルタ（１０１）の誘導経路で優位を占める過程を更に含
    む請求項１記載の方法。
  9. 【請求項９】 前記ＦＥＴ（７４）を利用する過程は、
    前記ＦＥＴのソースとドレインとの間のインピーダンス
    が前記出力フィルタ（１０１）の誘導経路で優位を占め
    るように前記ＦＥＴのソースとドレインとの間のインピ
    ーダンスを変化させる過程を更に含む請求項８記載の方
    法。
  10. 【請求項１０】 前記ターンオン遅延を利用する過程
    は、 三角波基準信号を指令信号と比較する過程と、 前記比較に応答してデューティサイクルを減少させる過
    程とを更に含む請求項１記載の方法。
  11. 【請求項１１】 単一のＰＬＣ（１０）パッケージにお
    ける熱的に消散を減少させる回路において、 ドレイン及びゲートを含む電界効果トランジスタ（ＦＥ
    Ｔ）（７４）を具備する駆動回路（４２）と、 前記ドレインに接続し、負荷端子（１０４）を含む出力
    回路（４４）と、 前記出力回路に接続する帰還増幅器（１００）と、 前記帰還増幅器と、前記ゲートとに接続する誤差増幅器
    回路（５０）とを具備する回路。
  12. 【請求項１２】 前記駆動回路（４２）は、第１の入力
    端子と、第２の入力端子と、前記ＦＥＴ（７４）の前記
    ゲートに接続する出力端子とを含む比較器（６０）を更
    に具備し、前記比較器は前記第１の入力端子に印加され
    る指令信号と、前記第２の入力端子に印加される三角波
    とに応答して前記ＦＥＴのデューティサイクルを調整す
    るように構成されている請求項１１記載の回路。
  13. 【請求項１３】 前記駆動回路（４２）は前記負荷端子
    （１０４）におけるほぼ０に近い出力レベルに至るまで
    相対的に一貫した雑音対信号比を維持するように構成さ
    れている請求項１１記載の回路。
  14. 【請求項１４】 前記駆動回路（４２）は前記ＦＥＴ
    （７４）のターンオン遅延を利用して、１０対１より大
    きい電流の動作範囲を提供するように構成されている請
    求項１１記載の回路。
  15. 【請求項１５】 前記駆動回路（４２）は前記ＦＥＴ
    （７４）のターンオン遅延を利用して、１００対１より
    大きい電流の動作範囲を提供するように構成されている
    請求項１１記載の回路。
  16. 【請求項１６】 前記駆動回路（４２）は前記ＦＥＴ
    （７４）のターンオン遅延を利用して、２００対１より
    大きい電流の動作範囲を提供するように構成されている
    請求項１１記載の回路。
  17. 【請求項１７】 前記駆動回路（４２）に三角波を提供
    するように構成されたタイミング回路を更に具備する請
    求項１１記載の回路。
  18. 【請求項１８】 前記タイミング回路はモノリシックタ
    イミング回路（１２４）である請求項１７記載の回路。
  19. 【請求項１９】 前記駆動回路（４２）は、 三角波基準信号を指令信号と比較し、 前記比較に応答してデューティサイクルを調整するよう
    に構成されている請求項１１記載の回路。
  20. 【請求項２０】 ＣＰＵ（１２）と、 前記ＣＰＵに動作結合されたバスインタフェース（１
    ８）と、 前記バスインタフェースに動作結合された少なくとも１
    つのメモリユニット（１４）と、 前記バスインタフェースに動作結合された少なくとも１
    つのＩ／Ｏモジュール（２０）と、 前記Ｉ／Ｏモジュールに動作結合された電流調整器（４
    ０）であって、 ドレイン及びゲートを含む電界効果トランジスタ（ＦＥ
    Ｔ）を具備する駆動回路（４２）と、 前記ドレインに接続し、負荷端子（１０４）を含む出力
    回路（４４）と、 前記出力回路に接続する帰還増幅器（１００）と、 前記帰還増幅器と、前記ゲートとに接続する誤差増幅器
    回路（５０）とを具備する電流調整器とを具備するＰＬ
    Ｃ（１０）。
  21. 【請求項２１】 前記駆動回路（４２）は、第１の入力
    端子と、第２の入力端子と、前記ＦＥＴ（７４）の前記
    ゲートに接続する出力端子とを含む比較器（６０）を更
    に具備し、前記比較器は前記第１の入力端子に印加され
    る指令信号と、前記第２の入力端子に印加される三角波
    とに応答して前記ＦＥＴのデューティサイクルを調整す
    るように構成されている請求項２０記載のＰＬＣ（１
    ０）。
  22. 【請求項２２】 前記駆動回路（４２）は前記負荷端子
    （１０４）におけるほぼ０に近い出力レベルに至るまで
    相対的に一貫した雑音対信号比を維持するように構成さ
    れている請求項２０記載のＰＬＣ（１０）。
  23. 【請求項２３】 前記駆動回路（４２）は前記ＦＥＴ
    （７４）のターンオン遅延を利用して、１０対１より大
    きい電流の動作範囲を提供するように構成されている請
    求項２０記載のＰＬＣ（１０）。
  24. 【請求項２４】 前記駆動回路（４２）は前記ＦＥＴ
    （７４）のターンオン遅延を利用して、１００対１より
    大きい電流の動作範囲を提供するように構成されている
    請求項２０記載のＰＬＣ（１０）。
  25. 【請求項２５】 前記駆動回路（４２）は前記ＦＥＴ
    （７４）のターンオン遅延を利用して、２００対１より
    大きい電流の動作範囲を提供するように構成されている
    請求項２０記載のＰＬＣ（１０）。
  26. 【請求項２６】 前記電流調整器（４０）は、前記駆動
    回路（４２）に三角波を提供するように構成されたタイ
    ミング回路を更に具備する請求項２０記載のＰＬＣ（１
    ０）。
  27. 【請求項２７】 前記タイミング回路はモノリシックタ
    イミング回路（１２４）である請求項２６記載のＰＬＣ
    （１０）。
  28. 【請求項２８】 前記駆動回路（４２）は、 三角波基準信号を指令信号と比較し、且つ前記比較に応
    答してデューティサイクルを調整するように構成されて
    いる請求項２０記載のＰＬＣ（１０）。
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