JP2002208853A - タイマ機能を使用したシリアル入出力装置 - Google Patents

Abstract

(57)【要約】 【課題】 従来のタイマ機能とシリアルＩ／Ｏは別々に
構成され、その機能を連結させるにはＣＰＵとソフトウ
ェアによって行なわなければならない。汎用のマイコン
では、素子数を減らしてチップレイアウト面積を削減
し、コストを下げる必要があり、レジスタ、比較回路を
極力減らすことが課題となっていた。 【解決手段】 ベースタイマの出力を処理するアウトプ
ットコンペアレジスタの入力側にベースタイマの出力と
シリアルＩ／Ｏ受信レジスタからのアドレスデータとを
切り替えるスイッチを設け、シリアル受信時にシリアル
Ｉ／Ｏ受信レジスタからのアドレスデータをタイマのア
ウトプットコンペアレジスタに与えるように構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体素子に用い
るタイマ機能の回路の一部をシリアル入出力装置（以
下、シリアルＩ／Ｏとする）の回路としても併用できる
ようにしたタイマ機能を使用したシリアル入出力装置に
関するものである。

【０００２】

【従来の技術】従来タイマ機能とシリアルＩ／Ｏは別々
の機能であった。図７は従来のタイマ機能を行う回路構
成を示すものである。図７において、２０はベースタイ
マであり、２１はアウトプットコンペアレジスタであ
る。図８は従来のアウトプットコンペアレジスタ２１の
構成を示すものである。図８において、１はアウトプッ
トコンペアラッチ回路、２は一致回路、３はＡＮＤ回路
である。

【０００３】アウトプットコンペアレジスタ２１内のア
ウトプットコンペアラッチ回路１のビットｉとベースタ
イマ２０のビットｉの一致を一致回路２で検出する。各
一致回路２で検出されたビットはＡＮＤ回路３に与えら
れ、全てのビットの値が一致したときに一致信号を生成
し、その後、割り込みを発生させるなどの処理を行うよ
うになっている。

【０００４】図９はアドレス比較回路を持つ従来のシリ
アルＩ／Ｏを示すものである。図９において、２２はシ
リアルＩ／Ｏ受信レジスタ、２３はシリアルＩ／Ｏ受信
バッファ、２４は受信データ比較レジスタ、２５は比較
回路である。図１０は比較回路２５の構成を示すもので
ある。図１０において、２４は受信データ比較レジス
タ、５は一致回路、６はＡＮＤ回路である。

【０００５】比較回路２５において、シリアルＩ／Ｏ受
信バッファ２３のビットｉと受信データ比較レジスタ２
４のビットｉの一致を一致回路５で検出する。各一致回
路５の検出ビットはＡＮＤ回路６に与えられ、全てのビ
ットの値が一致した場合には一致信号を生成するように
なっている。

【０００６】

【発明が解決しようとする課題】従来のタイマ機能とシ
リアルＩ／Ｏは以上のように別々に構成されているの
で、その機能を連結させるにはＣＰＵ（中央演算処理装
置）とソフトウェアによって行なわなければならなかっ
た。近年処理能力の向上要求によって、タイマ機能とシ
リアルＩ／Ｏを融合させた新しい周辺機能も考えられる
ようになってきた。一方、シリアルＩ／Ｏには様々なプ
ロトコルが存在し、複数のデバイス間で通信を行う場
合、しばしば、それぞれのデバイスにアドレスもしくは
デバイスコードを割り付けて行っている。すなわち、マ
スタとなるデバイス側から最初に通信相手となるデバイ
スのアドレスもしくはデバイスコードを通信すること
で、並列に接続されている複数のデバイスの中から特定
のデバイスと通信するという方法を用いている。しかし
ながら、この場合通信を行うデバイスのシリアルＩ／Ｏ
には、受信データと予め設定された自らのアドレスを設
定したレジスタとの比較を行うための回路を内蔵する必
要がある。また、複数のアドレスを割り振る場合には、
さらに複数のレジスタと比較回路が必要となる。汎用の
マイクロコンピュータでは、できるだけ素子数を減らし
てチップレイアウト面積を削減し、コストを下げる必要
がある。したがって、これらのレジスタ、比較回路を極
力減らすことが課題となっていた。

【０００７】この発明は上記のような課題を解決するた
めになされたもので、タイマ機能とシリアルＩ／Ｏの処
理機能が併用することができる簡素化した回路配置を提
供するタイマ機能を使用したシリアル入出力装置を得る
ことを目的とする。

【０００８】

【課題を解決しようとする手段】この発明に係るタイマ
機能を使用したシリアル入出力装置は、ベースタイマの
出力を処理するアウトプットコンペアレジスタの入力側
にベースタイマの出力とシリアルＩ／Ｏ受信レジスタか
らのアドレスデータとを切り替えるスイッチを設け、シ
リアル受信時にスイッチによりベースタイマの出力の代
わりにシリアルＩ／Ｏ受信レジスタからのアドレスデー
タをアウトプットコンペアレジスタに与えるようにした
ものである。

【０００９】この発明に係るタイマ機能を使用したシリ
アル入出力装置は、アウトプットコンペアレジスタを構
成する一致回路とＡＮＤ回路の間に設けられ、シリアル
受信時に一致回路の出力に対し特定のビットの比較を無
効にするマスク機能を持つ論理積回路を備えたものであ
る。

【００１０】この発明に係るタイマ機能を使用したシリ
アル入出力装置は、シリアル受信時に、アウトプットコ
ンペアレジスタの一致信号をシリアル受信のイネーブル
信号に直接接続することにより、アドレスが一致した場
合には受信を継続し、アドレスが一致しない場合には受
信を中止するようにしたものである。

【００１１】この発明に係るタイマ機能を使用したシリ
アル入出力装置は、ベースタイマの出力を処理するイン
プットキャプチャからのキャプチャ信号とシリアルＩ／
Ｏ送信バッファへの書き込み信号とを切り替える選択ス
イッチをインプットキャプチャとシリアルＩ／Ｏ送信バ
ッファの間に設け、書き込み信号が選択された時にはプ
ログラムによる書き込みによって送信データをセット
し、キャプチャ信号が選択された時にはキャプチャした
データをシリアルＩ／Ｏ送信レジスタに自動的に書き込
み送信するものである。

【００１２】この発明に係るタイマ機能を使用したシリ
アル入出力装置は、キャプチャ信号が選択された時に、
必要に応じてキャプチャした値を反転させてシリアルＩ
／Ｏ送信レジスタに書き込むための反転回路を選択スイ
ッチとラッチ回路の間に設けたものである。

【００１３】この発明に係るタイマ機能を使用したシリ
アル入出力装置は、キャプチャ信号が選択された時に、
キャプチャした値の上位側の値と下位側の値を逆にして
シリアルＩ／Ｏ送信レジスタに書き込む手段を設けたも
のである。

【００１４】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１および図２により、実施の形態１に
ついて説明する。図１はこの発明の実施の形態１に係る
タイマ機能を使用したシリアルＩ／Ｏの構成を示すブロ
ック図である。図において、２０はベースタイマ、２１
はアウトプットコンペアレジスタ、２２はシリアルＩ／
Ｏ受信レジスタ、２３はシリアルＩ／Ｏ受信バッファで
ある。アウトプットコンペアレジスタ２１には、ベース
タイマ２０からの信号とシリアルＩ／Ｏ受信バッファ２
３からの信号の両方が入力され、一致信号を得るように
なっている。

【００１５】図２は、図１におけるアウトプットコンペ
アレジスタ２１の構成を示す回路であり、１はアウトプ
ットコンペアラッチ回路、２は一致回路で、アウトプッ
トコンペアラッチ回路１の出力とスイッチ７の出力とを
比較するものである。３はＡＮＤ回路で、一致回路２の
全ビットの論理和を一致信号として出力するものであ
る。７は一致回路の入力を切り替えるスイッチである。
図において、アウトプットコンペアレジスタ２１として
通常使用する場合には、スイッチ７は下側（ベースタイ
マ２０のビットｉ）に接続される。この時の動作は従来
の場合と同じである。一方、シリアル受信したデータの
一致比較を行う場合には、スイッチ７は上側（シリアル
Ｉ／Ｏ受信バッファ２３のビットｉ）に接続される。し
たがって受信されたデータとアウトプットコンペアラッ
チ回路１の出力内容を一致回路２により比較し、一致し
た場合にはＡＮＤ回路３によって一致信号を生成する。

【００１６】以上のように、この実施の形態１によれ
ば、論理和を取る構成は１つに集約でき、従来の図９お
よび図１０の構成の２つの回路を併用することが可能と
なる。したがって、それぞれ専用にレジスタを配置する
必要がなくなり、しかも、配線的にもそれぞれのビット
にスイッチ７を１個追加するだけで良く、レイアウト面
積を削減でき、結果としてコストの削減が可能になる効
果を有する。

【００１７】実施の形態２．図３は本発明の実施の形態
２に係るアウトプットコンペアレジスタの構成を示す回
路である。図において、１はアウトプットコンペアラッ
チ回路、２は一致回路で、アウトプットコンペアラッチ
回路１の出力とスイッチ７の出力とを比較するためのも
のである。８はマスクレジスタ（図示せず）のビットｉ
と一致回路２の出力との論理積回路である。３は各論理
積回路８の全ビットの論理和を出力するＡＮＤ回路で、
この出力が一致信号となる。シリアル受信時のデータの
比較回路として動作する場合には、特定のビットの比較
を無効にするマスク機能を持たせている。これはアドレ
スの内の例えば上位４ビットのみが一致していれば良い
とする場合などで、それ以外のビットが一致していなく
ても、一致信号を生成するようにしたものである。も
し、マスクレジスタのビット値が「１」であれば、シリ
アルＩ／Ｏ受信レジスタ２２の該当ビットの値が何であ
ろうと論理積回路８の出力は「１」となり、一致したも
のとみなされるように動作する。

【００１８】従来のシリアル受信時のアドレスデータの
比較回路には、特定のビットの比較を無効にするマスク
機能があるが、実施の形態２によれば、そのマスク機能
をアウトプットコンペアレジスタ２１にも持たせること
で、同等の機能を実現する効果を有する。

【００１９】実施の形態３．上記実施の形態１および実
施の形態２において、一致信号を発生させている。実施
の形態３では、この一致信号を、シリアル受信のイネー
ブル信号に直接接続することにより、一致しない場合の
強制受信停止手段を設ける。これにより、一致信号によ
って割り込みを発生させ、プログラムによって、受信を
継続させるか、中止するかを決定することが可能とな
る。

【００２０】実施の形態３によれば、アドレスが一致し
た場合には当該素子への通信とみなし受信を継続させ、
アドレスが一致しない場合には受信を中止するようにで
き、アウトプットコンペアレジスタ２１の出力を基に、
自動的に受信を中止する機能を持たせることで、ソフト
ウェアによる負荷を削減できる効果を有する。

【００２１】実施の形態４．図４はこの発明の実施の形
態４に係るタイマ機能を使用したシリアルＩ／Ｏの構成
を示すブロック図である。実施の形態１乃至３では、ア
ウトプットコンペアレジスタについて述べた。しかし、
この適用はインプットキャプチャでも可能であり、図４
はそのブロック回路を示したものである。図において、
２０はベースタイマ、２６はインプットキャプチャ、２
７はシリアルＩ／Ｏ送信バッファ、２８はシリアルＩ／
Ｏ送信レジスタである。シリアルＩ／Ｏ送信バッファ２
７にはインプットキャプチャ２６からのデータがつなが
っており、キャプチャ動作によって、シリアルＩ／Ｏ送
信バッファ２７に書き込まれ、自動的に送信されるよう
になっている。

【００２２】図５はこの発明の実施の形態４に係るシリ
アルＩ／Ｏ送信バッファ２７の構成を示す。図におい
て、９はインプットキャプチャ２６の出力側とシリアル
Ｉ／Ｏ送信バッファ２７の入力側の間に接続されたスイ
ッチであり、上下のスイッチは共に連動する。１０はシ
リアルＩ／Ｏ送信バッファ２７のラッチ回路である。Ｄ
入力がデータ入力、Ｔ入力が書き込みタイミング信号、
ＱがシリアルＩ／Ｏ送信レジスタ２８への出力である。

【００２３】スイッチ９は通常上側（データバスのビッ
トｉ、シリアルＩ／Ｏ送信バッファ２７の書き込み信
号）につながっており、書き込み信号によりプログラム
による書き込みが行われ、送信データをセットする。次
に、スイッチ９を下側（インプットキャプチャ２６のビ
ットｉ、インプットキャプチャ一致信号）に接続する
と、インプットキャプチャ２６からキャプチャ信号がラ
ッチ回路１０に入り、キャプチャしたデータをシリアル
Ｉ／Ｏ送信レジスタ２８に自動的に書き込み、送信する
ことができる。

【００２４】実施の形態４によれば、タイマのインプッ
トキャプチャ２６を使用してベースタイマのキャプチャ
した値を自動的にシリアルＩ／Ｏ送信レジスタ２８に書
き込み、送信を開始するようにしたので、従来ソフトウ
ェアで行っていたインプットキャプチャによる割り込み
処理が省け、キャプチャによる自動送信が可能になり、
その分ソフトウェアによる負荷を軽減する効果を有す
る。

【００２５】実施の形態５．図６はこの発明の実施の形
態５に係るシリアルＩ／Ｏ送信バッファの他の構成を示
すもので、実施の形態４の図５の構成に反転回路１１と
スイッチ１２を設けたものである。反転回路１１はスイ
ッチ９の上側スイッチとラッチ回路１０のＤ入力の間に
スイッチ１２を介して接続されている。これによって、
キャプチャしたデータの反転データをシリアルＩ／Ｏで
自動的に送信することが可能となる。反転させるかどう
かは、スイッチ１２によって行う。

【００２６】実施の形態５によれば、実施の形態４の機
能に加え、キャプチャした値を反転させてシリアルＩ／
Ｏ送信レジスタ２８に書き込む機能を持たせるようにし
たので、送信データの反転処理を従来インプットキャプ
チャの割り込みの中でソフトウェアで行っていたものを
ハードウェアで自動的に実現でき、ソフトウェア開発の
負荷を削減する効果を有する。

【００２７】実施の形態６．上述した実施の形態５で
は、データそのものを反転したが、代わりにキャプチャ
した値の最上位のビット（ＭＳＢ＝Ｍｏｓｔ Ｓｉｇｎ
ｉｆｉｃａｎｔ Ｂｉｔ）と最下位のビット（ＬＳＢ＝
Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）の値を
逆に入れ替えてシリアルＩ／Ｏ送信レジスタ２８に書き
込む手段を設けてもよい。

【００２８】実施の形態６によれば、実施の形態４の機
能に加えキャプチャした値のＭＳＢとＬＳＢを逆に入れ
替えるようにしたので、送信データのＭＳＢとＬＳＢを
入れ替える処理を従来インプットキャプチャの割り込み
の中でソフトウェアで行っていたものをハードウェアで
自動的に実現でき、その分ソフトウェア開発の負荷を削
減する効果を有する。

【００２９】

【発明の効果】以上のように、この発明によれば、ベー
スタイマの出力を処理するアウトプットコンペアレジス
タの入力側にベースタイマの出力とシリアルＩ／Ｏ受信
レジスタからのアドレスデータとを切り替えるスイッチ
を設け、シリアル受信時にスイッチによりベースタイマ
の出力の代わりにシリアルＩ／Ｏ受信レジスタからのア
ドレスデータをアウトプットコンペアレジスタに与える
ように構成したので、シリアル受信時のアドレスデータ
の比較回路の代わりとして、タイマのアウトプットコン
ペアレジスタを使用することによって既存の回路を有効
に使用して回路構成を簡素化すると共に、レイアウト面
積を削減でき、結果的としてコストダウンを可能とする
効果がある。

【００３０】この発明によれば、アウトプットコンペア
レジスタを構成する一致回路とＡＮＤ回路の間に設けら
れ、シリアル受信時に一致回路の出力に対し特定のビッ
トの比較を無効にするマスク機能を持つ論理積回路を備
えるように構成したので、回路の簡素化を図れると共
に、特定のビットの比較を無効にするマスク機能をアウ
トプットコンペアレジスタに持たせる効果がある。

【００３１】この発明によれば、シリアル受信時に、ア
ウトプットコンペアレジスタの一致信号をシリアル受信
のイネーブル信号に直接接続することにより、アドレス
が一致した場合には受信を継続し、アドレスが一致しな
い場合には受信を中止するように構成したので、回路の
簡素化を図れると共に、アウトプットコンペアの出力を
基に自動的に受信を中止するハードウェア機能を持たせ
ることで、ソフトウェアによる負荷を削減できる効果が
ある。

【００３２】この発明によれば、ベースタイマの出力を
処理するインプットキャプチャからのキャプチャ信号と
シリアルＩ／Ｏ送信バッファの書き込み信号とを切り替
えるスイッチをインプットキャプチャとシリアルＩ／Ｏ
送信バッファの間に設け、書き込み信号が選択された時
にはプログラムによる書き込みによって送信データをセ
ットし、キャプチャ信号が選択された時にはキャプチャ
したデータをシリアルＩ／Ｏ送信レジスタに自動的に書
き込み送信するように構成したので、キャプチャした値
を自動的にシリアルＩ／Ｏ送信レジスタに書き込み送信
を開始でき、従来ソフトウェアで行っていたインプット
キャプチャによる割り込み処理が省け、キャプチャによ
る自動送信が可能になり、その分ソフトウェアによる負
荷を軽減する効果がある。

【００３３】この発明によれば、キャプチャ信号が選択
された時に、必要に応じてキャプチャした値を反転させ
てシリアルＩ／Ｏ送信レジスタに書き込むための反転回
路を選択スイッチとラッチ回路の間に設けるように構成
したので、送信データの反転処理をハードウェアで自動
的に行える効果がある。

【００３４】この発明によれば、キャプチャ信号が選択
された時に、キャプチャした値の最上位のビット（ＭＳ
Ｂ）と最下位のビット（ＬＳＢ）の値を逆にしてシリア
ルＩ／Ｏ送信レジスタに書き込む手段を設けるように構
成したので、キャプチャした値のＭＳＢとＬＳＢの入れ
替え処理をハードウェアで自動的に行える効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に係るタイマ機能を
使用したシリアル入出力装置の構成を示すブロック図で
ある。

【図２】 この発明の実施の形態１に係るアウトプット
コンペアレジスタの構成を示す回路図である。

【図３】 この発明の実施の形態２に係るアウトプット
コンペアレジスタの構成を示す回路図である。

【図４】 この発明の実施の形態４に係るタイマ機能を
使用したシリアルＩ／Ｏの構成を示すブロック図であ
る。

【図５】 この発明の実施の形態４に係るシリアルＩ／
Ｏ送信バッファの構成を示す回路図である。

【図６】 この発明の実施の形態５に係るシリアルＩ／
Ｏ送信バッファの構成を示す回路図である。

【図７】 従来のタイマ機能の回路構成を示すブロック
図である。

【図８】 従来のアウトプットコンペアレジスタの構成
を示す回路図である。

【図９】 従来のシリアルＩ／Ｏの構成を示すブロック
図である。

【図１０】 従来の比較回路の構成を示す回路図であ
る。

【符号の説明】

１ アウトプットコンペアラッチ回路、２ 一致回路、
３ ＡＮＤ回路、７，９，１２ スイッチ、８ 論理積
回路、１０ ラッチ回路、１１ 反転回路、２０ ベー
スタイマ、２１ アウトプットコンペアレジスタ、２２
シリアルＩ／Ｏ受信レジスタ、２３ シリアルＩ／Ｏ
受信バッファ、２４ 受信データ比較レジスタ、２５
比較回路、２６ インプットキャプチャ、２７ シリア
ルＩ／Ｏ送信バッファ、２８ シリアルＩ／Ｏ送信レジ
スタ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ベースタイマの出力を処理するアウトプ
   ットコンペアレジスタの入力側にベースタイマの出力と
   シリアルＩ／Ｏ受信レジスタからのアドレスデータとを
   切り替えるスイッチを設け、シリアル受信時に前記スイ
   ッチによりベースタイマの出力の代わりにシリアルＩ／
   Ｏ受信レジスタからのアドレスデータを前記アウトプッ
   トコンペアレジスタに与えるようにしたことを特徴とす
   るタイマ機能を使用したシリアル入出力装置。
2. 【請求項２】 アウトプットコンペアレジスタを構成す
   る一致回路とＡＮＤ回路の間に設けられ、シリアル受信
   時に前記一致回路の出力に対し特定のビットの比較を無
   効にするマスク機能を持つ論理積回路を備えたことを特
   徴とする請求項１記載のタイマ機能を使用したシリアル
   入出力装置。
3. 【請求項３】 シリアル受信時に、アウトプットコンペ
   アレジスタの一致信号をシリアル受信のイネーブル信号
   に直接接続することにより、アドレスが一致した場合に
   は受信を継続し、前記アドレスが一致しない場合には受
   信を中止するようにしたことを特徴とする請求項１また
   は請求項２記載のタイマ機能を使用したシリアル入出力
   装置。
4. 【請求項４】 ベースタイマの出力を処理するインプッ
   トキャプチャからのキャプチャ信号とシリアルＩ／Ｏ送
   信バッファへの書き込み信号とを切り替える選択スイッ
   チを前記インプットキャプチャと前記シリアルＩ／Ｏ送
   信バッファの間に設け、前記書き込み信号が選択された
   時にはプログラムによる書き込みによって送信データを
   セットし、前記キャプチャ信号が選択された時にはキャ
   プチャしたデータをシリアルＩ／Ｏ送信レジスタに自動
   的に書き込み送信することを特徴とするタイマ機能を使
   用したシリアル入出力装置。
5. 【請求項５】 キャプチャ信号が選択された時に、必要
   に応じてキャプチャした値を反転させてシリアルＩ／Ｏ
   送信レジスタに書き込むための反転回路を選択スイッチ
   とラッチ回路の間に設けたことを特徴とする請求項４記
   載のタイマ機能を使用したシリアル入出力装置。
6. 【請求項６】 キャプチャ信号が選択された時に、キャ
   プチャした値の上位側の値と下位側の値を逆にしてシリ
   アルＩ／Ｏ送信レジスタに書き込む手段を設けたことを
   特徴とする請求項４記載のタイマ機能を使用したシリア
   ル入出力装置。