JP2002203936A - ノンリード・プラスチック半導体パッケージ構造 - Google Patents

ノンリード・プラスチック半導体パッケージ構造

Info

Publication number
JP2002203936A
JP2002203936A JP2001000109A JP2001000109A JP2002203936A JP 2002203936 A JP2002203936 A JP 2002203936A JP 2001000109 A JP2001000109 A JP 2001000109A JP 2001000109 A JP2001000109 A JP 2001000109A JP 2002203936 A JP2002203936 A JP 2002203936A
Authority
JP
Japan
Prior art keywords
lead
plastic
package
semiconductor package
leaded
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001000109A
Other languages
English (en)
Other versions
JP3709139B2 (ja
Inventor
Kazuaki Kaya
和昭 賀屋
Takatoshi Osada
隆俊 長田
Takashi Okazaki
隆 岡嵜
Toshiro Terakawa
敏郎 寺川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yoshikawa Kogyo Co Ltd
Original Assignee
Yoshikawa Kogyo Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yoshikawa Kogyo Co Ltd filed Critical Yoshikawa Kogyo Co Ltd
Priority to JP2001000109A priority Critical patent/JP3709139B2/ja
Publication of JP2002203936A publication Critical patent/JP2002203936A/ja
Application granted granted Critical
Publication of JP3709139B2 publication Critical patent/JP3709139B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 (修正有) 【課題】 サーフェス・マウント・タイプのノンリー
ド・パッケージの半田付け部のプリント基板との接合強
度を改善すること。 【解決手段】半導体チップ4の電極部と外部接続に用い
るリード23間を導電体5によって接続したものをプラ
スチック1によってモールドし、プリント基板上の電極
パッドとリード23とを半田付け接合するノンリード・
プラスチック半導体パッケージ構造において、リードの
半田付け部6からプラスチック1のパッケージ本体の内
方の一定の高さまで、リード23の中間部の下面をモー
ルドしたプラスチック1から露出させる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体チップを封
止するプラスチック・パッケージで、サーフェス・マウ
ント・タイプ(表面実装型)の中、小型で軽量の利点を
持つノンリード・パッケージ(SON:スモール・アウ
トライン・ノンリード・パッケージ、QFN:クワッド
・フラット・ノンリード・パッケージ等)の構造に関す
る。
【0002】
【従来の技術】このノンリード・プラスチック・パッケ
ージは、特開平6−132453号公報に開示されてお
り、基本的には、図3に示すように、アイランド3に搭
載された半導体チップ4の電極部と、外部接続に用いる
リード2間をワイヤ5にて接続したもの全体をプラスチ
ック1によってモールドした構造になっている。リード
2の半田付け部6は、プリント基板上の電極パッドに半
田付け接合される。このような構造を持つノンリード・
プラスチック・パッケージは、サーフェス・マウント・
タイプ(SOP:スモール・アウトライン・パッケー
ジ、QFP:クワッド・フラット・パッケージ等)とは
異なり、リード2がパッケージ本体の側面から突出して
いない分、コンパクトにすることができ、今後多く使用
されることが見込まれている。図3では半導体チップ4
の電極部とリード2の接続にワイヤ5を用いた例を示し
ているが、ワイヤ5を使用せずにバンプを用いて半導体
チップ4の電極部とリード2を接続することによって、
もっとコンパクトなノンリード・プラスチック・パッケ
ージもある。このようなプラスチック・パッケージは、
アウターリードがパッケージの底面部と略面一として露
出して外部端子を形成するとともにアウターリードをそ
の一部とするリードがパッケージ内で高さ方向に対し、
その一部、あるいは全部を半導体チップと重なるように
構成することで、半導体チップの大きさと同一程度まで
の小型化を図り、実装密度を向上させたものである。
【0003】また、ノンリード・プラスチック・パッケ
ージは、特開平10−116952号公報に開示されて
いるように、図4に示すキャヴィティ・タイプのパッケ
ージも使用されるようになってきているが、基本的には
半田付け接合部は図3と同じ構造である。同図において
7はキャヴィティ、8はガラスリッドである。このよう
なキャヴィティ・タイプのプラスチック・パッケージ
は、予め屈折加工された外部端子となるリードをパッケ
ージ本体の中空部すなわちキャヴィティ部の開口面側も
しくはその反対面側にその周縁近傍より略面一状に外部
に露出させた構造とすることで、リードの折曲加工精度
を向上させ、樹脂本体にストレスが加わることがないよ
うにしたものである。さらには、半田付けの接合精度を
高めるために外部端子に傾斜角θを設けるようにもして
いる。
【0004】また、特開平10−79448号公報に開
示されたリードレス(ノンリード)・サーフェス・マウ
ント・タイプのプラスチック・パッケージは、パッケー
ジの実装面から下方に向け突出するとともに、その側面
より側方に向け突出形成された樹脂突起に金属膜を配設
して外部端子とする構成としたもので、これによりリー
ドが不用となり、実装面積を小さくできる他、半田付け
部(フィレット)を目視でき、その接合状態が確認でき
るようにしている。
【0005】図5は、上記従来のサーフェス・マウント
・パッケージでガルウィング・タイプ・リードの半田付
け接合の断面を示し、リード2は半田10を介してプリ
ント基板12上に設けられた電極パッド11に接合され
ており、図中A部から裾野を引くように形成された大き
なフィレット9が特徴的である。図5において、このガ
ルウィング・タイプのリードを矢印の方向に荷重をかけ
て引張ることによって、リードと電極パッド間の接合強
度を調べた。
【0006】図6にその荷重と変位の関係を示す。同図
に示されているように、荷重は主に、図5に示すフィレ
ット9のA部にかかっており、半田接合部が耐えられる
最大荷重を越えたときに亀裂が発生することがわかる。
また、このA部が破断するときの荷重に対して、他端部
のB部が破断するときの荷重は4〜5分の1に過ぎない
こともわかる。
【0007】リード先端の外部端子の半田接合部の構造
として、リード先端の外部端子の半田接合部に切欠き部
を設けて、リードの側面部にメニスカスが形成され易い
形状としたものも、特開平5−6952号公報に開示さ
れている。この外部端子の半田接合部の構造を樹脂(プ
ラスチック)にリードを埋め込んで形成する上記ノンリ
ード・パッケージに適用したとしても、リードの半田付
け部の接合強度の向上に寄与するのは切欠き部の側面部
のみであり、大きな接合強度の向上を図ることは困難で
ある。また、切欠き部を加工するために工程を増やす必
要がありコスト高となって得策ではない。
【0008】また、特開平10−79448号公報に
は、パッケージ本体の下方および側方にパッケージ側の
半田付け部を突出形成することで、フィレットを形成さ
せる構造のものが開示されている。しかし、この構造の
ものでは、樹脂突起の形成と共にその表面に金属膜を配
設するため、リードを用いたパッケージの製造と比べて
製造コストが嵩み得策ではない。
【0009】さらには、接合強度が低いという弱点を改
善するために、リードの半田付け部の面積とプリント基
板上の電極パッドの面積を増大させる、リードの半田付
け部の端部をパッケージ側面のプラスチックから突出さ
せること等の対策が考えられるが十分な対策にはなり得
ていない。
【0010】このように、小型で軽量であって、実装密
度が向上できるという利点を持つノンリード・パッケー
ジであっても、その接合強度に難点があるため適用可能
なアプリケーションの範囲が限定される。
【0011】
【発明が解決しようとする課題】本発明において解決す
べき課題は、サーフェス・マウント・タイプのノンリー
ド・パッケージの半田付け部のプリント基板との接合強
度を改善することにある。
【0012】
【課題を解決するための手段】本発明は、ノンリード・
プラスチック半導体パッケージにおけるアウターリード
の接合強度が低いのは、構造上、フィレットを十分に形
成することができないことにあるという見地から、パッ
ケージ本体を構成するプラスチックの内方の一定の高さ
まで、リードの中間部の下面を露出させたことを特徴と
する。
【0013】リードの中間部下面のプラスチックからの
露出部分は、アウターリードの半田付け面を基底面とし
て断面が台形状の開口を設けるか、または、断面が略三
角形状または楔状の溝をパッケージ本体に形成するかに
よって、アウターリードの中間部の下面を一定の高さ露
出することによって形成する。この「一定の高さ」と
は、十分なフィレットが形成される高さであり、図5を
参考にして、リード2の表面と使用する半田10との濡
れ性と、リード2の中間部の立ち上がりとパッケージ本
体の下面とのなす傾斜角によって与えられるフィレット
9の最大高さまで取れれば十分であり、それ以上高く取
る必要はない。通常はリード2の板厚の2倍程度あれば
十分である。
【0014】この構成によって、ノンリード・プラスチ
ック半導体パッケージでは段差状に折曲加工されたリー
ドのアウターリードの下面とこれに続く中間部の下面の
一定高さの範囲で電極パッドとの間に半田フィレットが
形成されることになるので接合強度を高めることが可能
となる。
【0015】
【発明の実施の形態】本発明の実施の形態を実施例によ
って説明する。
【0016】実施例1 図1は、パッケージ本体100の底面部110を形成す
るモールド金型に、リード2のアウターリード23の下
面を基底面とする断面台形状の開口部を形成した例を示
す。これによって、リード2の傾斜した中間部22が、
パッケージ本体100を構成するプラスチック1を充填
したときに埋没せずに、リード2の傾斜した中間部22
の下面を露出させることができる。
【0017】実施例2 他の実施例を図2に示す。パッケージ本体100の底面
部110を形成するモールド金型をリード2のアウター
リード23の下面と面一状とするとともに中間部22の
一側面を含む開口溝部120を形成し得る形状として製
作した。これによって、リード2がパッケージ本体10
0を構成するプラスチック1を充填したときに埋没せず
に、リード2の傾斜した中間部22の下面を一定高さま
でを露出した。
【0018】実施例1の場合は、実施例2に比べて、モ
ールド金型の設計・製作は楽であるが、半導体チップ4
を載せているアイランド3からパッケージ本体100の
底面部110までの距離がどうしても短くなってしま
う。そして、アイランド3からパッケージ本体100の
底面部110までの距離が短くなると次の2点で不具合
を起こす可能性が生じる。
【0019】1. 使用するプラスチック1がモールド
工程において流動性が良くない場合にはプラスチック1
の未充填という不具合を起こす可能性がある。
【0020】2. アイランド3の下面とプラスチック
1との境界面における吸湿量が多くなり、リフロー時に
不具合を起こす可能性がある。
【0021】従って、上記の問題がない場合にはモール
ド金型の設計・製作が楽である実施例1を採用し、上記
の問題がある場合にはモールド金型の設計・製作は少し
面倒であるが実施例2を採用することが好ましい。
【0022】また、パッケージ本体100の高さを低く
してコンパクト化するには実施例2の方が有利である。
なお、図中21で示すのは半導体チップ4の電極部とワ
イヤ5を介して接続されるインナーリードである。
【0023】
【発明の効果】1. 本発明のノンリード・プラスチッ
ク半導体パッケージの半田付け部とプリント基板上の電
極パッドとが半田付け接合される強度はガルウィング・
タイプのリードとパッド間の接合強度と同等であり、従
来のノンリード・プラスチック半導体パッケージに比べ
て4〜5倍の半田接合強度を発揮させることができる。
【0024】2. 従来の技術において開示されたリー
ドの半田付け部の面積とプリント基板上の電極パッドの
面積を増大させる、リード半田付け部の端部をパッケー
ジ側面のプラスチックから突出させる等の方法では接合
強度は、せいぜい50%程度改善されるが、本発明のパ
ッケージではその底面部と略面一のアウターリードとこ
れに続く中間部の一部とが半田付け面を構成するので、
従来のパッケージに比べて4〜5倍の接合強度を持って
おり、適用可能なアプリケーションの範囲を飛躍的に増
加させることができる。
【0025】3. 本発明のパッケージの製作に用いる
モールド金型は従来のものと比べてもほぼ同等であり、
従来の製造装置を用いて製造できるので、コストの上昇
も抑制できる。
【図面の簡単な説明】
【図1】 本発明の第1の実施例を示すノンリード・プ
ラスチック半導体パッケージの断面図である。
【図2】 本発明の他の実施例を示す楔形状の溝部を形
成したノンリード・プラスチック半導体パッケージの断
面図である。
【図3】 従来のノンリード・プラスチック半導体パッ
ケージの断面図である。
【図4】 従来のキャヴィティ・タイプのノンリード・
プラスチック半導体パッケージの断面図である。
【図5】 従来のガルウィング・タイプ・プラスチック
半導体パッケージのリードの半田付け部の接合部分を示
す断面図である。
【図6】 従来のガルウィング・タイプ・プラスチック
半導体パッケージのリードの半田付け部における接合部
分の荷重―変位図を示す。
【符号の説明】
1:プラスチック 2:リード 3:アイランド 4:半導体チップ 5:ボンディ
ングワイヤ 6:半田付け部(下面) 7:キャヴィティ 8:ガラ
スリッド 9:フィレット 10:半田 11:電極パッド 12:プリント基板 21:インナーリード 22:中間部 23:アウター
リード 100:パッケージ本体 110:底面部 120:溝
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺川 敏郎 北九州市八幡東区祇園原町3−20 Fターム(参考) 4M109 AA01 BA01 CA21 DA01 DA10 FA02 5F067 AA01 AA13 AB04 DF17

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 半導体チップの電極部と外部接続に用い
    るリード間を導電体によって接続したものをプラスチッ
    クによってモールドし、プリント基板上の電極パッドと
    リードとを半田付け接合するノンリード・プラスチック
    半導体パッケージ構造において、 リードの半田付け部からプラスチックのパッケージ本体
    の内方の一定の高さまで、リードの中間部の下面をモー
    ルドしたプラスチックから露出させたノンリード・プラ
    スチック半導体パッケージ。
  2. 【請求項2】 リードの中間部の下面のモールドしたプ
    ラスチックからの露出面が、プラスチックのパッケージ
    本体の内面の一定高さの断面が台形の開口部によって形
    成されている請求項1記載のノンリード・プラスチック
    半導体パッケージ。
  3. 【請求項3】 リードの中間部の下面のモールドしたプ
    ラスチックからの露出面が、リードの中間部の下面の一
    定高さの断面が楔状の溝部によって形成されている請求
    項1記載のノンリード・プラスチック半導体パッケー
    ジ。
JP2001000109A 2001-01-04 2001-01-04 ノンリード・プラスチック半導体パッケージ構造 Expired - Fee Related JP3709139B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001000109A JP3709139B2 (ja) 2001-01-04 2001-01-04 ノンリード・プラスチック半導体パッケージ構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001000109A JP3709139B2 (ja) 2001-01-04 2001-01-04 ノンリード・プラスチック半導体パッケージ構造

Publications (2)

Publication Number Publication Date
JP2002203936A true JP2002203936A (ja) 2002-07-19
JP3709139B2 JP3709139B2 (ja) 2005-10-19

Family

ID=18868984

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001000109A Expired - Fee Related JP3709139B2 (ja) 2001-01-04 2001-01-04 ノンリード・プラスチック半導体パッケージ構造

Country Status (1)

Country Link
JP (1) JP3709139B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103985675A (zh) * 2013-02-07 2014-08-13 精工电子有限公司 半导体装置
KR20150032493A (ko) * 2013-09-18 2015-03-26 세이코 인스트루 가부시키가이샤 반도체 장치 및 그 제조 방법
US10175231B2 (en) 2014-02-27 2019-01-08 7905122 Canada Inc. Chromogenic absorbent material for animal litter

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103985675A (zh) * 2013-02-07 2014-08-13 精工电子有限公司 半导体装置
KR20140100904A (ko) * 2013-02-07 2014-08-18 세이코 인스트루 가부시키가이샤 반도체 장치
JP2014154689A (ja) * 2013-02-07 2014-08-25 Seiko Instruments Inc 半導体装置
KR102145167B1 (ko) * 2013-02-07 2020-08-18 에이블릭 가부시키가이샤 반도체 장치
KR20150032493A (ko) * 2013-09-18 2015-03-26 세이코 인스트루 가부시키가이샤 반도체 장치 및 그 제조 방법
KR102227588B1 (ko) * 2013-09-18 2021-03-12 에이블릭 가부시키가이샤 반도체 장치 및 그 제조 방법
US10175231B2 (en) 2014-02-27 2019-01-08 7905122 Canada Inc. Chromogenic absorbent material for animal litter

Also Published As

Publication number Publication date
JP3709139B2 (ja) 2005-10-19

Similar Documents

Publication Publication Date Title
KR940007757Y1 (ko) 반도체 패키지
JP3334864B2 (ja) 電子装置
JP3165078B2 (ja) 表面実装部品の製造方法
JP2001077277A (ja) 半導体パッケージおよび半導体パッケージ製造方法
US20030006055A1 (en) Semiconductor package for fixed surface mounting
US20060163703A1 (en) Lead frame and method of producing the same, and resin-encapsulated semiconductor device and method of producing the same
JP2859194B2 (ja) プラスチックパッケージ型半導体集積回路及びその製造 方法
KR20160037774A (ko) 반도체 장치
JP2009194059A (ja) 半導体装置及びその製造方法
JP2015176907A (ja) 半導体装置
JP4600124B2 (ja) 半導体パッケージの製造方法
US6753597B1 (en) Encapsulated semiconductor package including chip paddle and leads
JP2007201324A (ja) 電子装置の実装構造および電子部品の実装方法
JP2002203936A (ja) ノンリード・プラスチック半導体パッケージ構造
US11495524B2 (en) QFN device having a mechanism that enables an inspectable solder joint when attached to a PWB and method of making same
JP2000349222A (ja) リードフレーム及び半導体パッケージ
JPH11297917A (ja) 半導体装置及びその製造方法
JPH05166964A (ja) 半導体装置
KR100206941B1 (ko) 버틈 리드 패키지 및 그 제조방법
JP2005135938A (ja) 半導体装置およびその製造方法
JP2018121083A (ja) 半導体装置
JP2005150294A (ja) 半導体装置およびその製造方法
KR20000009885A (ko) 볼 그리드 어레이 타입의 반도체 패키지
JPH05152366A (ja) 半導体装置およびその製造方法
KR0123425B1 (ko) 절단된 외부 리드를 갖는 반도체 패키지 및 그 실장방법

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050614

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050805

R150 Certificate of patent or registration of utility model

Ref document number: 3709139

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090812

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100812

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110812

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110812

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120812

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130812

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees