JP2002184608A - 積層型バリスタ - Google Patents

Abstract

(57)【要約】 【課題】 製造工程において内部電極の位置ずれが生じ
た場合にも、所望のサージ耐量を確保することが可能
で、しかも、静電容量が必要以上に大きくなることを抑
制することが可能な積層型バリスタを提供する。 【解決手段】 バリスタ素体１内に、バリスタ構成材料
層１ａを介して互いに対向するように配設され、かつ、
互いに逆側に引き出された一対の内部電極２ａ，２ｂの
うちの、一方の内部電極２ａの幅Ｗ１と、他方の内部電
極２ｂの幅Ｗ２の関係が、Ｗ１≧Ｗ２＋２ｔ（ｔ：一対
の内部電極の間に介在するバリスタ構成材料層の厚み）
の条件を満たすようにする。また、バリスタ素体内に、
複数枚（３枚以上の場合も含む）の内部電極が配設され
た構造を有する積層型バリスタにおいて、交互に逆側に
引き出された内部電極のうちの、一方側に引き出された
内部電極の幅Ｗ１と、他方側に引き出された内部電極の
幅Ｗ２の関係が、Ｗ１≧Ｗ２＋２ｔ（但し、ｔは一対の
内部電極の間に介在するバリスタ構成材料層の厚み）の
条件を満たすようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は、静電気サージな
どの異常電圧の侵入から電子デバイスを保護する用途に
使用されるバリスタに関し、特に低静電容量での使用に
適し、静電容量やサージ耐量のばらつきの小さい積層型
バリスタに関する。

【０００２】

【従来の技術】バリスタは電圧に対して電気抵抗が非線
形的に変化する素子で、異常電圧吸収などの用途に広く
用いられている。

【０００３】ところで、信号ラインに用いられるバリス
タとしては、機器の高速伝送化にともない、信号周波数
も高周波化し、低静電容量で、静電容量値が数ｐＦ〜数
十ｐＦのバリスタへの要求が高まっている。これは、信
号周波数が高くなるほど静電容量の影響を受けやすくな
り、静電容量が大きいと、信号波形に悪影響を与えるこ
とによる。

【０００４】また、近年、電子デバイスの表面実装化に
対応して、例えば、図６(ａ)，(ｂ)，(ｃ)に示すような
表面実装タイプの積層型バリスタが開発されるに至って
いる。なお、図６(ａ)は従来の積層型バリスタの外観構
成を示す斜視図、図６(ｂ)は図６(ａ)のＩ−Ｉ線断面
図、図６(ｃ)は図６(ａ)のII−II線断面図である。

【０００５】この積層型バリスタは、バリスタ素体５１
中に、バリスタ構成材料層５１ａを介して互いに対向す
るように２枚の内部電極５２ａ，５２ｂが配設され、か
つ、交互に逆側の端面に引き出されているとともに、端
面に引き出された内部電極５２ａ，５２ｂと導通するよ
うに、バリスタ素体５１の両端面に一対の外部電極５３
ａ，５３ｂが配設された構造を有している。

【０００６】このような積層型バリスタは、通常、図７
に示すように、Ａｇ、Ｐｄ、Ｐｔ、Ｎｉなどを主成分と
する内部電極５２ａ，５２ｂが印刷された、バリスタ材
料から構成されるセラミックグリーンシート５４を所定
枚数積層するとともに、その上下両面側に内部電極の印
刷されていないセラミックグリーンシート（外層シー
ト）５５を積層、圧着した後、所定の条件で焼成し、外
部電極５３ａ，５３ｂ（図６）を形成する工程を経て製
造される。

【０００７】

【発明が解決しようとする課題】しかし、上述のような
積層型バリスタにおいては、製造工程で内部電極にある
程度の位置ずれが生じることは避けられないのが実情で
ある。

【０００８】そして、例えば、図８(ｂ)に示すように、
内部電極５２ａ，５２ｂに位置ずれが生じると、内部電
極５２ａ，５２ｂの対向面積（有効面積）が設計値より
小さくなり、サージ耐量が小さい方にばらつくという問
題点がある。なお、サージ耐量は、バリスタ構成材料層
を介して互いに対向する内部電極の重なり面積（有効面
積）に比例するが、これは、バリスタ素体の単位面積あ
たりの許容電流（電流密度）がバリスタ素体固有の値を
持っていることによるものである。

【０００９】そこで、一定のサージ耐量を確保するため
に、上記のような内部電極の位置ずれを考慮し、その分
だけ内部電極５２ａ，５２ｂの面積を大きくして、確実
に必要な対向面積（有効面積）を確保する方法が考えら
れるが、その場合、内部電極の位置ずれの程度が小さい
場合には、静電容量が必要以上に大きくなってしまうと
いう問題点がある。

【００１０】本願発明は、上記問題点を解決するもので
あり、製造工程において内部電極の位置ずれが生じた場
合にも、所望のサージ耐量を確保することが可能で、し
かも、静電容量が必要以上に大きくなることを抑制する
ことが可能な積層型バリスタを提供することを目的とす
る。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本願発明（請求項１）の積層型バリスタは、バリス
タ素体内に、バリスタ構成材料層を介して互いに対向す
るように配設され、かつ、互いに逆側に引き出された一
対の内部電極と、前記バリスタ素体の両端側に配設さ
れ、前記内部電極のうちの一方側に引き出された内部電
極と導通する外部電極と、逆側に引き出された内部電極
と導通する外部電極からなる一対の外部電極とを具備
し、かつ、前記一対の内部電極のうちの、一方の内部電
極の引出方向に直交する方向の長さ（幅）Ｗ１と、他方
の内部電極の、引出方向に直交する方向の長さ（幅）Ｗ
２の関係が、 Ｗ１≧Ｗ２＋２ｔ ……(1) （ｔ：一対の内部電極の間に介在するバリスタ構成材料
層の厚み）の条件を満足することを特徴としている。

【００１２】前記一対の内部電極のうちの、一方の内部
電極の引出方向に直交する方向の長さ（幅）Ｗ１と、他
方の内部電極の、引出方向に直交する方向の長さ（幅）
Ｗ２の関係が、上記の式(1)の条件を満足するようにし
た場合、製造工程において、内部電極が、その引出方向
に直交する方向（幅方向）に位置ずれを生じた場合に
も、幅の狭い方の内部電極（幅Ｗ２の内部電極）が、幅
の広い方の内部電極（幅Ｗ１の内部電極）の投影領域か
ら大きくはみ出してしまうことを抑制することが可能に
なり、内部電極の重なり面積（有効面積）にばらつきが
生じることを抑制して、所望のサージ耐量を確保するこ
とが可能になる。

【００１３】すなわち、従来のように、一対の内部電極
の両方の面積を大きくしなくても、一方の内部電極の幅
Ｗ１を、他方の内部電極の幅Ｗ２より大きくすることに
より、内部電極が幅方向に位置ずれを生じても、幅の狭
い方の内部電極（幅Ｗ２の内部電極）が、幅の広い方の
内部電極（幅Ｗ１の内部電極）の投影領域内に収まりや
すくなり、内部電極の重なり面積（有効面積）のばらつ
きを効率よく抑制して、所望のサージ耐量を確保すると
ともに、無用な静電容量の増大を抑制することが可能に
なり、信頼性を向上させることが可能になる。

【００１４】また、本願発明（請求項２）の積層型バリ
スタは、バリスタ素体内に、バリスタ構成材料層を介し
て互いに対向するように積層・配設され、かつ、交互に
逆側に引き出された複数の内部電極と、前記バリスタ素
体の両端側に配設され、前記交互に逆側に引き出された
複数の内部電極のうちの一方側に引き出された内部電極
と導通する外部電極と、逆側に引き出された内部電極と
導通する外部電極からなる一対の外部電極とを具備し、
かつ、前記交互に逆側に引き出された内部電極のうち
の、一方側に引き出された内部電極の、引出方向に直交
する方向の長さ（幅）Ｗ１と、他方側に引き出された内
部電極の、引出方向に直交する方向の長さ（幅）Ｗ２の
関係が、 Ｗ１≧Ｗ２＋２ｔ ……(1) （ｔ：隣接する一対の内部電極の間に介在するバリスタ
構成材料層の厚み）の条件を満足することを特徴として
いる。

【００１５】バリスタ素体内に、複数枚（３枚以上の場
合も含む）の内部電極が配設された構造を有する積層型
バリスタにおいても、交互に逆側に引き出された内部電
極のうちの、一方側に引き出された内部電極の、引出方
向に直交する方向の長さ（幅）Ｗ１と、逆側に引き出さ
れた内部電極の、引出方向に直交する方向の長さ（幅）
Ｗ２の関係が、上記の式(1)の条件を満足するようにし
た場合、製造工程において、内部電極が、その引出方向
に直交する方向（幅方向）に位置ずれを生じた場合に
も、幅の狭い方の内部電極（幅Ｗ２の内部電極）が、幅
の広い方の内部電極（幅Ｗ１の内部電極）の投影領域か
ら大きくはみ出してしまうことを抑制することが可能に
なり、内部電極の重なり面積（有効面積）にばらつきが
生じることを抑制して、所望のサージ耐量を確保すると
ともに、無用な静電容量の増大を抑制することが可能に
なる。

【００１６】また、請求項３の積層型バリスタは、前記
バリスタ構成材料層の厚みｔが、５〜１００μmの範囲
にあることを特徴としている。

【００１７】いわゆる中低圧の積層型バリスタにおいて
は、通常、バリスタ構成材料層の厚みｔが、５〜１００
μm（＝０．００５〜０．１００mm）の範囲にあるが、
このような積層型バリスタにおいて、上記式(1)のＷ１
≧Ｗ２＋２ｔの条件を満たすことにより、内部電極の重
なり面積（有効面積）のばらつきを抑えつつ、所望の有
効面積を確保することが可能になり、静電容量の増大を
招くことなく、所望のサージ耐量を確保することが可能
になる。

【００１８】

【発明の実施の形態】以下、本願発明の実施の形態を示
してその特徴とするところをさらに詳しく説明する。

【００１９】［実施形態１］図１(ａ)は本願発明の一実
施形態（実施形態１）にかかる積層型バリスタの外観構
成を示す斜視図、図１(ｂ)は図１(ａ)のＩ−Ｉ線断面
図、図１(ｃ)は図１(ａ)のII−II線断面図であり、図２
(ａ)は本願発明の実施形態１にかかる積層型バリスタ
の、内部電極に位置ずれが生じていない状態を示す平面
透視図、図２(ｂ)は内部電極に位置ずれが生じた状態を
示す平面透視図である。

【００２０】この実施形態１の積層型バリスタは、バリ
スタ素体１中に、バリスタ構成材料層１ａを介して互い
に対向するように一対の内部電極２ａ，２ｂが配設さ
れ、かつ、交互に逆側の端面に引き出されているととも
に、バリスタ素体１の両端部には、引き出された内部電
極２ａ，２ｂと導通するように、一対の外部電極３ａ，
３ｂが配設された構造を有している。

【００２１】そして、この実施形態においては、一対の
内部電極２ａ，２ｂのうちの一方（内部電極２ａ）の引
出方向（図２の矢印Ｘの方向）に直交する方向（図２の
矢印Ｙの方向）の長さ（幅）Ｗ１の値を、表１に示すよ
うに、０．２１mm，０．２６mm，０．３１mm，０．３６
mm，０．４１mmと変化させる一方、他方の内部電極２ｂ
の、引出方向（Ｘの方向）に直交する方向（Ｙの方向）
の長さ（幅）Ｗ２を０．２１mmに固定して、内部電極２
ａと２ｂの幅Ｗ１とＷ２の関係が異なる複数種類の積層
型バリスタを作製した。

【００２２】なお、各積層型バリスタにおいては、一対
の内部電極２ａ，２ｂの間に介在するバリスタ構成材料
層１ａの厚み（内部電極２ａ，２ｂの間隔）ｔ、全幅
Ｗ、全高Ｔ、全長Ｌ、をそれぞれ、以下の一定値（固定
値）とした。 ｔ：０．０５mm Ｗ：０．８mm Ｔ：０．８mm Ｌ：１．６mm そして、上記の各積層型バリスタについて、サージ耐量
を調べた。その結果を表１に示す。

【００２３】

【表１】

【００２４】なお、表１において、＊印を付した試料番
号１及び２の積層型バリスタは、本願発明の範囲外の比
較例である。すなわち、この実施形態では、一対の内部
電極２ａ，２ｂの間に介在するバリスタ構成材料層１ａ
の厚み（内部電極２ａ，２ｂの間隔）ｔが０．０５mmで
あって、Ｗ２が０．２１mmであるから、Ｗ１≧Ｗ２＋２
ｔの条件を満たすためには、Ｗ１は、Ｗ２の値（０．２
１mm）に、２ｔの値（０．０５mm×２＝０．１０mm）を
加えた値０．３１mm（すなわち、０．２１mm＋０．１０
mm＝０．３１mm）以上であることが必要となり、表１の
試料番号１及び２は本願発明の範囲外となる。

【００２５】また、表１に示したサージ耐量の値（平均
値、最大値、最小値）は、それぞれ５０個の試料（ｎ＝
５０）について測定した結果である。表１より、Ｗ１≧
Ｗ２＋２ｔ（但し、ｔは一対の内部電極の間に介在する
バリスタ構成材料層の厚み）の条件を満足する試料番号
３，４，５の積層型バリスタにおいては、サージ耐量の
最小値がＷ１≧Ｗ２＋２ｔの条件を満足しない試料番号
１及び２に比べて大きくなっていることがわかる。

【００２６】これは、一対の内部電極２ａ，２ｂの幅Ｗ
１及びＷ２を、Ｗ１≧Ｗ２＋２ｔの条件を満たすような
関係とすることにより、製造工程において、例えば、内
部電極２ａが、図２(ａ)に示すような状態から、図２
(ｂ)に示すような状態になるまで、Ｙ方向にある程度の
位置ずれを生じた場合にも、内部電極２ｂが内部電極２
ａの投影領域内に収まるためであり、内部電極２ａ及び
２ｂの重なり面積（有効面積）に変動が生じることを抑
制して、所望のサージ耐量を確保することが可能になる
ことによる。また、内部電極２ｂの面積が小さいため、
内部電極２ａと２ｂの重なり面積が不必要に大きくなる
ことが抑制され、無用な静電容量の増大を抑制すること
が可能になる。

【００２７】このように、内部電極２ａ，２ｂの幅Ｗ１
及びＷ２を、Ｗ１≧Ｗ２＋２ｔの条件を満たすような関
係とすることにより、静電容量が大きくなることを抑制
して、望ましくない静電容量の増大を回避しつつ、所望
のサージ耐量を確保することが可能で、信頼性の高い積
層型バリスタを得ることが可能になる。なお、図２(ｂ)
は、内部電極２ａに位置ずれが生じた場合を示している
が、内部電極２ｂに位置ずれが生じた場合にも、内部電
極２ａと内部電極２ｂの関係は相対的なものであること
から、上記実施形態の場合と同様に、内部電極２ａ，２
ｂの対向面積のばらつきを抑制、防止することが可能で
ある。

【００２８】また、図３に、内部電極２ｂの位置は一定
として、内部電極２ａ，２ｂの相対的な位置を図２の矢
印Ｙの方向に所定量（０μm，５０μm（＝０．０５０m
m），１００μm（＝０．１００mm））だけずらした場合
における、内部電極２ａの幅Ｗ１と静電容量の関係を示
す。

【００２９】図３より、内部電極２ａ，２ｂの位置ずれ
量が大きくなっても、内部電極２ａの幅Ｗ１が０．３１
mm以上のものについては、静電容量の変動が少ないこと
がわかる。

【００３０】また、図４に、内部電極２ａの幅Ｗ１を
０．２１mm，０．２６mm，０．３１mm，０．３６mm，
０．４１mmと変化させた場合における、内部電極２ａ，
２ｂの位置ずれ量と静電容量の変動幅の関係を示す。な
お、図４において、静電容量の変動幅は、位置ずれを生
じさせた場合の静電容量の、位置ずれのない場合の静電
容量に対する割合（％）を示している。

【００３１】図４より、内部電極２ａの幅Ｗ１が０．３
１mm以上である場合には、内部電極２ａ，２ｂの位置ず
れ量が大きくなっても、静電容量の変動幅が小さいこと
がわかる。

【００３２】［実施形態２］図５(ａ)は本願発明の他の
実施形態（実施形態２）にかかる積層型バリスタの外観
構成を示す斜視図、図５(ｂ)は図５(ａ)のＩ−Ｉ線断面
図、図５(ｃ)は図５(ａ)のII−II線断面図である。

【００３３】この実施形態の積層型バリスタは、バリス
タ素体１中に、バリスタ構成材料層１ａを介して互いに
対向し、交互に逆側の端面に引き出された複数枚（この
実施形態では合計７枚）の内部電極２（２ａ，２ｂ）が
配設され、かつ、バリスタ素体１の両端部に、内部電極
２（２ａ，２ｂ）と導通するように、一対の外部電極３
ａ，３ｂが配設された構造を有している。

【００３４】そして、この実施形態２の積層型バリスタ
においては、内部電極２として、引出方向に直交する方
向の長さ（幅）がＷ１（図５(ｂ)）の内部電極２ａと、
幅Ｗ２の内部電極２ｂが交互に積層されており、内部電
極２ａは、内部電極２ｂより幅が広く、Ｗ１≧Ｗ２＋２
ｔの条件を満たすように内部電極２ａ，２ｂの幅Ｗ１，
Ｗ２、及び一対の内部電極２ａ，２ｂの間隔（内部電極
２ａ，２ｂ間に介在するバリスタ構成材料層の厚み）ｔ
が設定されている。

【００３５】このように３枚以上の内部電極２を備えた
積層型バリスタにおいても、交互に逆側に引き出された
各一対の内部電極２ａ，２ｂの幅Ｗ１及びＷ２を、Ｗ１
≧Ｗ２＋２ｔの条件を満たすような関係とした場合に
は、製造工程において内部電極２ａ，２ｂの位置ずれが
生じた場合にも、上述の実施形態１の場合と同様に、内
部電極２ａ及び２ｂの重なり面積（有効面積）に変動が
生じることを抑制して、所望のサージ耐量を確保するこ
とが可能になる。また、内部電極２ｂの面積が小さいた
め、内部電極２ａと２ｂの重なり面積が不必要に大きく
なることが抑制され、無用な静電容量の増大を抑制する
ことが可能になる。

【００３６】したがって、望ましくない静電容量の増大
を回避しつつ、所望のサージ耐量を確保することが可能
で、信頼性の高い積層型バリスタを得ることが可能にな
る。

【００３７】なお、本願発明は、上記実施形態に限定さ
れるものではなく、内部電極の具体的なパターン、内部
電極の配設枚数、バリスタ素体の寸法などに関し、発明
の要旨の範囲内において、種々の応用、変形を加えるこ
とが可能である。

【００３８】

【発明の効果】上述のように、本願発明（請求項１）の
積層型バリスタは、一対の内部電極のうちの、一方の内
部電極の引出方向に直交する方向の長さ（幅）Ｗ１と、
他方の内部電極の、引出方向に直交する方向の長さ
（幅）Ｗ２の関係が、Ｗ１≧Ｗ２＋２ｔ（ただし、ｔは
一対の内部電極の間に介在するバリスタ構成材料層の厚
み）の条件を満足するようにしているので、製造工程に
おいて、内部電極が、その引出方向に直交する方向（幅
方向）に位置ずれを生じた場合にも、内部電極の重なり
面積（有効面積）にばらつきが生じることを抑制して、
所望のサージ耐量を確保することが可能になる。

【００３９】また、バリスタ素体内に、複数枚（３枚以
上の場合も含む）の内部電極が配設された構造を有する
積層型バリスタにおいても、請求項２のように、交互に
逆側に引き出された内部電極のうちの、一方側に引き出
された内部電極の、引出方向に直交する方向の長さ
（幅）Ｗ１と、逆側に引き出された内部電極の、引出方
向に直交する方向の長さ（幅）Ｗ２の関係が、Ｗ１≧Ｗ
２＋２ｔの条件を満足するようにしているので、製造工
程において、内部電極が、その引出方向に直交する方向
（幅方向）に位置ずれを生じた場合にも、内部電極の重
なり面積（有効面積）にばらつきが生じることを抑制し
て、所望のサージ耐量を確保することが可能になる。

【００４０】また、いわゆる中低圧の積層型バリスタに
おいては、通常、バリスタ構成材料層の厚みｔが、５〜
１００μm（＝０．００５〜０．１００mm）の範囲にあ
るが、このような積層型バリスタに、本願発明を適用し
（請求項３）、Ｗ１≧Ｗ２＋２ｔの条件を満たすように
した場合、内部電極の重なり面積（有効面積）のばらつ
きを抑えつつ、所望の有効面積を確保することが可能に
なり、望ましくない静電容量の増大を回避しつつ、所望
のサージ耐量を確保することが可能になり、本願発明を
さらに実効あらしめることができる。

【図面の簡単な説明】

【図１】(ａ)は本願発明の一実施形態（実施形態１）に
かかる積層型バリスタの外観構成を示す斜視図、(ｂ)は
(ａ)のＩ−Ｉ線断面図、(ｃ)は(ａ)のII−II線断面図で
ある。

【図２】(ａ)は本願発明の実施形態１にかかる積層型バ
リスタの、内部電極に位置ずれが生じていない状態を示
す平面透視図、(ｂ)は内部電極に位置ずれが生じた状態
を示す平面透視図である。

【図３】本願発明の実施形態１にかかる積層型バリスタ
の内部電極の位置を所定の方向にずらした場合におけ
る、内部電極の幅と静電容量の関係を示す線図である。

【図４】本願発明の実施形態１にかかる積層型バリスタ
の内部電極の幅を変化させた場合における、内部電極の
位置ずれ量と静電容量の変動幅の関係を示す線図であ
る。

【図５】(ａ)は本願発明の他の実施形態（実施形態２）
にかかる積層型バリスタの外観構成を示す斜視図、(ｂ)
は(ａ)のＩ−Ｉ線断面図、(ｃ)は(ａ)のII−II線断面図
である。

【図６】(ａ)は従来の積層型バリスタの外観構成を示す
斜視図、(ｂ)は(ａ)のＩ−Ｉ線断面図、(ｃ)は(ａ)のII
−II線断面図である。

【図７】従来の積層型バリスタの製造方法を示す斜視図
である。

【図８】(ａ)は従来の積層型バリスタにおいて、内部電
極に位置ずれが生じていない状態を示す平面透視図、
(ｂ)は内部電極に位置ずれが生じた状態を示す平面透視
図である。

【符号の説明】

１ バリスタ素体 １ａ バリスタ構成材料層 ２ａ，２ｂ 内部電極 ３ａ，３ｂ 外部電極 Ｌ 全長 Ｔ 全高 ｔ バリスタ構成材料層の厚み（内部電
極の間隔） Ｗ 全幅 Ｗ１，Ｗ２ 内部電極の幅

───────────────────────────────────────────────────── フロントページの続き (72)発明者 河田 都美 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内 (72)発明者 森本 正士 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内 Ｆターム(参考） 5E034 CA08 CB01 DA02 DA07 DC01 DC09 DC10

Claims (3)

【特許請求の範囲】
1. 【請求項１】バリスタ素体内に、バリスタ構成材料層を
   介して互いに対向するように配設され、かつ、互いに逆
   側に引き出された一対の内部電極と、 前記バリスタ素体の両端側に配設され、前記内部電極の
   うちの一方側に引き出された内部電極と導通する外部電
   極と、逆側に引き出された内部電極と導通する外部電極
   からなる一対の外部電極とを具備し、かつ、 前記一対の内部電極のうちの、一方の内部電極の引出方
   向に直交する方向の長さ（幅）Ｗ１と、他方の内部電極
   の、引出方向に直交する方向の長さ（幅）Ｗ２の関係
   が、 Ｗ１≧Ｗ２＋２ｔ ……(1) （ｔ：一対の内部電極の間に介在するバリスタ構成材料
   層の厚み）の条件を満足することを特徴とする積層型バ
   リスタ。
2. 【請求項２】バリスタ素体内に、バリスタ構成材料層を
   介して互いに対向するように積層・配設され、かつ、交
   互に逆側に引き出された複数の内部電極と、 前記バリスタ素体の両端側に配設され、前記交互に逆側
   に引き出された複数の内部電極のうちの一方側に引き出
   された内部電極と導通する外部電極と、逆側に引き出さ
   れた内部電極と導通する外部電極からなる一対の外部電
   極とを具備し、かつ、 前記交互に逆側に引き出された内部電極のうちの、一方
   側に引き出された内部電極の、引出方向に直交する方向
   の長さ（幅）Ｗ１と、他方側に引き出された内部電極
   の、引出方向に直交する方向の長さ（幅）Ｗ２の関係
   が、 Ｗ１≧Ｗ２＋２ｔ ……(1) （ｔ：隣接する一対の内部電極の間に介在するバリスタ
   構成材料層の厚み）の条件を満足することを特徴とする
   積層型バリスタ。
3. 【請求項３】前記バリスタ構成材料層の厚みｔが、５〜
   １００μmの範囲にあることを特徴とする請求項１又は
   ２記載の積層型バリスタ。