JP2002162443A - カウンタテスト回路及び方法並びに半導体デバイス - Google Patents
カウンタテスト回路及び方法並びに半導体デバイスInfo
- Publication number
- JP2002162443A JP2002162443A JP2000356191A JP2000356191A JP2002162443A JP 2002162443 A JP2002162443 A JP 2002162443A JP 2000356191 A JP2000356191 A JP 2000356191A JP 2000356191 A JP2000356191 A JP 2000356191A JP 2002162443 A JP2002162443 A JP 2002162443A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- test
- load pulse
- test mode
- counters
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】期待したカウント数分のクロックを入力するこ
と無くカウンタをカウントアップでき、テストパターン
長を大幅に削減する。 【解決手段】４ビットのカウンタを２個縦列接続して構
成したカウンタ３，４をテストするカウンタテスト回路
で、ロードパルス生成部２は、カウンタのテストモード
を示すテストモード信号と外部端子により入力されるカ
ウンタロードパルステスト入力信号とからカウンタ３，
４のロードパルスを生成する。カウンタロード値設定レ
ジスタ１は、テストモード状態でロードパルス生成部２
にて生成したカウンタのロードパルスが入力されたとき
にカウンタ３，４にロードされる値を設定する。
と無くカウンタをカウントアップでき、テストパターン
長を大幅に削減する。 【解決手段】４ビットのカウンタを２個縦列接続して構
成したカウンタ３，４をテストするカウンタテスト回路
で、ロードパルス生成部２は、カウンタのテストモード
を示すテストモード信号と外部端子により入力されるカ
ウンタロードパルステスト入力信号とからカウンタ３，
４のロードパルスを生成する。カウンタロード値設定レ
ジスタ１は、テストモード状態でロードパルス生成部２
にて生成したカウンタのロードパルスが入力されたとき
にカウンタ３，４にロードされる値を設定する。
Description
【０００１】
【発明の属する技術分野】本発明はカウンタテスト回路
及び方法に関し、特にＮビットのカウンタを複数個縦列
接続して構成したカウンタをテストするカウンタテスト
回路及び方法に関する。
及び方法に関し、特にＮビットのカウンタを複数個縦列
接続して構成したカウンタをテストするカウンタテスト
回路及び方法に関する。
【０００２】
【従来の技術】近年、ＬＳＩやゲートアレイ等の半導体
デバイス開発では、回路の大規模化が進んでいる。しか
し、それに反して設計期間は短縮され、より早い製品の
リリースが求められている。回路の大規模化によりテス
トパターン長も増大し、シミュレーション時間も長時間
を占めることとなった。
デバイス開発では、回路の大規模化が進んでいる。しか
し、それに反して設計期間は短縮され、より早い製品の
リリースが求められている。回路の大規模化によりテス
トパターン長も増大し、シミュレーション時間も長時間
を占めることとなった。
【０００３】例えば、図４に示したタイミングチャート
は、４ｂｉｔカウンタ２個を縦列に接続することにより
構成した８ｂｉｔカウンタで、テストモードを使用せず
にカウンタを動作させた場合のタイミングを示したもの
である。テストモード設定信号はアクティブＬｏｗと
し、Ｈｉｇｈレベルの時は通常モード、Ｌｏｗレベルの
時はテストモードが設定されるものとする。この場合、
テストモード設定信号は、Ｈｉｇｈレベルであるため、
通常モードが設定されている。８ｂｉｔカウンタは、図
４に示すように、カウンタ動作クロックの立ち上がりエ
ッジにより１６進数で示す０ｈからＦＦｈまでカウント
アップされる。この場合、８ｂｉｔカウンタが０ｈから
カウントアップされ、再び０ｈに戻るのに必要なカウン
タ動作クロックの立ち上がりエッジ数は、２の８乗であ
る２５６回であり、クロック１周期分のテストパターン
を２パターンで入力したとすると、必要なテストパター
ン長は５１２パターンとなる。
は、４ｂｉｔカウンタ２個を縦列に接続することにより
構成した８ｂｉｔカウンタで、テストモードを使用せず
にカウンタを動作させた場合のタイミングを示したもの
である。テストモード設定信号はアクティブＬｏｗと
し、Ｈｉｇｈレベルの時は通常モード、Ｌｏｗレベルの
時はテストモードが設定されるものとする。この場合、
テストモード設定信号は、Ｈｉｇｈレベルであるため、
通常モードが設定されている。８ｂｉｔカウンタは、図
４に示すように、カウンタ動作クロックの立ち上がりエ
ッジにより１６進数で示す０ｈからＦＦｈまでカウント
アップされる。この場合、８ｂｉｔカウンタが０ｈから
カウントアップされ、再び０ｈに戻るのに必要なカウン
タ動作クロックの立ち上がりエッジ数は、２の８乗であ
る２５６回であり、クロック１周期分のテストパターン
を２パターンで入力したとすると、必要なテストパター
ン長は５１２パターンとなる。
【０００４】また、実開平１−１６９８２７号公報に
は、テストに必要なクロック信号を少なくし、テストに
要するシミュレーション時間を削減するカウンタ回路が
開示されている。
は、テストに必要なクロック信号を少なくし、テストに
要するシミュレーション時間を削減するカウンタ回路が
開示されている。
【０００５】
【発明が解決しようとする課題】上述した従来の手法で
は、テストするカウンタのｂｉｔ数に応じた規定数の動
作クロック数を入力しなければならず、また前述の公報
に示したカウンタ回路では、シミュレーション時間を従
来より削減してはいるものの、更に、テストパターン長
の削減によりシミュレーション時間の短縮し、設計期間
の短縮をはかることが求められている。本発明の目的
は、期待したカウント数分のクロックを入力すること無
くカウンタをカウントアップでき、テストパターン長を
大幅に削減することが可能なカウンタテスト回路及び方
法並びに半導体デバイスを提供することにある。
は、テストするカウンタのｂｉｔ数に応じた規定数の動
作クロック数を入力しなければならず、また前述の公報
に示したカウンタ回路では、シミュレーション時間を従
来より削減してはいるものの、更に、テストパターン長
の削減によりシミュレーション時間の短縮し、設計期間
の短縮をはかることが求められている。本発明の目的
は、期待したカウント数分のクロックを入力すること無
くカウンタをカウントアップでき、テストパターン長を
大幅に削減することが可能なカウンタテスト回路及び方
法並びに半導体デバイスを提供することにある。
【０００６】
【課題を解決するための手段】本発明のカウンタテスト
回路は、Ｎビットのカウンタを複数個縦列接続して構成
したカウンタをテストするカウンタテスト回路におい
て、カウンタのテストモードを示すテストモード信号と
外部端子により入力されるカウンタロードパルステスト
入力信号とから前記カウンタのロードパルスを生成する
ロードパルス生成部と、テストモード状態で前記ロード
パルス生成部にて生成した前記カウンタのロードパルス
が入力されたときに前記カウンタにロードされる値を設
定するカウンタロード値設定レジスタとを備える。前記
ロードパルス生成部は、論理ゲートにより構成される。
回路は、Ｎビットのカウンタを複数個縦列接続して構成
したカウンタをテストするカウンタテスト回路におい
て、カウンタのテストモードを示すテストモード信号と
外部端子により入力されるカウンタロードパルステスト
入力信号とから前記カウンタのロードパルスを生成する
ロードパルス生成部と、テストモード状態で前記ロード
パルス生成部にて生成した前記カウンタのロードパルス
が入力されたときに前記カウンタにロードされる値を設
定するカウンタロード値設定レジスタとを備える。前記
ロードパルス生成部は、論理ゲートにより構成される。
【０００７】本発明の半導体デバイスは、Ｎビットのカ
ウンタを複数個縦列接続して構成したカウンタをテスト
するカウンタテスト回路において、カウンタのテストモ
ードを示すテストモード信号と外部端子により入力され
るカウンタロードパルステスト入力信号とから前記カウ
ンタのロードパルスを生成するロードパルス生成部と、
テストモード状態で前記ロードパルス生成部にて生成し
た前記カウンタのロードパルスが入力されたときに前記
カウンタにロードされる値を設定するカウンタロード値
設定レジスタとを備えるカウンタテスト回路を用いて構
成される。
ウンタを複数個縦列接続して構成したカウンタをテスト
するカウンタテスト回路において、カウンタのテストモ
ードを示すテストモード信号と外部端子により入力され
るカウンタロードパルステスト入力信号とから前記カウ
ンタのロードパルスを生成するロードパルス生成部と、
テストモード状態で前記ロードパルス生成部にて生成し
た前記カウンタのロードパルスが入力されたときに前記
カウンタにロードされる値を設定するカウンタロード値
設定レジスタとを備えるカウンタテスト回路を用いて構
成される。
【０００８】本発明のカウンタテスト方法は、Ｎビット
のカウンタを複数個縦列接続して構成したカウンタをテ
ストするカウンタテスト方法において、カウンタのテス
トモードを示すテストモード信号と外部端子により入力
されるカウンタロードパルステスト入力信号とから前記
カウンタのロードパルスを生成し、テストモードを使用
して、この生成した前記カウンタのロードパルスが入力
されたときに前記カウンタにロードされる値を設定する
構成であり、テストモードを使用しない場合には、カウ
ンタロードパルステスト入力を無効にする。また、縦列
接続するカウンタ数は任意の整数である。
のカウンタを複数個縦列接続して構成したカウンタをテ
ストするカウンタテスト方法において、カウンタのテス
トモードを示すテストモード信号と外部端子により入力
されるカウンタロードパルステスト入力信号とから前記
カウンタのロードパルスを生成し、テストモードを使用
して、この生成した前記カウンタのロードパルスが入力
されたときに前記カウンタにロードされる値を設定する
構成であり、テストモードを使用しない場合には、カウ
ンタロードパルステスト入力を無効にする。また、縦列
接続するカウンタ数は任意の整数である。
【０００９】本発明によれば、カウンタにテストモード
によるロード機能を設けた。このためにカウンタロード
値設定レジスタと、テスト用のロードパルス生成部とを
設けている。このカウンタテスト回路は、テストモード
になることにより、外部端子よりテスト入力信号として
カウンタロードパルスを入力することができる。また、
テストモードが設定された場合のみ有効となるカウンタ
ロード値設定レジスタを持ち、テストモードにて外部端
子よりカウンタロードパルスが入力されると、カウンタ
がカウンタロード値設定レジスタに設定された値をロー
ドする動作を実行する。
によるロード機能を設けた。このためにカウンタロード
値設定レジスタと、テスト用のロードパルス生成部とを
設けている。このカウンタテスト回路は、テストモード
になることにより、外部端子よりテスト入力信号として
カウンタロードパルスを入力することができる。また、
テストモードが設定された場合のみ有効となるカウンタ
ロード値設定レジスタを持ち、テストモードにて外部端
子よりカウンタロードパルスが入力されると、カウンタ
がカウンタロード値設定レジスタに設定された値をロー
ドする動作を実行する。
【００１０】従って、カウンタロード値設定レジスタに
必要とするカウント値をセットし、テストモードにて外
部端子よりカウンタロードパルスを入力することによ
り、期待したカウント数分のクロックを入力すること無
くカウンタをカウントアップすることができる。よっ
て、テストパターン長及びシミュレーション時間を大幅
に削減するこができる。
必要とするカウント値をセットし、テストモードにて外
部端子よりカウンタロードパルスを入力することによ
り、期待したカウント数分のクロックを入力すること無
くカウンタをカウントアップすることができる。よっ
て、テストパターン長及びシミュレーション時間を大幅
に削減するこができる。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１２】図１を参照すると、半導体デバイス等に使
用される本発明のカウンタテスト回路は、カウンタのテ
ストモードを示すテストモード信号と外部端子により入
力されるカウンタロードパルステスト入力信号とからカ
ウンタのロードパルスを生成するロードパルス生成部２
と、テストモード状態でロードパルス生成部２にて生成
したカウンタのロードパルスが入力されたときにカウン
タにロードされる値を設定するカウンタロード値設定レ
ジスタ１と、縦列に接続され８ｂｉｔカウンタを構成す
る２個の４ｂｉｔカウンタ３，４とを備える。カウンタ
ロード値設定レジスタ１は一般的なレジスタ回路により
構成され、ロードパルス生成部２は、論理ゲートにより
構成される。
用される本発明のカウンタテスト回路は、カウンタのテ
ストモードを示すテストモード信号と外部端子により入
力されるカウンタロードパルステスト入力信号とからカ
ウンタのロードパルスを生成するロードパルス生成部２
と、テストモード状態でロードパルス生成部２にて生成
したカウンタのロードパルスが入力されたときにカウン
タにロードされる値を設定するカウンタロード値設定レ
ジスタ１と、縦列に接続され８ｂｉｔカウンタを構成す
る２個の４ｂｉｔカウンタ３，４とを備える。カウンタ
ロード値設定レジスタ１は一般的なレジスタ回路により
構成され、ロードパルス生成部２は、論理ゲートにより
構成される。
【００１３】次に、本発明の実施の形態の動作について
図２を参照して説明する。カウンタは動作クロックの立
ち上がりエッジで１６進数で示す０ｈからＦＦｈまでカ
ウントアップし、ＦＦｈまでカウントアップしたら０ｈ
に戻り、再びＦＦｈまでカウントアップものとする。テ
ストモード設定信号はアクティブＬｏｗとし、Ｈｉｇｈ
レベルの時は通常モード、Ｌｏｗレベルの時はテストモ
ードが設定されるものとする。カウンタロードパルスは
アクティブＬｏｗとし、テストモード設定時に外部端子
よりＬｏｗパルスが入力された時、カウンタ動作クロッ
クの立ち上がりエッジにてカウンタロード値設定レジス
タ１に設定された値がカウンタにロードされるものとす
る。図２（ａ）に示したタイミングチャートは、図１に
おいてテストモードを使用してカウンタを動作させた場
合のタイミングを示したものである。テストモード設定
信号は、Ｌｏｗレベルであるためテストモードが設定さ
れ、カウンタロード値設定レジスタ１と外部端子による
カウンタロードパルステスト入力が有効となる。カウン
タロード値設定レジスタにはＦＥｈが設定されている。
図２を参照して説明する。カウンタは動作クロックの立
ち上がりエッジで１６進数で示す０ｈからＦＦｈまでカ
ウントアップし、ＦＦｈまでカウントアップしたら０ｈ
に戻り、再びＦＦｈまでカウントアップものとする。テ
ストモード設定信号はアクティブＬｏｗとし、Ｈｉｇｈ
レベルの時は通常モード、Ｌｏｗレベルの時はテストモ
ードが設定されるものとする。カウンタロードパルスは
アクティブＬｏｗとし、テストモード設定時に外部端子
よりＬｏｗパルスが入力された時、カウンタ動作クロッ
クの立ち上がりエッジにてカウンタロード値設定レジス
タ１に設定された値がカウンタにロードされるものとす
る。図２（ａ）に示したタイミングチャートは、図１に
おいてテストモードを使用してカウンタを動作させた場
合のタイミングを示したものである。テストモード設定
信号は、Ｌｏｗレベルであるためテストモードが設定さ
れ、カウンタロード値設定レジスタ１と外部端子による
カウンタロードパルステスト入力が有効となる。カウン
タロード値設定レジスタにはＦＥｈが設定されている。
【００１４】８ｂｉｔカウンタはカウンタ動作クロック
の立ち上がりエッジによりカウントアップされるが、８
ｂｉｔカウンタがＥｈのタイミング時においてカウンタ
ロードパルステスト入力端子よりＬｏｗパルスが入力さ
れると、テストモードであるためロードパルス生成部２
にてカウンタロードパルステスト入力が有効と判定さ
れ、８ｂｉｔカウンタにはＦＥｈがロードされる。そし
て、カウンタロードパルステスト入力端子がＨｉｇｈレ
ベルとなった次のカウンタ動作クロックの立ち上がりで
ＦＦｈにカウントアップし、さらに次のカウンタ動作ク
ロックの立ち上がりエッジで０ｈに戻る。
の立ち上がりエッジによりカウントアップされるが、８
ｂｉｔカウンタがＥｈのタイミング時においてカウンタ
ロードパルステスト入力端子よりＬｏｗパルスが入力さ
れると、テストモードであるためロードパルス生成部２
にてカウンタロードパルステスト入力が有効と判定さ
れ、８ｂｉｔカウンタにはＦＥｈがロードされる。そし
て、カウンタロードパルステスト入力端子がＨｉｇｈレ
ベルとなった次のカウンタ動作クロックの立ち上がりで
ＦＦｈにカウントアップし、さらに次のカウンタ動作ク
ロックの立ち上がりエッジで０ｈに戻る。
【００１５】従って、８ｂｉｔカウンタが０ｈからカウ
ントアップされ、再び０ｈに戻るまでに必要なカウンタ
動作クロックの立ち上がりエッジ数は、この場合図２
（ａ）に示すように１６回となるので、クロック１周期
分のテストパターンを２パターンで入力したとすると、
必要なテストパターン長は３２パターンとなる。また、
カウンタロードパルステスト入力端子よりＬｏｗパルス
を入力するタイミングを変更すれば、８ｂｉｔカウンタ
が０ｈからカウントアップされ、再び０ｈに戻るまでに
必要なカウンタ動作クロックの立ち上がりエッジ数を変
更することができる。すなわち、カウンタ値を期待値の
ところまで直ちにもっていけるので、動作クロック入力
数は極めて少なくすることが可能となる。
ントアップされ、再び０ｈに戻るまでに必要なカウンタ
動作クロックの立ち上がりエッジ数は、この場合図２
（ａ）に示すように１６回となるので、クロック１周期
分のテストパターンを２パターンで入力したとすると、
必要なテストパターン長は３２パターンとなる。また、
カウンタロードパルステスト入力端子よりＬｏｗパルス
を入力するタイミングを変更すれば、８ｂｉｔカウンタ
が０ｈからカウントアップされ、再び０ｈに戻るまでに
必要なカウンタ動作クロックの立ち上がりエッジ数を変
更することができる。すなわち、カウンタ値を期待値の
ところまで直ちにもっていけるので、動作クロック入力
数は極めて少なくすることが可能となる。
【００１６】図２（ｂ）に示したタイミングチャート
は、テストモードを使用せずにカウンタを動作させた場
合のものであるが、この場合においてカウンタロードパ
ルステスト入力端子よりＬｏｗパルスが入力された場合
の動作を示している。
は、テストモードを使用せずにカウンタを動作させた場
合のものであるが、この場合においてカウンタロードパ
ルステスト入力端子よりＬｏｗパルスが入力された場合
の動作を示している。
【００１７】カウンタロード値設定レジスタ１にはＦＥ
ｈが設定されているが、テストモードでないため、無効
となる。８ｂｉｔカウンタがＥｈのタイミング時におい
てカウンタロードパルステスト入力端子よりＬｏｗパル
スが入力されても、テストモードでない場合はロードパ
ルス生成部２にてカウンタロードパルステスト入力端子
からの入力は無効とされるため、８ｂｉｔカウンタには
ＦＥｈがロードされず、通常通りＦｈにカウントアップ
される。その後もカウンタ動作クロックの立ち上がりエ
ッジにてカウントアップを継続し、ＦＦｈまでカウント
アップされた後０ｈに戻る。従って、テストモードでな
い場合においては、カウンタロード値設定レジスタ２や
カウンタロードパルステスト入力端子が、８ｂｉｔカウ
ンタに対して影響を及ぼさない。図３に、４ｂｉｔカウ
ンタを縦列に５段接続し、２０ｂｉｔカウンタを構成し
ている例を示している。この図３は図１で示したカウン
タ３，４に対し縦列にカウンタ５，６，７を付加したも
ので、他の部分は図１と同様なため構成の説明を省略す
る。ここで示した２０ｂｉｔカウンタは、カウンタ動作
クロックの立ち上がりエッジにてカウントアップし、０
ｈからＦＦＦＦＦｈまでカウントアップした後０ｈに戻
る。この場合、テストモードを使用しないで２０ｂｉｔ
カウンタを動作させたとすると、必要なカウンタ動作ク
ロックの立ち上がりエッジ数は２の２０乗である１０４
８５７６回であり、クロック１周期テストパターンを２
パターンで入力したとすると、必要なテストパターン長
は２０９７１５２パターンと膨大になる。従って、テス
トモードを使用した場合、上述した動作と同様な動作を
行うことで、より大きな効果が得られる。
ｈが設定されているが、テストモードでないため、無効
となる。８ｂｉｔカウンタがＥｈのタイミング時におい
てカウンタロードパルステスト入力端子よりＬｏｗパル
スが入力されても、テストモードでない場合はロードパ
ルス生成部２にてカウンタロードパルステスト入力端子
からの入力は無効とされるため、８ｂｉｔカウンタには
ＦＥｈがロードされず、通常通りＦｈにカウントアップ
される。その後もカウンタ動作クロックの立ち上がりエ
ッジにてカウントアップを継続し、ＦＦｈまでカウント
アップされた後０ｈに戻る。従って、テストモードでな
い場合においては、カウンタロード値設定レジスタ２や
カウンタロードパルステスト入力端子が、８ｂｉｔカウ
ンタに対して影響を及ぼさない。図３に、４ｂｉｔカウ
ンタを縦列に５段接続し、２０ｂｉｔカウンタを構成し
ている例を示している。この図３は図１で示したカウン
タ３，４に対し縦列にカウンタ５，６，７を付加したも
ので、他の部分は図１と同様なため構成の説明を省略す
る。ここで示した２０ｂｉｔカウンタは、カウンタ動作
クロックの立ち上がりエッジにてカウントアップし、０
ｈからＦＦＦＦＦｈまでカウントアップした後０ｈに戻
る。この場合、テストモードを使用しないで２０ｂｉｔ
カウンタを動作させたとすると、必要なカウンタ動作ク
ロックの立ち上がりエッジ数は２の２０乗である１０４
８５７６回であり、クロック１周期テストパターンを２
パターンで入力したとすると、必要なテストパターン長
は２０９７１５２パターンと膨大になる。従って、テス
トモードを使用した場合、上述した動作と同様な動作を
行うことで、より大きな効果が得られる。
【００１８】本実施の形態では、４ｂｉｔカウンタを縦
列に接続する例を示したが、他のｂｉｔ数のカウンタを
用いて同様に構成し、上述した効果と同様な効果を得る
ことができる。
列に接続する例を示したが、他のｂｉｔ数のカウンタを
用いて同様に構成し、上述した効果と同様な効果を得る
ことができる。
【００１９】
【発明の効果】以上説明したように本発明によれば、テ
ストパターン長の削減によりシミュレーションにかかる
時間を大幅に短縮することができるため、設計期間を短
縮することができ、より早く製品をリリースすることが
可能となる。また、ＬＳＩ及びゲートアレイ等の半導体
デバイス開発において、製品の出荷検査に使用されるテ
ストパターン長には制限があるが、本発明は、テストパ
ターン設計において、テストパターン長を大幅に削減す
ることができるため、制限された出荷検査におけるテス
トパターン長の中において、テスト項目を増加させるこ
とができ、製品の精度を上げることができる。
ストパターン長の削減によりシミュレーションにかかる
時間を大幅に短縮することができるため、設計期間を短
縮することができ、より早く製品をリリースすることが
可能となる。また、ＬＳＩ及びゲートアレイ等の半導体
デバイス開発において、製品の出荷検査に使用されるテ
ストパターン長には制限があるが、本発明は、テストパ
ターン設計において、テストパターン長を大幅に削減す
ることができるため、制限された出荷検査におけるテス
トパターン長の中において、テスト項目を増加させるこ
とができ、製品の精度を上げることができる。
【図１】本発明の実施の形態による４ビットカウンタを
縦列に２段接続した場合の構成図である。
縦列に２段接続した場合の構成図である。
【図２】（ａ）は本発明の実施の形態のテストモードを
使用してカウンタを動作させたときのタイミングチャー
トである。（ｂ）は本発明の実施の形態のテストモード
を使用せずにカウンタを動作させたときのタイミングチ
ャートである。
使用してカウンタを動作させたときのタイミングチャー
トである。（ｂ）は本発明の実施の形態のテストモード
を使用せずにカウンタを動作させたときのタイミングチ
ャートである。
【図３】本発明の実施の形態による４ビットカウンタを
縦列に５段接続した場合の構成図である。
縦列に５段接続した場合の構成図である。
【図４】４ビットカウンタを縦列に２段接続した場合の
タイミングチャートの一例である。
タイミングチャートの一例である。
１ カウンタロード値設定レジスタ ２ ロードパルス生成部 ３〜７ カウンタ
Claims (6)
- 【請求項１】 Ｎビットのカウンタを複数個縦列接続し
て構成したカウンタをテストするカウンタテスト回路に
おいて、カウンタのテストモードを示すテストモード信
号と外部端子により入力されるカウンタロードパルステ
スト入力信号とから前記カウンタのロードパルスを生成
するロードパルス生成部と、テストモード状態で前記ロ
ードパルス生成部にて生成した前記カウンタのロードパ
ルスが入力されたときに前記カウンタにロードされる値
を設定するカウンタロード値設定レジスタとを備えるこ
とを特徴とするカウンタテスト回路。 - 【請求項２】 請求項１記載のカウンタテスト回路を備
えることを特徴とする半導体デバイス。 - 【請求項３】 前記ロードパルス生成部は、論理ゲート
により構成されることを特徴とする請求項１記載のカウ
ンタテスト回路。 - 【請求項４】 Ｎビットのカウンタを複数個縦列接続し
て構成したカウンタをテストするカウンタテスト方法に
おいて、カウンタのテストモードを示すテストモード信
号と外部端子により入力されるカウンタロードパルステ
スト入力信号とから前記カウンタのロードパルスを生成
し、テストモードを使用して、この生成した前記カウン
タのロードパルスが入力されたときに前記カウンタにロ
ードされる値を設定することを特徴とするカウンタテス
ト方法。 - 【請求項５】 テストモードを使用しない場合には、カ
ウンタロードパルステスト入力を無効にすることを特徴
とする請求項４記載のカウンタテスト方法。 - 【請求項６】 縦列接続するカウンタ数は任意の整数で
あることを特徴とする請求項４記載のカウンタテスト方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000356191A JP2002162443A (ja) | 2000-11-22 | 2000-11-22 | カウンタテスト回路及び方法並びに半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000356191A JP2002162443A (ja) | 2000-11-22 | 2000-11-22 | カウンタテスト回路及び方法並びに半導体デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002162443A true JP2002162443A (ja) | 2002-06-07 |
Family
ID=18828478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000356191A Pending JP2002162443A (ja) | 2000-11-22 | 2000-11-22 | カウンタテスト回路及び方法並びに半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002162443A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010266973A (ja) * | 2009-05-13 | 2010-11-25 | Nec Access Technica Ltd | 論理シミュレーション装置およびそのシミュレーション方法 |
-
2000
- 2000-11-22 JP JP2000356191A patent/JP2002162443A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010266973A (ja) * | 2009-05-13 | 2010-11-25 | Nec Access Technica Ltd | 論理シミュレーション装置およびそのシミュレーション方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03214809A (ja) | リニアフィードバック・シフトレジスタ | |
| JPH0627199A (ja) | 論理誤り検出のための内蔵自己テストを持つ集積回路チップ | |
| JPH0651028A (ja) | テスト・パターン発生装置 | |
| KR20020049387A (ko) | 고속 동작이 가능하고 순차적으로 2진 카운터 순서를 갖는카운터 회로 및 그 카운팅 방법 | |
| JPH04313119A (ja) | 疑似乱数パタン発生器 | |
| JPH07198799A (ja) | 高速化した試験パターン発生器 | |
| US6504407B2 (en) | Programmable high speed frequency divider | |
| JP2002162443A (ja) | カウンタテスト回路及び方法並びに半導体デバイス | |
| Mukherjee et al. | A Proposal for Design and Implementation of a Low Power Test Pattern Generator for BIST Applications | |
| Wang et al. | A 1.25 GHz 32-bit tree-structured carry lookahead adder using modified ANT logic | |
| JP3504316B2 (ja) | 多ビットカウンタ | |
| Voyiatzis et al. | On the generation of SIC pairs in optimal time | |
| JP5442522B2 (ja) | 半導体集積回路のテスト回路 | |
| US7123679B2 (en) | Counter having improved counting speed | |
| JP2010206603A (ja) | 遅延発生装置及びｉｃテスタ | |
| JP2003294812A (ja) | 半導体装置 | |
| JP4189729B2 (ja) | タイマーカウント値の非同期読み出し方法及びタイマー | |
| Bhojane et al. | Design and Analysis of a Random Number Generator on FPGA | |
| CN113935266A (zh) | 将模拟动态电路运用于数字测试工具的处理方法 | |
| JPH0547128B2 (ja) | ||
| JPS609286B2 (ja) | タイミング信号発生回路 | |
| Reddy et al. | Design And Testing of High Speed Multipliers By Using Liner Feedback Shift Register | |
| JP2598541Y2 (ja) | 半導体試験装置用タイミング発生器 | |
| JPS59223848A (ja) | 任意確率の２値乱数発生器 | |
| Al-Mousa et al. | Delay faults in dual-rail, self-reset wave-pipelined circuits |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040217 |