JPS59223848A - 任意確率の２値乱数発生器 - Google Patents
任意確率の２値乱数発生器Info
- Publication number
- JPS59223848A JPS59223848A JP58098516A JP9851683A JPS59223848A JP S59223848 A JPS59223848 A JP S59223848A JP 58098516 A JP58098516 A JP 58098516A JP 9851683 A JP9851683 A JP 9851683A JP S59223848 A JPS59223848 A JP S59223848A
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- JP
- Japan
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- stage
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- binary
- probability
- binary random
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/58—Random or pseudo-random number generators
- G06F7/582—Pseudo-random number generators
- G06F7/584—Pseudo-random number generators using finite field arithmetic, e.g. using a linear feedback shift register
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/58—Indexing scheme relating to groups G06F7/58 - G06F7/588
- G06F2207/581—Generating an LFSR sequence, e.g. an m-sequence; sequence may be generated without LFSR, e.g. using Galois Field arithmetic
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/58—Indexing scheme relating to groups G06F7/58 - G06F7/588
- G06F2207/583—Serial finite field implementation, i.e. serial implementation of finite field arithmetic, generating one new bit or trit per step, e.g. using an LFSR or several independent LFSRs; also includes PRNGs with parallel operation between LFSR and outputs
Landscapes
- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
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- Computational Mathematics (AREA)
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- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、任意確率の２値乱数を簡単な回路で高速に発
生させる装置に関するものである。
生させる装置に関するものである。
２値乱数は、各種の不規則信号の発生源や、論理回路の
テスト信号としてよく用いられている。
テスト信号としてよく用いられている。
普通の２値乱数ばＯと１からなる２値の系列で１の生じ
る確率Ｐが０．５である。ところが、最近２値乱数の用
途の拡大にともなって、°Ｐを０．５だけでなく０から
１までの任意の値に設定できる２値乱数発生器が要望さ
れている。
る確率Ｐが０．５である。ところが、最近２値乱数の用
途の拡大にともなって、°Ｐを０．５だけでなく０から
１までの任意の値に設定できる２値乱数発生器が要望さ
れている。
任意確率の２値乱数発生器として、サイフトロンノイズ
を利用した方法（佐藤、岸本：確率Ｐをもつ二進乱数発
生器について、第１回計測自動制御学会学術講演会５頁
６６〜頁６８）があるが、これは高速に再現性よく２値
乱数を発生できない。
を利用した方法（佐藤、岸本：確率Ｐをもつ二進乱数発
生器について、第１回計測自動制御学会学術講演会５頁
６６〜頁６８）があるが、これは高速に再現性よく２値
乱数を発生できない。
一方、最大周期列信号は、これらの欠点をもたず良質な
２値乱数とみなせるが、ｐが０．５に限定されているた
め、このままでは２値乱数源としては十分な機能を果た
さない。そのため１位相の異なる最大周期列信号のｌビ
ットなりＡ変換して、−構分布のアナログ不規則信号を
作り、これをＰに比例した直流参照電圧とアナログ比較
器で比較し器が必要となる。しかし、その速度は速くて
もせいぜい５００ｎＳで、ディジタル回路だけで発生さ
れる最大周期列信号の発生速度１ＱｎＳに比べて非常に
遅い。また、アナログ比較器を用いているためそのオフ
セント電圧によって生じる比較誤差も無視できないだけ
でなく９回路を動作させるために複数の直流電源を必要
とするなど多くの欠点をもっている。
２値乱数とみなせるが、ｐが０．５に限定されているた
め、このままでは２値乱数源としては十分な機能を果た
さない。そのため１位相の異なる最大周期列信号のｌビ
ットなりＡ変換して、−構分布のアナログ不規則信号を
作り、これをＰに比例した直流参照電圧とアナログ比較
器で比較し器が必要となる。しかし、その速度は速くて
もせいぜい５００ｎＳで、ディジタル回路だけで発生さ
れる最大周期列信号の発生速度１ＱｎＳに比べて非常に
遅い。また、アナログ比較器を用いているためそのオフ
セント電圧によって生じる比較誤差も無視できないだけ
でなく９回路を動作させるために複数の直流電源を必要
とするなど多くの欠点をもっている。
本発明は、２値乱数の１の生じる確率を任意に変えられ
て、しかも簡単な回路で高速に２値乱数を発生させるこ
とを目的としている。第１図は。
て、しかも簡単な回路で高速に２値乱数を発生させるこ
とを目的としている。第１図は。
本発明の回路構成の例で／＝４の場合を示している。ｎ
段シフトレジスタ１のｎ段目と適当な中間段の出力を２
の排他的論理和ゲートに加え、その出力ヲシフトレジス
タの１段目の入力にフィードバックして０次の最大周期
列信号を発生させる。
段シフトレジスタ１のｎ段目と適当な中間段の出力を２
の排他的論理和ゲートに加え、その出力ヲシフトレジス
タの１段目の入力にフィードバックして０次の最大周期
列信号を発生させる。
位相差の異なる４つの最大周期列信号を作るために、１
のシフトレジスタの１段目とに＋１段目。
のシフトレジスタの１段目とに＋１段目。
２段目と２に＋１段目、６段目と３に＋１段目をゲート
３．４．５でそれぞれ排他的論理和している。
３．４．５でそれぞれ排他的論理和している。
これらの６個と１段目だけの出力を、４ビツトの２進数
とみなせば、最大周期列の性質から、この２進数は０か
ら１５までの値を全く゛ランダムにとり、最大周期列の
一周期内において一様分布の乱数となる。この乱数の発
生速度は、１のシフトレジスタに加えるクロックパルス
発生器９のパルス周期と同一であるので、１個当り１０
ｎＳ程度にするのは簡単である。この一様乱数Ｕｉを直
接に４ビツトのディジタル比較器６の一方の入力に加え
他方の入力には７から２進表現の参照型Ｖを加えれば、
比較器６の出力ｒＬは、Ｕｉ≧■のとぎ論理１、Ｕｉ＜
Ｖのとき論理０とする２値乱数となる。
とみなせば、最大周期列の性質から、この２進数は０か
ら１５までの値を全く゛ランダムにとり、最大周期列の
一周期内において一様分布の乱数となる。この乱数の発
生速度は、１のシフトレジスタに加えるクロックパルス
発生器９のパルス周期と同一であるので、１個当り１０
ｎＳ程度にするのは簡単である。この一様乱数Ｕｉを直
接に４ビツトのディジタル比較器６の一方の入力に加え
他方の入力には７から２進表現の参照型Ｖを加えれば、
比較器６の出力ｒＬは、Ｕｉ≧■のとぎ論理１、Ｕｉ＜
Ｖのとき論理０とする２値乱数となる。
このとき、 ｒλの１の生じる確率ｐは８で設定され、
参照電圧Ｖとつぎの関係にある。
参照電圧Ｖとつぎの関係にある。
■
ｐ＝−
２／
デ（ジタル比較器の動作速度は、／の大小にかかわらず
、シフトレジスタのそれとほぼ同一の１０ｎｓ程度で極
めて速い。したがって、９のクロックパルス発生器のパ
ルス周期を１０ｎＳに設定すれば１０ ｎＳ毎に１個の
２鎮乱数が生じ、その速度は。
、シフトレジスタのそれとほぼ同一の１０ｎｓ程度で極
めて速い。したがって、９のクロックパルス発生器のパ
ルス周期を１０ｎＳに設定すれば１０ ｎＳ毎に１個の
２鎮乱数が生じ、その速度は。
従来ＯＤＡ変換器を用いた場合に比べ、少なくとも５０
倍となる。一方ディジタル比較器は、ｌに関係なく比較
誤差が零てあり、しかも、ＩＣ化されており、ｆＭめで
安価でかつ単一の５ｖ電源で動作するので、全体の製作
費用も安くなるなど多くの利点をもつ。ところで、得ら
れた２値乱数Ｒｉの統計的性質は、１個の最大周期列信
号間の位相差に関係し、第１図のような方法が最もよい
。
倍となる。一方ディジタル比較器は、ｌに関係なく比較
誤差が零てあり、しかも、ＩＣ化されており、ｆＭめで
安価でかつ単一の５ｖ電源で動作するので、全体の製作
費用も安くなるなど多くの利点をもつ。ところで、得ら
れた２値乱数Ｒｉの統計的性質は、１個の最大周期列信
号間の位相差に関係し、第１図のような方法が最もよい
。
以上詳細に説明したように１本発明は、簡単な回路で高
速に２値乱数を発生させることが出来る。
速に２値乱数を発生させることが出来る。
したがって、これを各種の乱数や不規則信号の発生源に
用いれば、モンテカルロ法によるシミュレーション実験
が迅速にかつ容易になったり、あるいは、ＩＣやＬＳＩ
などの論理回路の故障診断が高速に行なわれるようにな
る。
用いれば、モンテカルロ法によるシミュレーション実験
が迅速にかつ容易になったり、あるいは、ＩＣやＬＳＩ
などの論理回路の故障診断が高速に行なわれるようにな
る。
第１図は、任意確率の２値乱数発生器の原理図である。
１はｎ段シフトレジヌタ、２，３，４゜５は排他的論理
和ゲート、６はディジタル比較器。 ８は２値乱数の１の生じる確率Ｐを設定する回路。 ７はＰに相当する参照電圧Ｖを２進数に変換する回路、
９は１のシフトレジスタを動作させるクロックパルス発
生器である。 特許出願人工業技術院長 川田裕部
和ゲート、６はディジタル比較器。 ８は２値乱数の１の生じる確率Ｐを設定する回路。 ７はＰに相当する参照電圧Ｖを２進数に変換する回路、
９は１のシフトレジスタを動作させるクロックパルス発
生器である。 特許出願人工業技術院長 川田裕部
Claims (1)
- 【特許請求の範囲】 最大周期列信号を発生している多段シフトレジスタの適
当な段の出力を排他的論理和して１位相のずれた最大周
期列信号を１組作り、ｌビットの２進数とみない これ
をｌビットのディジタル参照電圧と、ｌビットのディジ
タル比較器で比較することを特徴として、０と１からな
る２値乱数の１の生じる確率を参照電圧を調整し゛〔任
意に変え得る２値乱数発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098516A JPS59223848A (ja) | 1983-06-01 | 1983-06-01 | 任意確率の２値乱数発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58098516A JPS59223848A (ja) | 1983-06-01 | 1983-06-01 | 任意確率の２値乱数発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59223848A true JPS59223848A (ja) | 1984-12-15 |
Family
ID=14221811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58098516A Pending JPS59223848A (ja) | 1983-06-01 | 1983-06-01 | 任意確率の２値乱数発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59223848A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6857003B2 (en) | 2000-07-24 | 2005-02-15 | Niigata University | Method of generating random numbers |
| JP2005086670A (ja) * | 2003-09-10 | 2005-03-31 | Toshiba Corp | 暗号化／復号モジュール |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5913415A (ja) * | 1982-07-14 | 1984-01-24 | Oteru Kan | ランダム２値符号列発生装置 |
-
1983
- 1983-06-01 JP JP58098516A patent/JPS59223848A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5913415A (ja) * | 1982-07-14 | 1984-01-24 | Oteru Kan | ランダム２値符号列発生装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6857003B2 (en) | 2000-07-24 | 2005-02-15 | Niigata University | Method of generating random numbers |
| JP2005086670A (ja) * | 2003-09-10 | 2005-03-31 | Toshiba Corp | 暗号化／復号モジュール |
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