CN113935266A - 将模拟动态电路运用于数字测试工具的处理方法 - Google Patents

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Abstract

本发明为一种将模拟动态电路运用于数字测试工具的处理方法，包括下列步骤：(a)提供晶体管层次表示的一模拟动态电路；(b)根据该模拟动态电路中多个晶体管的运行设计对应的多个等效模型；(c)进行一取代动作，以所述等效模型取代该模拟动态电路中的多个动态逻辑元件，并形成门层次表示的该模拟动态电路；(d)将门层次表示的该模拟动态电路导入一数字测试工具以产生一测试图样；以及(e)以该测试图样来测试晶体管层次表示的该模拟动态电路。

Description

将模拟动态电路运用于数字测试工具的处理方法
技术领域
本发明是一种集成电路测试工具的应用方法，且特别涉及一种将模拟动态电路运用于数字测试工具的处理方法。
背景技术
在集成电路中，动态电路(dynamic circuit)具有较高速、省面积、低耗能的优点。因此，动态电路已经被设计在中央处理器(CPU)、以及特殊应用集成电路(ASIC)中。相较于动态电路，静态电路(static circuit)具有较佳的抗噪声能力，但是静态电路有面积较大、速度较慢的缺点
动态电路与静态电路的差异在于动态电路中会使用时钟信号(clock signal)来运行，而静态电路中则没有时钟信号。
举例来说，静态电路可由各种静态逻辑元件(static logic element)，例如非门(反闸，NOT gate)、与门(及闸，AND gate)、与非门(反及闸，NAND gate)、或门(或闸，ORgate)、或非门(反或闸，NOR gate)、异或门(互斥或闸，XOR gate)等等，构成静态组合逻辑电路(static combination logic circuit)。
动态电路可由各种动态逻辑元件(dynamic logic element)，例如动态非门(动态反闸，dynamic NOT)、动态与门(动态及闸，dynamic AND)、动态与非门(动态反及闸，dynamic NAND)、动态或门(动态或闸，dynamic OR)、动态或非门(动态反或闸，dynamicNOR)、动态异或门(动态互斥或闸，dynamic XOR)等等，构成动态组合逻辑电路(dynamiccombination logic circuit)。
另外，在实际的电路设计中，静态电路是以较高阶的门层次(闸层次，Gate Level)来表示，而动态电路是以较低阶的晶体管层次(Transistor Level)来表示。下面进行说明。
请参照图1A与图1B，其所示出为一位元半加器(1-bit Half-Adder)的静态电路以及动态电路示意图。如图1A所示，静态半加器(static half adder)110包括一异或门(XORgate)112与一与门(AND gate)114。异或门112的二输入端分别接收第一输入信号A与第二输入信号B，异或门112的输出端产生加总信号S。与门114的二输入端分别接收第一输入信号A与第二输入信号B，与门114的输出端产生进位信号C。
静态半加器110可将第一信号A与第二信号B相加，并产生加总信号S与进位信号C。举例来说，当第一信号A与第二信号B皆为“0”时，加总信号S与进位信号C皆为“0”。当第一信号A与第二信号B为“1，0”或者“0，1”时，加总信号S为“1”，且进位信号C为“0”。当第一信号A与第二信号B皆为“1”时，加总信号S为“0”，且进位信号C为“1”。其中，“1”为逻辑高电平，“0”为逻辑低电平。
再者，如图1B所示，动态半加器(dynamic half adder)120包括多个晶体管a1～a8、b1～b6、c1。其中，晶体管a1～a8、c1组合成动态异或门(dynamic XOR)。晶体管b1～b6、c1组合成动态与门(dynamic AND)。另外，时钟信号CLK控制动态异或门(dynamic XOR)中的晶体管a1、c1。时钟信号CLK控制动态与门(dynamic AND)中的晶体管b1、c1。换言之，动态半加器120接收时钟信号CLK、第一信号A、第二信号B，产生加总信号S与进位信号C。
当时钟信号CLK为逻辑低电平(例如接地电压GND)时，为预充电相位(pre-chargephase)，使得加总信号S与进位信号C维持在逻辑低电平。当时钟信号CLK为逻辑高电平(例如供应电压Vdd)时，为运算相位(evaluation phase)。此时，动态半加器120可将第一信号A与第二信号B相加，并产生加总信号S与进位信号C。其详细运行原理此处不再赘述。
基本上，随着电路的功能增加，电路的复杂度也会增加。举例来说，一位元静态全加器(1-bit static full adder)可利用两个一位元静态半加器以及一个或门(OR gate)组成。明显地，一位元静态全加器中的静态逻辑元件(static logic element)数目更多，连接关系更复杂。
同理，一位元动态全加器中将会有更多的晶体管所组成。再者，设计在中央处理器(CPU)中的加法器至少为32位元加法器(32bit adder)，因此可以预见32位元动态加法器中的晶体管数量更多且连接关系更加复杂。
当静态电路与动态电路设计完成后，需要利用测试工具来验证电路是否可以正常运行。自动测试图样产生系统(Automatic test pattern generation，以下简称ATPG)为一种数字测试工具(digital testing tool)，其可产生测试图样(test pattern)供给数字电路(digital circuit)进行测试使用。换言之，ATPG适合运用于以门层次(Gate Level)来表示的静态电路。
当静态电路设计完成后，可将静态电路导入ATPG系统。此数字测试工具可针对静态电路的输入端点、输出端点以及内部所有的节点(node)产生测试图样(test pattern)。之后，即可利用测试图样来测试静态电路。于进行测试时，可将测试图样输入静态电路，并且根据静态电路内的节点与输出端所产生的数据与预期的数据是否相符，并决定静态电路是否能够正常运行，或者出现设计错误。换言之，ATPG所产生的测试图样对于静态电路来说有绝佳的测试覆盖率(test coverage)。
然而，动态电路为一种模拟电路。此模拟动态电路的运行是根据信号的高低电平来开启或关闭晶体管，并驱动下一级的晶体管。因此，模拟动态电路中包括多驱动路径(multi-drive path)、上拉路径(pull-up path)、下拉路径(pull-down path)、回路(loop)等等。
由于动态电路是以晶体管层次(Transistor Level)来表示，因此不适用于数字测试工具。换言之，由于模拟动态电路中的节点连接至各种路径或者回路，所以ATPG无法针对模拟动态电路的内部节点(node)来产生测试图样(test pattern)。因此，将模拟动态电路导入ATPG系统时，其测试覆盖率(test coverage)将非常差。
发明内容
本发明提出一种将模拟动态电路运用于数字测试工具的处理方法，包括下列步骤：(a)提供晶体管层次表示的一模拟动态电路；(b)根据该模拟动态电路中多个晶体管的运行设计对应的多个等效模型；(c)进行一取代动作，以所述等效模型取代该模拟动态电路中的多个动态逻辑元件，并形成门层次表示的该模拟动态电路；(d)将门层次表示的该模拟动态电路导入一数字测试工具以产生一测试图样；以及(e)以该测试图样来测试晶体管层次表示的该模拟动态电路。
附图说明
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图作详细说明如下:
图1A与图1B为一位元半加器的静态电路以及动态电路示意图。
图2为本发明的处理方法流程图。
图3A与图3B为动态异或门与动态与门及其等效模型。
图4A至图4C为动态与非门、动态或非门与动态与或非门及其等效模型。
其中，附图标记说明如下：
110，120：半加器
112：异或门
114：与门
S202～S210：步骤流程
具体实施方式
针对现有模拟动态电路无法运用于数字测试工具的问题。本发明提出一种将模拟动态电路运用于数字测试工具的处理方法。
在本发明的处理方法中，提供等效模型(equivalent model)用来取代模拟动态电路中的动态逻辑元件，使得模拟动态电路可以门层次(Gate Level)来表示，并导入数字测试工具(digital testing tool)用以产生测试图样(test pattern)。之后，于模拟动态电路进行测试时，将测试图样运用模拟动态电路，以提高测试覆盖率(test coverage)。
请参照图2，其所示出为本发明的处理方法流程图。当模拟动态电路设计完成后，即可开始进行本发明的处理方法。首先，提供晶体管(Transistor Level)层次表示的模拟动态电路(步骤S202)。
接着，根据模拟动态电路中晶体管的运行设计对应的等效模型(步骤S204)。由于模拟动态电路中是利用晶体管组成各种动态逻辑元件，因此针对每一个动态逻辑元件可以设计对应的一等效模型。根据本发明的实施例，利用硬件描述语言(Hard DescriptionLanguage，简称HDL)来设计等效模型。举例来说，利用硬件描述语言Verilog来将动态逻辑元件的功能(function)转换为门层次(Gate Level)所表示的等效模型。
之后，进行取代动作，以等效模型取代模拟动态电路中的动态逻辑元件，并形成门层次(Gate Level)表示的模拟动态电路(步骤S206)。换言之，于取代动作完成后，模拟动态电路中的所有动态逻辑元件会由对应的等效模型所取代，使得模拟动态电路成为以门层次(Gate Level)所表示的模拟动态电路。
接着，将门层次(Gate Level)表示的模拟动态电路导入数字测试工具以产生测试图样(步骤S208)。亦即，将门层次(Gate Level)表示的模拟动态电路导入ATPG系统，并针对模拟动态电路的输入端点、输出端点以及内部所有的节点(node)产生测试图样。
当测试图样产生之后，即可利用测试图样来测试晶体管层次表示的模拟动态电路(步骤S210)。于进行测试时，可将测试图样输入晶体管层次表示的模拟动态电路，并且根据晶体管层次表示的模拟动态电路内的节点与输出端所产生的数据来判断是否与预期的数据相符。于相符时，即确认模拟动态电路能正常运行；于不相符时，判断模拟动态电路设计错误。
换言之，运用本发明的处理方法，可将晶体管层次(Transistor Level)表示的模拟动态电路转换成为将门层次(Gate Level)表示的模拟动态电路。因此，转换后的模拟动态电路可以顺利地导入ATPG系统，使得ATPG系统所产生的测试图样对于模拟动态电路来说有好的测试覆盖率(test coverage)。
以下以一位元动态半加器(1-bit Dynamic Half-Adder)为例来说明本发明的处理方法。由图1B可知，动态半加器120为晶体管层次(Transistor Level)表示的模拟动态电路。再者，根据模拟动态电路的运行可知，晶体管a1～a8、c1组合成动态异或门(dynamicXOR)。另外，晶体管b1～b6、c1组合成动态及闸(dynamic AND)。
如图3A所示，根据动态异或门(dynamic XOR)的功能(function)，进一步转换为Verilog码(Verilog code)作为动态异或门(dynamic XOR)的等效模型。亦即，动态异或门(dynamic XOR)的等效模型为：
//equivalent model XOR
if CLK＝0
S＝1
if CLK＝1
S＝(not(A)and(B))or((A)and not(B))
如图3B所示，根据动态与门(dynamic AND)的功能(function)，进一步转换为Verilog码(Verilog code)作为动态与门(dynamic AND)的等效模型。亦即，动态与门(dynamic AND)的等效模型为：
//equivalent model AND
if CLK＝0
C＝1
if CLK＝1
C＝(A and B)
当等效模型完成之后，即可进行取代动作，以等效模型取代一位元动态半加器(1-bit Dynamic Half-Adder)中的动态异或门(dynamic XOR)与动态与门(dynamic AND)，并形成门层次(Gate Level)所表示的一位元动态半加器(1-bit Dynamic Half-Adder)。
接着，将门层次(Gate Level)表示的一位元动态半加器(1-bit Dynamic Half-Adder)导入ATPG系统，并针对模拟动态电路的输入端点、输出端点以及内部所有的节点(node)产生测试图样。当测试图样产生之后，即可利用测试图样来测试一位元动态半加器(1-bit Dynamic Half-Adder)。
当然，除了上述的动态异或门(dynamic XOR)与动态及闸(dynamic AND)之外，也可以先设计各种动态逻辑元件的等效模型，存储于数据库中。当模拟动态电路进行取代动作时，可直接由数据库中选取对应的等效模型。以下以图4A至图4C简单介绍其他动态逻辑元件的等效模型。
如图4A所示，其为动态与非门(dynamic NAND)的等效模型。根据动态与非门(dynamic NAND)的功能(function)可设计其等效模型为：
//equivalent model NAND
if CLK＝0
OUT＝1
if CLK＝1
OUT＝not(A and B)
如图4B所示，其为动态或非门(dynamic NOR)的等效模型。根据动态或非门(dynamic NOR)的功能(function)可设计其等效模型为：
//equivalent model NOR
if CLK＝0
OUT＝1
if CLK＝1
OUT＝not(A or B)
如图4C所示，其为动态与或非门(dynamic and-or-inverter(AOI))的等效模型。根据动态与或非门(dynamic AOI)的功能(function)可设计其等效模型为：
//equivalent model AOI
if CLK＝0
OUT＝1
if CLK＝1
OUT＝not(A and(B or C))
当然，除了上述动态逻辑元件的等效模型之外，在此领域的技术人员也可以根据本发明所披露的技术特征来自行设计各种等效模型，使得每一个等效模型皆有对应的Verilog码，并存储于数据库中，可运用于本发明。
由以上的说明可知，本发明提出一种将模拟动态电路运用于数字测试工具的处理方法。本发明可将晶体管层次(Transistor Level)表示的模拟动态电路转换成为门层次(Gate Level)表示的模拟动态电路，使得转换后的模拟动态电路可以顺利地导入ATPG系统，使得ATPG系统所产生的测试图样对于模拟动态电路来说有好的测试覆盖率(testcoverage)。
综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作各种的变动与润饰。因此，本发明的保护范围当视权利要求所界定者为准。

Claims (8)

1.一种将模拟动态电路运用于数字测试工具的处理方法，该处理方法包括下列步骤：
(a)提供晶体管层次表示的一模拟动态电路；
(b)根据该模拟动态电路中多个晶体管的运行设计对应的多个等效模型；
(c)进行一取代动作，以所述等效模型取代该模拟动态电路中的多个动态逻辑元件，并形成门层次表示的该模拟动态电路；
(d)将门层次表示的该模拟动态电路导入一数字测试工具以产生一测试图样；以及
(e)以该测试图样来测试晶体管层次表示的该模拟动态电路。
2.如权利要求1所述的处理方法，其中，该数字测试工具为一自动测试图样产生系统。
3.如权利要求1所述的处理方法，其中，所述等效模型存储于一数据库。
4.如权利要求1所述的处理方法，还包括：利用一硬件描述语言来设计每一该等效模型。
5.如权利要求4所述的处理方法，其中，该硬件描述语言为一Verilog硬件描述语言。
6.如权利要求5所述的处理方法，其中，每一该等效模型皆具有对应的一Verilog码。
7.如权利要求1所述的处理方法，还包括：将该测试图样输入晶体管层次表示的该模拟动态电路，并且根据晶体管层次表示的该模拟动态电路内的多个节点与至少一输出端所产生的数据来判断是否与预期的数据相符。
8.如权利要求7所述的处理方法，还包括：当与预期的数据相符时，确认该模拟动态电路正常运行；以及，当与预期的数据不相符时，判断该模拟动态电路设计错误。
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