TWI719917B - 將類比動態電路運用於數位測試工具的處理方法 - Google Patents

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Abstract

本發明為一種將類比動態電路運用於數位測試工具的處理方法，包括下列步驟：(a) 提供電晶體層次表示的一類比動態電路；(b) 根據該類比動態電路中複數個電晶體的運作設計對應的多個等效模型；(c) 進行一取代動作，以該些等效模型取代該類比動態電路中的多個動態邏輯元件，並形成閘層次表示的該類比動態電路；(d) 將閘層次表示的該類比動態電路導入一數位測試工具以產生一測試圖樣；以及，(e) 以該測試圖樣來測試電晶體層次表示的該類比動態電路。

Description

將類比動態電路運用於數位測試工具的處理方法
本發明是一種積體電路測試工具的應用方法，且特別是有關於一種將類比動態電路運用於數位測試工具的處理方法。
在積體電路中，動態電路(dynamic circuit)具有較高速、省面積、低耗能的優點。因此，動態電路已經被設計在中央處理器(CPU)、以及特殊應用集成電路(ASIC)中。相較於動態電路，静態電路(static circuit)具有較佳的抗雜訊能力，但是静態電路有面積較大、速度較慢的缺點
動態電路與靜態電路的差異在於動態電路中會使用時脈信號(clock signal)來運作，而靜態電路中則沒有時脈信號。
舉例來說，靜態電路可由各種靜態邏輯元件(static logic element)，例如反閘(NOT gate)、及閘(AND gate)、反及閘(NAND gate)、或閘(OR gate)、反或閘(NOR gate)、互斥或閘(XOR gate)等等，構成靜態組合邏輯電路(static combination logic circuit)。
動態電路可由各種動態邏輯元件(dynamic logic element)，例如動態反閘(dynamic NOT)、動態及閘(dynamic AND)、動態反及閘(dynamic NAND)、動態或閘(dynamic OR)、反或閘(dynamic NOR)、動態互斥或閘(dynamic XOR)等等，構成動態組合邏輯電路(dynamic combination logic circuit)。
另外，在實際的電路設計中，靜態電路係以較高階的閘層次(Gate Level)來表示，而動態電路係以較低階的電晶體層次(Transistor Level)來表示。以下說明之。
請參照第1A圖與第1B圖，其所繪示為一位元半加器(1-bit Half-Adder)的靜態電路以及動態電路示意圖。如第1A圖所示，靜態半加器(static half adder)110包括一互斥或閘(XOR gate)112與一及閘(AND gate)114。互斥或閘112的二輸入端分別接收第一輸入信號A與第二輸入信號B，互斥或閘112的輸出端產生加總信號S。汲閘114的二輸入端分別接收第一輸入信號A與第二輸入信號B，及閘114的輸出端產生進位信號C。
靜態半加器110可將第一信號A與第二信號B相加，並產生加總信號S與進位信號C。舉例來說，當第一信號A與第二信號B皆為"0"時，加總信號S與進位信號C皆為"0"。當第一信號A與第二信號B為"1,0"或者"0,1"時，加總信號S為"1"，且進位信號C為"0"。當第一信號A與第二信號B皆為"1"時，加總信號S為"0"，且進位信號C為"1"。其中，"1"為邏輯高準位，"0"為邏輯低準位。
再者，如第1B圖所示，動態半加器(dynamic half adder)120包括多個電晶體a1~a8、b1~b6、c1。其中，電晶體a1~a8、c1組合成動態互斥或閘(dynamic XOR)。電晶體b1~b6、c1組合成動態及閘(dynamic AND)。另外，時脈信號 CLK控制動態互斥或閘(dynamic XOR)中的電晶體a1、c1。時脈信號 CLK控制動態及閘(dynamic AND)中的電晶體b1、c1。換言之，動態半加器120接收時脈信號CLK、第一信號A、第二信號 B，產生加總信號S與進位信號C。
當時脈信號CLK為邏輯低準位(例如接地電壓GND)時，為預充電相位(pre-charge phase)，使得加總信號S與進位信號C維持在邏輯低準位。當時脈信號CLK為邏輯高準位(例如供應電壓Vdd)時，為運算相位(evaluation phase)。此時，動態半加器120可將第一信號A與第二信號B相加，並產生加總信號S與進位信號C。其詳細運作原理此處不再贅述。
基本上，隨著電路的功能增加，電路的複雜度也會增加。舉例來說，一位元靜態全加器(1-bit static full adder)可利用二個一位元靜態半加器以及一個或閘(OR gate)組成。明顯地，一位元靜態全加器中的靜態邏輯元件(static logic element)數目更多，連接關係更複雜。
同理，一位元動態全加器中將會有更多的電晶體所組成。再者，設計在中央處理器(CPU)中的加法器至少為32位元加法器(32 bit adder)，因此可以預見32位元動態加法器中的電晶體數量更多且連接關係更加複雜。
當靜態電路與動態電路設計完成後，需要利用測試工具來驗證電路是否可以正常運作。自動測試圖樣產生系統(Automatic test pattern generation，以下簡稱ATPG)為一種數位測試工具(digital testing tool)，其可產生測試圖樣(test pattern)供給數位電路(digital circuit)進行測試使用。換言之，ATPG適合運用於以閘層次(Gate Level)來表示的靜態電路。
當靜態電路設計完成後，可將靜態電路導入ATPG系統。此數位測試工具可針對靜態電路的輸入端點、輸出端點以及內部所有的節點(node)產生測試圖樣(test pattern)。之後，即可利用測試圖樣來測試靜態電路。於進行測試時，可將測試圖樣輸入靜態電路，並且根據靜態電路內的節點與輸出端所產生的資料與預期的資料是否相符，並決定靜態電路是否能夠正常運作，或者出現設計錯誤。換言之， ATPG所產生的測試圖樣對於靜態電路來說有絕佳的測試覆蓋率(test coverage)。
然而，動態電路為一種類比電路。此類比動態電路的運作係根據信號的高低準位來開啟或關閉電晶體，並驅動下一級的電晶體。因此，類比動態電路中包括多驅動路徑(multi-drive path)、上拉路徑(pull-up path)、下拉路徑(pull-down path)、迴路(loop)等等。
由於動態電路係以電晶體層次(Transistor Level)來表示，因此不適用於數位測試工具。換言之，由於類比動態電路中的節點連接至各種路徑或者迴路，所以ATPG無法針對類比動態電路的內部節點(node)來產生測試圖樣(test pattern)。因此，將類比動態電路導入ATPG系統時， 其測試覆蓋率(test coverage)將非常差。
本發明提出一種將類比動態電路運用於數位測試工具的處理方法，包括下列步驟：(a) 提供電晶體層次表示的一類比動態電路；(b) 根據該類比動態電路中複數個電晶體的運作設計對應的多個等效模型；(c) 進行一取代動作，以該些等效模型取代該類比動態電路中的多個動態邏輯元件，並形成閘層次表示的該類比動態電路；(d) 將閘層次表示的該類比動態電路導入一數位測試工具以產生一測試圖樣；以及，(e) 以該測試圖樣來測試電晶體層次表示的該類比動態電路。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下:
針對習知類比動態電路無法運用於數位測試工具的問題。本發明提出一種將類比動態電路運用於數位測試工具的處理方法。
在本發明的處理方法中，提供等效模型(equivalent model)用來取代類比動態電路中的動態邏輯元件，使得類比動態電路可以閘層次(Gate Level)來表示，並導入數位測試工具(digital testing tool)用以產生測試圖樣(test pattern)。之後，於類比動態電路進行測試時，將測試圖樣運用類比動態電路，以提高測試覆蓋率(test coverage)。
請參照第2圖，其所繪示為本發明的處理方法流程圖。當類比動態電路設計完成後，即可開始進行本發明的處理方法。首先，提供電晶體 (Transistor Level)層次表示的類比動態電路(步驟S202)。
接著，根據類比動態電路中電晶體的運作設計對應的等效模型(步驟S204)。由於類比動態電路中是利用電晶體組成各種動態邏輯元件，因此針對每一個動態邏輯元件可以設計對應的一等效模型。根據本發明的實施例，利用硬體描述語言(Hard Description Language，簡稱HDL)來設計等效模型。舉例來說，利用硬體描述語言Verilog來將動態邏輯元件的功能(function)轉換為閘層次(Gate Level)所表示的等效模型。
之後，進行取代動作，以等效模型取代類比動態電路中的動態邏輯元件，並形成閘層次(Gate Level)表示的類比動態電路(步驟S206)。換言之，於取代動作完成後，類比動態電路中的所有動態邏輯元件會由對應的等效模型所取代，使得類比動態電路成為以閘層次(Gate Level)所表示的類比動態電路。
接著，將閘層次(Gate Level)表示的類比動態電路導入數位測試工具以產生測試圖樣(步驟 S208)。亦即，將閘層次(Gate Level)表示的類比動態電路導入ATPG系統，並針對類比動態電路的輸入端點、輸出端點以及內部所有的節點(node)產生測試圖樣。
當測試圖樣產生之後，即可利用測試圖樣來測試電晶體層次表示的類比動態電路(步驟S210)。於進行測試時，可將測試圖樣輸入電晶體層次表示的類比動態電路，並且根據電晶體層次表示的類比動態電路內的節點與輸出端所產生的資料來判斷是否與預期的資料相符。於相符時，即確認類比動態電路能正常運作；於不相符時，判斷類比動態電路設計錯誤。
換言之，運用本發明的處理方法，可將電晶體層次(Transistor Level)表示的類比動態電路轉換成為將閘層次(Gate Level)表示的類比動態電路。因此，轉換後的類比動態電路可以順利地導入ATPG系統，使得ATPG系統所產生的測試圖樣對於類比動態電路來說有好的測試覆蓋率(test coverage)。
以下以之一位元動態半加器(1-bit Dynamic Half-Adder)為例來說明本發明的處理方法。由第1B圖可知，動態半加器120為電晶體層次(Transistor Level)表示的類比動態電路。再者，根據類比動態電路的運作可知，電晶體a1~a8、c1組合成動態互斥或閘(dynamic XOR)。另外，電晶體b1~b6、c1組合成動態及閘(dynamic AND)。
如第3A圖所示，根據動態互斥或閘(dynamic XOR)的功能(function)，進一步轉換為Verilog碼(Verilog code)作為動態互斥或閘(dynamic XOR)的等效模型。亦即，動態互斥或閘(dynamic XOR)的等效模型為： //equivalent model XOR if CLK=0 S=1 if CLK=1 S=(not (A) and (B)) or ((A) and not (B))
如第3B圖所示，根據動態及閘(dynamic AND)的功能(function)，進一步轉換為Verilog碼(Verilog code)作為動態及閘(dynamic AND)的等效模型。亦即，動態及閘(dynamic AND)的等效模型為： //equivalent model AND if CLK=0 C=1 if CLK=1 C=(A and B)
當等效模型完成之後，即可進行取代動作，以等效模型取代一位元動態半加器(1-bit Dynamic Half-Adder)中的動態互斥或閘(dynamic XOR)與動態及閘(dynamic AND)，並形成閘層次(Gate Level)所表示的一位元動態半加器(1-bit Dynamic Half-Adder)。
接著，將閘層次(Gate Level)表示的一位元動態半加器(1-bit Dynamic Half-Adder)導入ATPG系統，並針對類比動態電路的輸入端點、輸出端點以及內部所有的節點(node)產生測試圖樣。當測試圖樣產生之後，即可利用測試圖樣來測試一位元動態半加器(1-bit Dynamic Half-Adder)。
當然，除了上述的動態互斥或閘(dynamic XOR)與動態及閘(dynamic AND)之外，也可以先設計各種動態邏輯元件的等效模型，儲存於資料庫中。當類比動態電路進行取代動作時，可直接由資料庫中選取對應的等效模型。以下以第4A圖至第4C圖簡單介紹其他動態邏輯元件的等效模型。
如第4A圖所示，其為動態反及閘(dynamic NAND)的等效模型。根據動態反及閘(dynamic NAND)的功能(function)可設計其等效模型為： //equivalent model NAND if CLK=0 OUT=1 if CLK=1 OUT=not (A and B)
如第4B圖所示，其為動態反或閘(dynamic NOR)的等效模型。根據動態反或閘(dynamic NOR)的功能(function)可設計其等效模型為： //equivalent model NOR if CLK=0 OUT=1 if CLK=1 OUT=not (A or B)
如第4C圖所示，其為動態及或反閘(dynamic and-or-inverter (AOI))的等效模型。根據動態及或反閘(dynamic AOI)的功能(function)可設計其等效模型為： //equivalent model AOI if CLK=0 OUT=1 if CLK=1 OUT=not (A and (B or C))
當然，除了上述動態邏輯元件的等效模型之外，在此領域的技術人員也可以根據本發明所皆露的技術特徵來自行設計各種等效模型，使得每一個等效模型皆有對應的Verilog碼，並儲存於資料庫中，可運用於本發明。
由以上的說明可知，本發明提出一種將類比動態電路運用於數位測試工具的處理方法。本發明可將電晶體層次(Transistor Level)表示的類比動態電路轉換成為將閘層次(Gate Level)表示的類比動態電路，使得轉換後的類比動態電路可以順利地導入ATPG系統，使得ATPG系統所產生的測試圖樣對於類比動態電路來說有好的測試覆蓋率(test coverage)。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
110, 120:半加器 112:互斥或閘 114:及閘 S202~S210:步驟流程
第1A圖與第1B圖為一位元半加器的靜態電路以及動態電路示意圖。 第2圖為本發明的處理方法流程圖。 第3A圖與第3B圖為動態互斥或閘與動態及閘及其等效模型。 第4A圖至第4C圖為動態反及閘、動態反或閘與動態及或反閘及其等效模型。
S202~S210:步驟流程

Claims (8)

  1. 一種將類比動態電路運用於數位測試工具的處理方法，該處理方法包括下列步驟： (a) 提供電晶體層次表示的一類比動態電路； (b) 根據該類比動態電路中複數個電晶體的運作設計對應的多個等效模型； (c) 進行一取代動作，以該些等效模型取代該類比動態電路中的多個動態邏輯元件，並形成閘層次表示的該類比動態電路； (d) 將閘層次表示的該類比動態電路導入一數位測試工具以產生一測試圖樣；以及 (e) 以該測試圖樣來測試電晶體層次表示的該類比動態電路。
  2. 如請求項1所述之處理方法，其中該數位測試工具為一自動測試圖樣產生系統。
  3. 如請求項1所述之處理方法，其中該些等校模型儲存於一資料庫。
  4. 如請求項1所述之處理方法，更包括：利用一硬體描述語言來設計每一該等效模型。
  5. 如請求項4所述之處理方法，其中該硬體描述語言為一Verilog硬體描述語言。
  6. 如請求項5所述之處理方法，其中每一該等校模型皆具有對應的一Verilog碼。
  7. 如請求項1所述之處理方法，更包括：將該測試圖樣輸入電晶體層次表示的該類比動態電路，並且根據電晶體層次表示的該類比動態電路內的複數個節點與至少一輸出端所產生的資料來判斷是否與預期的資料相符。
  8. 如請求項7所述之處理方法，更包括：當與預期的資料相符時，確認該類比動態電路正常運作；以及，當與預期的資料不相符時，判斷該類比動態電路設計錯誤。
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