TWI653543B - 電路編碼方法與電路架構的辨識方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 48
- 239000000758 substrate Substances 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 239000010931 gold Substances 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- 229910052760 oxygen Inorganic materials 0.000 claims 1
- 239000001301 oxygen Substances 0.000 claims 1
- 239000013078 crystal Substances 0.000 abstract description 2
- 230000006399 behavior Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000004590 computer program Methods 0.000 description 2
- 238000011960 computer-aided design Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
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- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
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- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3323—Design verification, e.g. functional simulation or model checking using formal methods, e.g. equivalence checking or property checking
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2111/00—Details relating to CAD techniques
- G06F2111/20—Configuration CAD, e.g. designing by assembling or positioning modules selected from libraries of predesigned modules
Abstract
本發明揭露了電路編碼方法與電路架構的辨識方法。電路編碼方法應用於一電路的電路架構辨識流程。電路編碼方法包含:將該電路所有電晶體逐一選取為目標電晶體;當該目標電晶體之一端點電性連接(DC Connect)該電壓源或接地埠,將該端點之一端點值加上一第一數值;當該目標電晶體之該端點電性連接該電壓源及該參考電壓以外的端點,將該端點之該端點值加上一第二數值;以及以該目標電晶體之複數個端點值的集合作為該目標電晶體之一電晶體特徵碼。
Description
本發明關於電路設計,尤其是關於電路編碼與辨識方法。
現今的電路設計大都在電子設計自動化(Electronic Design Automation, EDA)及電腦輔助設計(Computer-Aided Design, CAD)的協助下完成。當想要從一個電路的元件連線關係描述檔(例如以積體電路為重點的模擬程式(Simulation Program with Integrated Circuit Emphasis, 以下簡稱SPICE)所產出的電路網表(netlist))辨識電路的架構時,通常根據元件連線關係描述檔建立電路的架構階層樹(hierarchy tree),並且以遞迴(recursive)方法找出架構階層樹的分支所對應的子電路,之後再對子電路進行比對。此方法缺點是建立架構階層樹及遞迴方法耗時。
鑑於先前技術之不足,本發明之一目的在於提供一種電路編碼方法與電路架構的辨識方法。
本發明揭露一種電路架構的辨識方法,應用於一元件連線關係描述檔,該元件連線關係描述檔對應一電路並記錄該電路之複數個電晶體的連接關係。該方法包含:對各電晶體產生一電晶體特徵碼,該電晶體特徵碼與各電晶體及電壓源(power)、接地埠(ground)的連接關係有關;依據該些電晶體之子電路宣告 (例如SPICE的「Subckt」)、汲極或源極電性連線將該電路劃分為複數個電晶體群組;依據各電晶體群組之複數個電晶體的電晶體特徵碼,對各電晶體群組產生一電晶體群組特徵碼;將該些電晶體群組特徵碼與一預設群組特徵碼做比對;以及當該些電晶體群組特徵碼之一目標電晶體群組特徵碼等於該預設群組特徵碼,將對應於該目標電晶體群組特徵碼之一目標電晶體群組辨識為對應於該預設群組特徵碼之一預設子電路架構。
本發明另揭露一種電路編碼方法,應用於一電路的電路架構辨識流程。該方法包含:將該電路所有電晶體逐一選取為目標電晶體;當該目標電晶體之一端點電性連接該電壓源及接地埠的其中之一,將該端點之一端點值加上一第一數值;當該目標電晶體之該端點電性連接該電壓源及該參考電壓以外的端點,將該端點之該端點值加上一第二數值;以及以該目標電晶體之複數個端點值的集合作為該目標電晶體之一電晶體特徵碼。
本發明的電路架構的辨識方法依據電路中的汲極或源極電性連線將電路劃分為複數個子電路,能夠快速地對電路作初步的劃分及判斷。電路編碼方法提供簡單的編碼演算法,能夠快速地對電路進行編碼,且有助提高電路架構的辨識方法中子電路比對的效率及準確性。相較於習知技術以遞迴方法找出子電路,本發明大幅縮短電路架構的辨識時間。
有關本發明的特徵、實作與功效,茲配合圖式作實施例詳細說明如下。
本發明之揭露內容包含電路編碼方法與電路架構的辨識方法,以提升電路架構辨識的速度及準確度。以下說明內容之技術用語係參照本技術領域之習慣用語,如本說明書對部分用語有加以說明或定義,該部分用語之解釋係以本說明書之說明或定義為準。
圖1係本案之電路架構的辨識方法的一實施例的流程圖。本案的電路架構辨識方法應用於一電路的元件連線關係描述檔,元件連線關係描述檔記錄該電路之複數個電晶體的連接關係。電路架構的辨識方法首先對電路進行編碼(步驟S105)。詳言之,此步驟依據電路之複數個電晶體的連接關係對電路進行編碼,編碼後每個電晶體將得到一個電晶體特徵碼。在一個實施例中,編碼程序針對一個電晶體的端點(包含閘極、源極、汲極及基體)各產生一個端點值,而該電晶體的電晶體特徵碼為即為該電晶體之複數個端點值的集合。每一端點的端點值依據該端點所連接的一或多個端點的種類而決定。在一個實施例中,當端點連接至一外部端點時,步驟S105給予該端點一外部數值;當端點連接至一內部端點時,步驟S105給予該端點一內部數值。外部端點例如是電路的電壓源或接地埠,內部端點例如是該電晶體本身的其他端點或電路中其他電晶體的端點。表1顯示端點種類與數值的對應關係的一種實施例。在這個實施例中,對應於外部端點的數值為奇數,對應於內部端點的數值為偶數。表1僅用於例示,非用於限制本發明。 表1
圖2為編碼程序的詳細步驟,以下配合圖3A~3C的編碼範例說明圖2的流程。圖3A為一個反相器(inverter),包含兩個串接的電晶體M1及M2。首先,自電路中選取一目標電晶體(步驟S210),例如選取M1。接下來,視目標電晶體的各個端點所電性連接之端點的種類,而將各端點的端點值(預設值為0)加上對應的數值(步驟S220及S230)。詳言之,當目標電晶體之一端點電性連接電壓源或參考電壓(即外部端點),將該端點的端點值加上外部數值(例如表1的數值1或3)(步驟S220);當目標電晶體之該端點電性連接電壓源及接地埠以外的端點(即內部端點),將該端點的端點值加上內部數值(例如表1的數值2、4、6或8) (步驟S230)。步驟S220及S230的順序可交換。舉例來說,對M1而言,其汲極(D)只電性連接M2的汲極,因此編碼後汲極的端點值成為2(步驟S230);其閘極(G)只電性連接M2的閘極,因此編碼後閘極的端點值成為4(步驟S230);其源極(S)電性連接電壓源及基體,因此編碼後源極的端點值成為11(=3+8) (步驟S220及S230);其基體(B)電性連接電壓源及源極,因此編碼後基體的端點值為9(=3+6) (步驟S220及S230)。
接下來,依據目標電晶體為P型金氧半場效電晶體(PMOS)或N型金氧半場效電晶體(NMOS),賦予該目標電晶體一型態碼(步驟S240)。舉例來說,型態碼可以以(P, N)表示(P為1代表PMOS,N為1代表NMOS),則M1的型態碼(P, N)=(1, 0),M2的型態碼(P, N)=(0, 1)。目標電晶體的複數個端點值及型態碼的集合即為目標電晶體的電晶體特徵碼(步驟S250)。如圖3B所示,一個集合包含D、G、S、B、P、N等六個元素(element),M1的電晶體特徵碼{D, G, S, B, P, N}={2, 4, 11, 9, 1, 0},M2的則為{D, G, S, B, P, N}={2, 4, 9, 7, 0, 1}。因為圖3A的電晶體群組由M1及M2構成,所以將複數個電晶體相對應的端點值及型態碼相加(步驟S260),即可以該些加總後的端點值及型態碼的集合作為電晶體群組的電晶體群組特徵碼(步驟S270)。如圖3B所示,電晶體群組特徵碼{D, G, S, B, P, N}={4, 8, 20, 16, 1, 1}為M1及M2的電晶體特徵碼的相對應的元素加總後的結果。
在另一實施例中,電晶體特徵碼及電晶體群組特徵碼僅為端點值的集合,而不包含型態碼,亦即步驟S240~S270中忽略型態碼,則此實施例的電晶體特徵碼及電晶體群組特徵碼如圖3C所示。
上述的「電性連接」代表兩端點直接電性相連,或是中間包含一個或一個以上的被動元件(例如電阻、電感或電容等)。舉例來說,如圖8所示,電晶體M1及M2的汲極彼此電性連接,而電晶體M3及M4的汲極雖然是透電阻R連接,但在本發明的實施例中,M3及M4的汲極仍屬於彼此電性連接。請注意,同一電晶體的源極、汲極和閘極的任二者之間皆非屬電性連接。
以下以對應圖3B所示的實施例為例繼續說明圖1的流程。步驟S105完成後(亦即已得到電路中所有電晶體的電晶體特徵碼),確認元件連線關係描述檔中是否有已標示的子電路(步驟S110)。由於電路中某些子電路架構的出現頻率高,所以電路設計者在設計電路時通常會直接套用對應該些子電路架構的現成模型(model)以節省時間。該些現成模型在元件連線關係描述檔中會被標示為子電路,此步驟即是判斷元件連線關係描述檔中是否有已被標示的子電路。判斷時例如尋找元件連線關係描述檔中是否有用來代表子電路的特定標籤(例如於電路網表中,子電路架構將以「subckt」獨立宣告。當找到已標示的子電路,則將子電路的特徵碼與子電路單元庫(cell library)中的資料進行比對(步驟S120)。類似前述的電晶體群組特徵碼,子電路的特徵碼為子電路的複數個電晶體的電晶體特徵碼的相對應的元素加總後的集合。元件庫儲存複數個預設子電路單元及其特徵碼。預設子電路單元例如是邏輯閘(例如及閘、或閘、反相器等)及/或具有特定功能的電路(例如鎖相迴路、類比數位轉換器、數位類比轉換器等)。類似的,預設子電路單元的特徵碼為預設子電路單元的複數個電晶體的電晶體特徵碼的相對應的元素加總後的集合。
圖4為圖1之步驟S120的詳細步驟的流程圖。首先將子電路與子電路單元庫中的子電路單元在電路層級進行特徵碼比對(步驟S410)。詳言之,此步驟是將子電路的特徵碼與預設子電路單元的特徵碼做比對。如果在子電路單元庫中找不到特徵碼與子電路的特徵碼相同的預設子電路單元(步驟S420判斷為否),則結束步驟S120(步驟S460);如果步驟S420判斷為是,則將子電路與子電路單元庫中的預設子電路單元進行電晶體層級的特徵值比對(步驟S430)。詳言之,步驟S430係比對子電路及預設子電路單元的電晶體個數,及全部電晶體之電晶體特徵碼的是否相同。舉例來說,假設預設子電路單元的特徵碼如表3所示,雖然表2所示的電晶體群組特徵碼與圖3B的相同(即電路層級的特徵碼吻合),但M1’及M2’的至少其中之一的電晶體特徵碼與M1及M2的皆不同,所以步驟S440將判斷為否。如果預設元件的特徵碼如表3所示,則步驟S440將判斷為是(因為M1’’的電晶體特徵碼與M1相同,M2’’的與M2相同)。當步驟S440為否,則結束步驟S120(步驟S460);當步驟S440為是,則將子電路標記為比對完成(步驟S450),也就是確定已將子電路辨識為預設子電路單元。 表2
表3
回到圖1,步驟S120結束後,流程進入步驟S130以判斷元件連線關係描述檔中已標示的子電路是否全部比對完畢。當步驟S130的判斷結果為否,則回到步驟S120繼續比對其他已標示的子電路;當步驟S130的判斷結果為是,進入步驟S140。
步驟S140係針對元件連線關係描述檔中未標示為子電路的部分進行處理,目的是將該部分的電路劃分為複數個子電路,也就是將該部分的電路的複數個電晶體劃分為複數個電晶體群組。劃分時係依據該些電晶體之汲極或源極電性連線將該電路劃分為複數個電晶體群組。圖5為此劃分操作的詳細步驟,圖6顯示此劃分操作的一個範例。劃分操作從電路的電壓源或接地端出發(此實施例以電壓源為例),找到電性連接電壓源的電晶體作為參考電晶體(步驟S510)。如圖6左邊的子圖所示,步驟S510找到電晶體M1、M2及M3。接下來找出電性連接參考電晶體M1、M2及M3的目標電晶體(步驟S520),亦即找到電晶體M4、M2及M3(M2及M3互為對方的目標電晶體)。接著判斷目標電晶體的汲極或源極是否電性連接參考電晶體的汲極或源極(步驟S530)。因為對電晶體M1及M4而言步驟S530的結果為是,對電晶體M2及M3而言亦為是,所以接下來將參考電晶體及目標電晶體劃分為相同的電晶體群組(步驟S540),也就是說,M1及M4為同一群組,M2及M3為同一群組。接著判斷是否到達接地端(步驟S560)。因為M2、M3及M4皆沒有電性連接至地,所以此時步驟S560判斷為否。接著在步驟S570中將目標電晶體設定為參考電晶體,亦即將電晶體M2、M3及M4設定為參考電晶體,然後回到步驟S520。
對M4來說,這次的步驟S520找到的目標電晶體為M5及M6,對M2及M3來說,這次的步驟S520找到的目標電晶體為M6。在接下來的步驟S530中,對M4及M5而言判斷結果為是,對M4及M6而言判斷結果為否,所以M4及M5被劃分為同一群組(步驟S540),M4及M6被劃分為不同群組(步驟S550),而M6則被劃分為與M2及M3同一群組(如圖6中間的子圖所示)。繼續圖5的流程,最後電晶體M1、M4、M5及M7為同一群組(亦即電晶體M1、M4、M5及M7構成一子電路),電晶體M2、M3、M6及M8為同一群組(亦即電晶體M2、M3、M6及M8構成一子電路),兩群組雖電性連接,但在電晶體M6的閘極處被劃分開來。因為電晶體M7及M8電性連接至地,所以當電晶體M7或M8作為目標電晶體時步驟S560將判斷為是,劃分操作回到步驟S510以尚未被群組且電性連接電壓源之其他電晶體作為參考電晶體。
圖7為根據表1的編碼規則來得到電晶體群組的電晶體群組特徵碼,以及個別電晶體的電晶體特徵碼的另一範例。如圖所示,群組1及群組2以電晶體M5及M6的閘極作為區隔。群組1為反及閘(NAND),群組2為反相器。
回到圖1,步驟S140結束後,則進行電晶體群組特徵碼的比對(步驟S150)。步驟S150的詳細步驟與步驟S120相似,皆為先在電路層級進行比對(亦即比對電晶體群組特徵碼),再於電晶體層級進行比對(亦即比對電晶體特徵碼)(步驟S410~S440)。如果兩者都吻合,則將電晶體群組標記為比對完成(步驟S450之變化),然後結束比對(步驟S460)。
接下來,當尚有未比對的電晶體群組(步驟S160判斷為否),回到步驟S150;當電晶體群組皆比對完畢(步驟S160判斷為是),則繼續比對所有未被群組的零星電晶體的電晶體特徵碼(步驟S170~S180)。當所有的電晶體皆比對完成,則結束辨識電路架構的流程(步驟S190)。
電路架構辨識完成後,即可得知電路由哪些已知行為的預設元件所組成。辨識結果有助於其他設計流程的開發,例如電路的行為模型創建(behavior model creation)。本案的電路架構辨識演算法以電晶體的汲極或源極電性連線為分界,將電路分為多個群組,有助於快速地從電路找出具有特定行為模型的子電路(即電晶體群組),因此相較於習知的以遞迴的方式搜尋階層樹的方法可以更快完成電路架構的辨識。此外,本案的編碼演算法簡單,除了有助縮短辨識電路架構的時間之外,更讓比對步驟得以在電路層級及電晶體層級進行比對,以增加比對的準確度。再者,因為本案的特徵碼可以以數字的形式呈現,使比對特徵碼的動作更為容易,因此本案相較於習知的遞回搜尋樹狀結構可更快完成電路的辨識。
本案之演算法可以實作為一個包含複數個程式指令的電腦程式產品(例如軟體、韌體或其組合),電腦程式產品可儲存於電腦可讀取記錄媒體中(例如揮發性及非揮發性記憶體等)。包含具備程式執行能力的計算單元(例如中央處理單元、微處理器、微控制器等)的電腦載入該些程式指令並執行後,可實現本發明的方法。
請注意,前揭圖示中,元件之形狀、尺寸、比例以及步驟之順序等僅為示意,係供本技術領域具有通常知識者瞭解本發明之用,非用以限制本發明。雖然本發明之實施例如上所述,然而該些實施例並非用來限定本發明,本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化,凡此種種變化均可能屬於本發明所尋求之專利保護範疇,換言之,本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
M1~M8‧‧‧電晶體
S105~S190、S210~S270、S415~S460、S510~S570‧‧‧步驟
[圖1]為本發明之電路架構的辨識方法的一實施例的流程圖; [圖2]為本發明之編碼程序的詳細步驟; [圖3A~3C]為本發明之一編碼範例; [圖4]為比對特徵碼之詳細步驟的流程圖; [圖5]為本發明之電路劃分操作的詳細步驟; [圖6]為本發明之電路劃分操作的一個範例; [圖7]為根據表1的編碼規則來得到電晶體群組的電晶體群組特徵碼,以及個別電晶體的電晶體特徵碼的另一範例;以及 [圖8]為說明「電性連接」之示意圖。
Claims (10)
- 一種電路架構的辨識方法,應用於一元件連線關係描述檔,該元件連線關係描述檔對應一電路並記錄該電路之複數個電晶體的連接關係,該方法包含:對各電晶體產生一電晶體特徵碼,該電晶體特徵碼與各電晶體的連接關係有關;依據該些電晶體之汲極或源極電性連線將該電路劃分為複數個電晶體群組;依據各電晶體群組之複數個電晶體的電晶體特徵碼,對各電晶體群組產生一電晶體群組特徵碼;將該些電晶體群組特徵碼與一預設群組特徵碼做比對;以及當該些電晶體群組特徵碼之一目標電晶體群組特徵碼等於該預設群組特徵碼,將對應於該目標電晶體群組特徵碼之一目標電晶體群組辨識為對應於該預設群組特徵碼之一預設子電路單元。
- 如申請專利範圍第1項所述之方法,其中,該電路係耦接一電壓源及一參考電壓,該對各電晶體產生該電晶體特徵碼之步驟包含:當該些電晶體中之一目標電晶體之一端點電性連接該電壓源及該參考電壓的其中之一,將該端點之一端點值加上一第一數值;以及當該目標電晶體之該端點電性連接該電壓源及該參考電壓以外的端點,將該端點之該端點值加上一第二數值;其中該目標電晶體之該電晶體特徵碼係該目標電晶體之複數個端點值的集合。
- 如申請專利範圍第2項所述之方法,其中該第一數值及該第二數值的其中一者為奇數,另一者為偶數。
- 如申請專利範圍第2項所述之方法,其中,該對各電晶體產生該電晶體特徵碼之步驟更包含:依據該目標電晶體為一N型金氧半場效電晶體或一P型金氧半場效電晶體,賦予該目標電晶體一型態碼;其中,該目標電晶體之該電晶體特徵碼係該目標電晶體之該些端點值與該型態碼的集合。
- 如申請專利範圍第1項所述之方法,其中,該依據該些電晶體之汲極或源極電性連線將該電路劃分為複數個電晶體群組之步驟包含:找出一第一電晶體;找出電性連接該第一電晶體之一第二電晶體;當該第二電晶體的汲極或源極電性連接該第一電晶體的汲極或源極,將該第一電晶體及該第二電晶體劃分為相同的電晶體群組;以及當該第二電晶體的閘極電性連接該第一電晶體的汲極或源極,將該第一電晶體及該第二電晶體劃分為不同的電晶體群組。
- 一種電路編碼方法,應用於一電路的電路架構辨識流程,該電路係耦接一電壓源及一參考電壓,該方法包含:自該電路中選取一目標電晶體;當該目標電晶體之一端點電性連接該電壓源及該參考電壓的其中之一,將該端點之一端點值加上一第一數值;當該目標電晶體之該端點電性連接該電壓源及該參考電壓以外的端點,將該端點之該端點值加上一第二數值;以及以該目標電晶體之複數個端點值的集合作為該目標電晶體之一電晶體特徵碼。
- 如申請專利範圍第6項所述之方法,更包含:加總該電路中複數個電晶體的對應端點的端點值;以及以該些加總後的端點值的集合作為一電晶體群組的一電晶體群組特徵碼;其中該電晶體群組包含該些電晶體。
- 如申請專利範圍第6項所述之方法,其中,將該端點之該端點值加上該第一數值之步驟包含:當該目標電晶體之該端點電性連接該電壓源或該參考電壓時,該端點之該端點值係加上不同的該第一數值。
- 如申請專利範圍第6項所述之方法,其中,將該端點之該端點值加上該第二數值之步驟包含:當該目標電晶體之該端點電性連接任一電晶體之閘極、源極、汲極或基體時,該端點之該端點值係加上不同的該第二數值。
- 如申請專利範圍第6項所述之方法,更包含:依據該目標電晶體為一N型金氧半場效電晶體或一P型金氧半場效電晶體,賦予該目標電晶體一型態碼;其中,該目標電晶體之該電晶體特徵碼係該目標電晶體之該些端點值與該型態碼的集合。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW106113448A TWI653543B (zh) | 2017-04-21 | 2017-04-21 | 電路編碼方法與電路架構的辨識方法 |
US15/928,535 US10657303B2 (en) | 2017-04-21 | 2018-03-22 | Circuit encoding method and circuit structure recognition method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW106113448A TWI653543B (zh) | 2017-04-21 | 2017-04-21 | 電路編碼方法與電路架構的辨識方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201839637A TW201839637A (zh) | 2018-11-01 |
TWI653543B true TWI653543B (zh) | 2019-03-11 |
Family
ID=63853960
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW106113448A TWI653543B (zh) | 2017-04-21 | 2017-04-21 | 電路編碼方法與電路架構的辨識方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10657303B2 (zh) |
TW (1) | TWI653543B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10977406B1 (en) * | 2020-07-02 | 2021-04-13 | International Business Machines Corporation | Analysis of electrical circuit schematics |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6536018B1 (en) * | 2000-06-05 | 2003-03-18 | The University Of Chicago | Reverse engineering of integrated circuits |
US7246334B1 (en) * | 2005-12-16 | 2007-07-17 | National Semiconductor Corporation | Topological analysis based method for identifying state nodes in a sequential digital circuit at the transistor level |
US20070256037A1 (en) * | 2006-04-26 | 2007-11-01 | Zavadsky Vyacheslav L | Net-list organization tools |
US7739646B2 (en) * | 2006-10-12 | 2010-06-15 | Springsoft, Inc. | Analog and mixed signal IC layout system |
US7735036B2 (en) * | 2007-05-08 | 2010-06-08 | Cadence Design Systems, Inc. | System and method enabling circuit topology recognition with auto-interactive constraint application and smart checking |
US7958468B2 (en) * | 2008-02-21 | 2011-06-07 | Oracle America, Inc. | Unidirectional relabeling for subcircuit recognition |
US8788990B2 (en) * | 2008-02-21 | 2014-07-22 | Oracle America, Inc. | Reuse of circuit labels in subcircuit recognition |
US7937678B2 (en) * | 2008-06-11 | 2011-05-03 | Infineon Technologies Ag | System and method for integrated circuit planar netlist interpretation |
US8434037B2 (en) * | 2008-11-26 | 2013-04-30 | Texas Instruments Incorporated | Sub-circuit pattern recognition in integrated circuit design |
TWI556125B (zh) * | 2013-09-03 | 2016-11-01 | 新思科技股份有限公司 | 產生電路設計之佈局的方法及系統 |
US9367659B2 (en) * | 2013-10-07 | 2016-06-14 | Raytheon Company | Complex layout-based topological data analysis of analog netlists to extract hierarchy and functionality |
US9830414B2 (en) * | 2014-06-16 | 2017-11-28 | Raytheon Company | Pattern matching techniques in analog and mixed signal circuits |
-
2017
- 2017-04-21 TW TW106113448A patent/TWI653543B/zh active
-
2018
- 2018-03-22 US US15/928,535 patent/US10657303B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
TW201839637A (zh) | 2018-11-01 |
US20180307782A1 (en) | 2018-10-25 |
US10657303B2 (en) | 2020-05-19 |
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