JP2002158249A - 金はんだを含むインジウム半導体装置用の接点とその製造方法 - Google Patents

金はんだを含むインジウム半導体装置用の接点とその製造方法

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JP2002158249A JP2001243969A JP2001243969A JP2002158249A JP 2002158249 A JP2002158249 A JP 2002158249A JP 2001243969 A JP2001243969 A JP 2001243969A JP 2001243969 A JP2001243969 A JP 2001243969A JP 2002158249 A JP2002158249 A JP 2002158249A
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layer
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English (en)
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Robert Anthony Baron
アンソニー バロン ロバート
Utpal Kumar Chakrabarti
クマー チャクラバーティ ウトパル
Gustav Edward Derkits Jr
エドワード ダーキッツ ジュニヤ ガスタヴ
Ranjani C Muthiah
シー.ムシアー ランジャニ
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Agere Systems LLC
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    • H01ELECTRIC ELEMENTS
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    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
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Abstract

(57)【要約】 【課題】 金はんだを含むインジウム半導体装置用の接
点とその製造方法を提供する。 【解決手段】 本発明は、インジウムを含む半導体基板
と、基板上のオーミックコンタクト層と、オーミックコ
ンタクト層を覆うインジウム拡散障壁層と、金はんだ、
金はんだ前駆物質、および双方の混合物からなる群から
選択され、インジウム拡散層を覆う少なくとも1つの層
とからなる半導体装置、およびかかる半導体装置を製造
する方法を含んでいる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はインジウムを含む半
導体装置に関する。
【0002】
【従来の技術】半導体装置の製造には“ステップ・ソル
ダリング”と呼ばれるプロセスが含まれる場合が多い。
ステップ・ソルダリングでは、アセンブリは融点が順次
低いはんだを使用して組立てられるので、プロセスの初
期に行われるはんだ接合は融解せず、後続の工程中にリ
フローする。電子部品の製造で使用される融点が最も高
いはんだは、金- スズはんだ、および金- ゲルマニウム
はんだのような金をベースにしたはんだである。そこ
で、例えば、金はんだを含む装置が次に金をベースにし
たはんだよりも融点が低い鉛- スズはんだで、印刷配線
板にはんだ付けされる場合に、はんだのリフローを防止
するために、半導体基板の製造ステップで金はんだが使
用される。しかし、これは半導体基板がインジウムを含
んでいる場合には問題である。インジウムは急速に拡散
し、金と結合されると融点が高い金属間化合物を形成す
る。この融点は、金をベースにしたはんだの融点よりも
高い。金と、はんだづけの熱が存在するとインジウムは
金の内部に拡散し、はんだを融解させるのに必要な温度
が有害な程高くなるポイントまで、例えば装置の接合部
を過剰に拡散させ、装置の性能を劣化させるに充分な高
さまで金はんだの融点を上昇させることがある。
【0003】
【発明が解決しようとする課題】本発明の目的は上記の
問題点を解決することにある。
【0004】
【課題を解決するための手段】本発明は、インジウムを
含む半導体基板と、基板上のオーミックコンタクト(接
点)層と、オーミックコンタクト層上のインジウム拡散
障壁層と、金はんだ、金はんだ前駆物質、および双方の
混合物からなる群から選択され、インジウム拡散層上の
層と、からなる半導体装置とそのような装置の作製方法
を含んでいる。
【0005】
【発明の実施の形態】本発明は添付図面を参照して以下
の詳細な説明を読むことによって最も明解に理解され
る。半導体産業の一般的な慣行に基づき、図面の様々な
機構は縮尺なしであることを強調しておく。むしろ、様
々な機構の寸法は明解にするために任意に拡大、または
縮小されている。
【0006】本発明は、例えば、インジウムおよび金は
んだを含む基板の間に障壁層を挿入することによって従
来技術の限界を克服するものであり、この障壁層はイン
ジウムが金はんだ内に拡散することを抑止するものであ
る。
【0007】図面全体で同様の装置には同様の参照符号
が付されている図面をここで参照すると、図1はインジ
ウムを含む基板1上の従来技術の金はんだ接点3、5、
7の横断面図であり、この例では基板はリン化インジウ
ムである。金はんだが使用される場合も多いが、この例
で実際に図示されているのは金はんだではなく、金の層
3と、スズの層5と、はんだ付け温度まで加熱すると合
金が作られて金- スズはんだが形成される、金はんだの
前駆物質を形成する第2の金の層7との積層である。残
念なことには、基板1からのインジウムは金の層3内に
拡散し、その結果として生ずる金はんだがはんだの融点
を不所望に上昇させてしまうことがある。
【0008】図2は本発明の一実施形態について、この
例では金であるオーミックコンタクト層9を先ず蒸着
し、次に、この実施形態ではチタン層11および白金層
13であるインジウム拡散障壁を被覆することによっ
て、インジウムの拡散が抑止され、その結果、金の層
3、および生成される金はんだ(図示せず)の融点の不
所望な上昇が最小限になることを示している。このよう
にして、融解する必要がないオーミックコンタクト内に
ある金はインジウムに晒され、一方、金はんだまたは金
はんだの前駆物質はインジウムによる影響が軽減されて
融解する。
【0009】拡散障壁を含む材料は金はんだの融点より
も高い融点を有し、かつオーミックコンタクト9および
金の層3に良好に接着することが望ましい。オーミック
コンタクト層9と接触して使用してもよい材料はクロ
ム、ニッケル、タングステン、およびモリブデンであ
る。チタンが好適である。金の層3、または前もって合
金状態の金はんだ(図2の実施形態には図示せず)と接
触して使用しても良い材料にはニッケル、パラジウム、
モリブデン、およびタングステンが含まれる。白金が好
適である。幾つかの金属は双方のリストに含まれ、単層
のインジウム拡散障壁として使用してもよいことに留意
されたい。
【0010】図3は本発明の好適な実施形態を示してい
る。融解すると金はんだを形成する、スズまたはゲルマ
ニウムのような材料層がオーミックコンタクト層9上に
蒸着される。さらに、スズ合金を形成可能である材料が
金はんだ(図示せず)または金はんだの前駆物質の積層
3、5、7と接触して使用される場合は、スズまたはゲ
ルマニウムと合金を作る傾向が少ない、チタンが好適で
ある金属層17が金の前駆物質の積層3、5、7の近傍
に蒸着される。
【0011】基板1はインジウムを含む何れかのIII−
V半導体でよい。これらにはヒ化インジウムおよびアン
チモン化インジウムが含まれる。リン化インジウムが好
適である。インジウムを含むIII−V半導体はさらにア
ルミニウムおよびガリウムを含んでいてもよい。
【0012】オーミックコンタクト層9の好適な材料は
当該のインジウムを含むIII−V半導体とダイオード接
合部を形成しない材料である。金が特に好適である。
【0013】金はんだは前合金の金はんだでもよく、ま
たは所望の金はんだ合金を形成する金属を含む金属層の
積層として備えてもよい。金はんだをさらに融剤中の金
はんだ粉末のペーストとして備えてもよい。金- ゲルマ
ニウムのような金はんだを使用してもよい。金- スズは
んだ、または金- スズ- 金層の積層が特に好適である。
【0014】オーミックコンタクト層、インジウム障壁
層(単数または複数)、および金はんだまたは金はんだ
の前駆物質層の蒸着は、蒸着、スパッタリング、化学蒸
着などのような何れかの従来の手段で行ってもよい。金
はんだはドット・ディスペンサによって蒸着しても良い
ことに留意されたい。
【0015】本発明を実施形態を参照して説明してきた
が、本発明はこれらの実施形態に限定されるものではな
い。むしろ、添付の特許請求の範囲は本発明の真の趣旨
と範囲から離れることなく、当業者により行われること
が可能である本発明のその他の変形形態および実施形態
を含むものと理解されたい。
【図面の簡単な説明】
【図1】InP基板上の従来技術の金はんだ接点の横断
面図である。
【図2】本発明の一実施形態における、基板と金はんだ
接点との間にインジウム拡散障壁を備えたInP基板上
の金をベースにした接点の横断面図である。
【図3】本発明の別の実施形態における、基板と金はん
だ接点との間にインジウム拡散障壁を備えたInP基板
上の金をベースにした接点の横断面図である。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成13年12月4日(2001.12.
4)
【手続補正1】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図1】
【図2】
【図3】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート アンソニー バロン アメリカ合衆国 19541 ペンシルヴァニ ア,モアーズヴィル,ボーア ロード 649 (72)発明者 ウトパル クマー チャクラバーティ アメリカ合衆国 18104 ペンシルヴァニ ア,アレンタウン,カート ドライヴ 5523 (72)発明者 ガスタヴ エドワード ダーキッツ ジュ ニヤ アメリカ合衆国 07974 ニュージャーシ ィ,ニュープロヴィデンス,ホルムズ オ ーヴァル 55 (72)発明者 ランジャニ シー.ムシアー アメリカ合衆国 18104 ペンシルヴァニ ア,アレンタウン,ラマポー トレイル 100,アパートメント エッチ8 Fターム(参考) 4M104 AA04 BB04 BB09 BB13 BB36 CC01 DD34 DD37 DD43 DD78 DD83 FF03 FF17 HH05

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 半導体装置であって、 インジウムを含む半導体基板と、 該基板上のオーミックコンタクト層と、 該オーミックコンタクト層を覆うインジウム拡散障壁層
    と、 金はんだ、金はんだ前駆物質、および双方の混合物を含
    む群から選択され、前記インジウム拡散層を覆う少なく
    とも1つの層と、を含む半導体装置。
  2. 【請求項2】 前記インジウム拡散障壁層はチタン、ク
    ロム、ニッケル、タングステン、およびモリブデンを含
    む群から選択され、前記オーミックコンタクト素子を覆
    う第1の層と、白金、ニッケル、パラジウム、モリブデ
    ン、およびタングステンからなる群から選択され、前記
    第1層を覆う第2層とを含む請求項1に記載の装置。
  3. 【請求項3】 前記オーミックコンタクト層は金である
    請求項2に記載の装置。
  4. 【請求項4】 前記金はんだは、金- スズはんだと金-
    ゲルマニウムはんだのうちの少なくとも一方である請求
    項2に記載の装置。
  5. 【請求項5】 金と合金されると、金はんだを形成可能
    である材料層が前記オーミックコンタクト上に蒸着さ
    れ、かつスズおよびゲルマニウムを含む群から選択され
    る請求項2に記載の装置。
  6. 【請求項6】 半導体装置の製造方法において、 インジウムを含む半導体基板上にオーミックコンタクト
    層を蒸着するステップと、 前記オーミックコンタクト層を覆ってインジウム拡散障
    壁層を蒸着するステップと、 金はんだ、金はんだの前駆物質、および双方の混合物を
    含む群から選択された少なくとも1つの層を前記インジ
    ウム拡散障壁層を覆って蒸着するステップと、を含む製
    造方法。
  7. 【請求項7】 前記インジウム拡散障壁層を蒸着するス
    テップは、チタン、クロム、ニッケル、タングステン、
    およびモリブデンを含む群から選択された第1の層を前
    記オーミックコンタクト層を覆って蒸着するステップ
    と、白金、ニッケル、パラジウム、モリブデン、および
    タングステンを含む群から選択された第2の層を前記第
    1の層を覆って蒸着するステップとを含む請求項6に記
    載の方法。
  8. 【請求項8】 前記オーミックコンタクト層は金である
    請求項7に記載の方法。
  9. 【請求項9】 前記金はんだは金- スズはんだと、金-
    ゲルマニウムはんだのうちの少なくとも一方である請求
    項7に記載の方法。
  10. 【請求項10】 金と合金されると、金はんだを形成可
    能であり、かつゲルマニウムとスズとを含む群から選択
    される材料層を前記オーミックコンタクト上に蒸着する
    ステップを更に含む請求項7に記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004235649A (ja) 2003-01-31 2004-08-19 Osram Opto Semiconductors Gmbh 電気コンタクト領域を備えたモジュールの製造方法および半導体層列および活性ゾーンを有するモジュール
DE10308322B4 (de) * 2003-01-31 2014-11-06 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines elektrischen Kontaktbereiches auf einer Halbleiterschicht und Bauelement mit derartigem Kontaktbereich
TWI243488B (en) 2003-02-26 2005-11-11 Osram Opto Semiconductors Gmbh Electrical contact-area for optoelectronic semiconductor-chip and its production method
DE10350707B4 (de) * 2003-02-26 2014-02-13 Osram Opto Semiconductors Gmbh Elektrischer Kontakt für optoelektronischen Halbleiterchip und Verfahren zu dessen Herstellung
DE102005029246B4 (de) 2005-03-31 2023-06-22 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Halbleiterchip mit einer Lötschichtenfolge und Verfahren zum Löten eines Halbleiterchips

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4510514A (en) * 1983-08-08 1985-04-09 At&T Bell Laboratories Ohmic contacts for semiconductor devices
US5179041A (en) * 1989-06-16 1993-01-12 Sumitomo Electric Industries, Ltd. Method for manufacturing an electrode structure for III-V compound semiconductor element
JPH0492471A (ja) * 1990-08-08 1992-03-25 Fujitsu Ltd 半導体装置
JP3115148B2 (ja) * 1993-03-31 2000-12-04 株式会社東芝 半導体装置の製造方法

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