JP2002149732A - 集積回路の再配線処理方法、集積回路設計装置、集積回路の再配線処理方法をコンピュータに実行させるためのプログラムを記録した記録媒体 - Google Patents
集積回路の再配線処理方法、集積回路設計装置、集積回路の再配線処理方法をコンピュータに実行させるためのプログラムを記録した記録媒体Info
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- JP2002149732A JP2002149732A JP2000339512A JP2000339512A JP2002149732A JP 2002149732 A JP2002149732 A JP 2002149732A JP 2000339512 A JP2000339512 A JP 2000339512A JP 2000339512 A JP2000339512 A JP 2000339512A JP 2002149732 A JP2002149732 A JP 2002149732A
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Abstract
(57)【要約】
【課題】 集積回路の再配線処理時に、新たなルールに
対応が容易でトポロジを維持可能にすること。 【解決手段】 既存集積回路の配線経路情報を保存し、
前記集積回路を構成する素子図形のシュリンク処理を行
い、前記配線経路情報に基づいて前記シュリンク処理さ
れた素子間を接続する概略配線経路を生成する。次に、
前記概略配線経路に基づいて新たなルールに適合した詳
細配線を行った後、コンパクション処理を行う。
対応が容易でトポロジを維持可能にすること。 【解決手段】 既存集積回路の配線経路情報を保存し、
前記集積回路を構成する素子図形のシュリンク処理を行
い、前記配線経路情報に基づいて前記シュリンク処理さ
れた素子間を接続する概略配線経路を生成する。次に、
前記概略配線経路に基づいて新たなルールに適合した詳
細配線を行った後、コンパクション処理を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路の再配線
処理方法、集積回路設計装置、集積回路の再配線処理方
法をコンピュータに実行させるためのプログラムを記録
した記録媒体に関する。
処理方法、集積回路設計装置、集積回路の再配線処理方
法をコンピュータに実行させるためのプログラムを記録
した記録媒体に関する。
【０００２】
【従来の技術】従来から、新たなプロセスルール等に適
合した集積回路を設計する場合、既存の集積回路の知的
財産（ＩＰ）を有効活用するために、既存集積回路の配
線や素子の形状等を新たなプロセス等に合わせて再利用
設計するプロセスマイグレーションが行われている。
合した集積回路を設計する場合、既存の集積回路の知的
財産（ＩＰ）を有効活用するために、既存集積回路の配
線や素子の形状等を新たなプロセス等に合わせて再利用
設計するプロセスマイグレーションが行われている。
【０００３】従来、プロセスマイグレーション時におけ
る再配線処理方法として、例えば次のような方法が採用
されていた。
る再配線処理方法として、例えば次のような方法が採用
されていた。
【０００４】先ず第１の方法は、素子図形と配線図形を
同時にシュリンク処理する方法である。この方法では、
素子図形を圧縮すると同時にそれに接続された配線図形
を圧縮し、断線部分は再配線を行うようにしている。
同時にシュリンク処理する方法である。この方法では、
素子図形を圧縮すると同時にそれに接続された配線図形
を圧縮し、断線部分は再配線を行うようにしている。
【０００５】また、第２の方法は、素子図形をシュリン
ク処理後、配線は再配線する方法である。この方法で
は、素子図形をシュリンクしたセルに置き換え、配線は
全てやり直すようにしている。
ク処理後、配線は再配線する方法である。この方法で
は、素子図形をシュリンクしたセルに置き換え、配線は
全てやり直すようにしている。
【０００６】また、第３の方法は、マスク生成時にシュ
リンク処理を行う方法である。この方法では、マスク生
成時に光学的な手法により相似形状を作成するようにし
ている。
リンク処理を行う方法である。この方法では、マスク生
成時に光学的な手法により相似形状を作成するようにし
ている。
【０００７】
【発明が解決しようとする課題】前記第１の方法では、
素子図形と配線図形を同時にシュリンク処理する場合、
断線した配線の接続処理や、配線の形状の整形が複雑で
あり、集積回路のルールが複雑化するに従って、対応が
困難になるという問題があった。
素子図形と配線図形を同時にシュリンク処理する場合、
断線した配線の接続処理や、配線の形状の整形が複雑で
あり、集積回路のルールが複雑化するに従って、対応が
困難になるという問題があった。
【０００８】また、前記第２の方法では、配線をやり直
すことにより、ＴＡＴ（Turn Around Time）が悪化し、
既存レイアウトでのトポロジが守られないため、特にア
ナログ回路の場合に寄生素子等による障害が生じるとい
う問題があった。
すことにより、ＴＡＴ（Turn Around Time）が悪化し、
既存レイアウトでのトポロジが守られないため、特にア
ナログ回路の場合に寄生素子等による障害が生じるとい
う問題があった。
【０００９】また、前記第３の方法では、新しいプロセ
スに対応した新たな素子やコンタクト等の追加が困難で
あり又、より複雑なルールに対応困難という問題があっ
た。
スに対応した新たな素子やコンタクト等の追加が困難で
あり又、より複雑なルールに対応困難という問題があっ
た。
【００１０】本発明は、集積回路の再配線処理時に、新
たなルールに対応が容易でトポロジを維持可能にするこ
とを課題としている。
たなルールに対応が容易でトポロジを維持可能にするこ
とを課題としている。
【００１１】
【課題を解決するための手段】本発明によれば、既存集
積回路の配線経路情報を保存するステップと、前記集積
回路を構成する素子図形のシュリンク処理を行うステッ
プと、前記配線経路情報に基づいて前記シュリンク処理
された素子間を接続するための概略配線経路を生成する
ステップと、前記概略配線経路に基づいて新たなルール
に対応した詳細配線処理を行うステップと、前記詳細配
線により得られた集積回路図形をコンパクション処理す
るステップとを備えて成ることを特徴とする集積回路の
再配線処理方法が提供される。既存集積回路の配線経路
情報を保存し、前記集積回路を構成する素子のシュリン
ク処理を行った後、前記配線経路情報に基づいて前記シ
ュリンク処理された素子間を接続するための概略配線経
路を生成する。次に、前記概略配線経路に基づいて詳細
配線処理を行った後、コンパクション処理を行う。
積回路の配線経路情報を保存するステップと、前記集積
回路を構成する素子図形のシュリンク処理を行うステッ
プと、前記配線経路情報に基づいて前記シュリンク処理
された素子間を接続するための概略配線経路を生成する
ステップと、前記概略配線経路に基づいて新たなルール
に対応した詳細配線処理を行うステップと、前記詳細配
線により得られた集積回路図形をコンパクション処理す
るステップとを備えて成ることを特徴とする集積回路の
再配線処理方法が提供される。既存集積回路の配線経路
情報を保存し、前記集積回路を構成する素子のシュリン
ク処理を行った後、前記配線経路情報に基づいて前記シ
ュリンク処理された素子間を接続するための概略配線経
路を生成する。次に、前記概略配線経路に基づいて詳細
配線処理を行った後、コンパクション処理を行う。
【００１２】また、本発明によれば、記憶手段と、既存
集積回路の配線経路情報を取得して前記記憶手段に保存
する保存手段と、前記集積回路を構成する素子のシュリ
ンク処理を行うシュリンク処理手段と、前記配線経路情
報に基づいて前記シュリンク処理された素子間を接続す
るための概略配線経路を生成する概略配線経路生成手段
と、前記概略配線経路に基づいて新たなルールに対応し
た詳細配線を行う詳細配線手段と、詳細配線手段によっ
て生成された集積回路図形をコンパクション処理するコ
ンパクション処理手段とを備えて成ることを特徴とする
集積回路設計装置が提供される。保存手段は既存集積回
路の配線経路情報を取得して記憶手段に保存する。シュ
リンク処理手段は前記集積回路を構成する素子のシュリ
ンク処理を行う。概略配線経路生成手段は前記既存配線
経路情報に基づいて前記シュリンク処理された素子間を
接続するための概略配線経路を生成する。詳細配線手段
は前記概略配線経路に基づいて新たなルールに対応した
詳細配線を行う。コンパクション手段は前記詳細配線手
段によって生成された集積回路図形をコンパクション処
理する。
集積回路の配線経路情報を取得して前記記憶手段に保存
する保存手段と、前記集積回路を構成する素子のシュリ
ンク処理を行うシュリンク処理手段と、前記配線経路情
報に基づいて前記シュリンク処理された素子間を接続す
るための概略配線経路を生成する概略配線経路生成手段
と、前記概略配線経路に基づいて新たなルールに対応し
た詳細配線を行う詳細配線手段と、詳細配線手段によっ
て生成された集積回路図形をコンパクション処理するコ
ンパクション処理手段とを備えて成ることを特徴とする
集積回路設計装置が提供される。保存手段は既存集積回
路の配線経路情報を取得して記憶手段に保存する。シュ
リンク処理手段は前記集積回路を構成する素子のシュリ
ンク処理を行う。概略配線経路生成手段は前記既存配線
経路情報に基づいて前記シュリンク処理された素子間を
接続するための概略配線経路を生成する。詳細配線手段
は前記概略配線経路に基づいて新たなルールに対応した
詳細配線を行う。コンパクション手段は前記詳細配線手
段によって生成された集積回路図形をコンパクション処
理する。
【００１３】また、本発明によれば、前記集積回路の再
配線処理方法をコンピュータに実行させるためのプログ
ラムを記録した記録媒体が提供される。
配線処理方法をコンピュータに実行させるためのプログ
ラムを記録した記録媒体が提供される。
【００１４】
【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態に係る集積回路の再配線処理方法、集積
回路設計装置、集積回路の再配線処理方法をコンピュー
タに実行させるためのプログラムを記録した記録媒体に
ついて説明する。
明の実施の形態に係る集積回路の再配線処理方法、集積
回路設計装置、集積回路の再配線処理方法をコンピュー
タに実行させるためのプログラムを記録した記録媒体に
ついて説明する。
【００１５】図１は、本発明の実施の形態に係る集積回
路設計装置のブロック図である。図１において、コンピ
ュータによって構成された集積回路設計装置１０１は、
各種演算処理を行う中央処理装置（ＣＰＵ）１０２、Ｃ
ＲＴ等によって構成された表示装置１０３、キーボード
やマウス等によって構成された入力装置１０４、ＣＰＵ
１０２が実行するプログラムや集積回路設計用データが
記憶され磁気ディスクによって構成された外部記憶装置
１０５、前記プログラムが一時記憶されると共に、前記
データの少なくとも一部が一時記憶される主記憶装置１
０６を備えている。主記憶装置１０６には仮想メモリ空
間が形成されるように構成されており、集積回路設計装
置１０１が前記データを利用して集積回路の設計を行う
際には、前記仮想メモリ空間を利用して、データの参照
や変更等のデータ処理を行う。尚、ＣＰＵ１０２が実行
するプログラムはＣＤ−ＲＯＭや光磁気ディスク等の記
録媒体１０７に記録されており、記録媒体読取装置（図
示せず）によって、該プログラムを集積回路設計装置１
０１にインストールして使用する。外部記憶装置１０５
及び主記憶装置１０６は記憶手段を構成している。
路設計装置のブロック図である。図１において、コンピ
ュータによって構成された集積回路設計装置１０１は、
各種演算処理を行う中央処理装置（ＣＰＵ）１０２、Ｃ
ＲＴ等によって構成された表示装置１０３、キーボード
やマウス等によって構成された入力装置１０４、ＣＰＵ
１０２が実行するプログラムや集積回路設計用データが
記憶され磁気ディスクによって構成された外部記憶装置
１０５、前記プログラムが一時記憶されると共に、前記
データの少なくとも一部が一時記憶される主記憶装置１
０６を備えている。主記憶装置１０６には仮想メモリ空
間が形成されるように構成されており、集積回路設計装
置１０１が前記データを利用して集積回路の設計を行う
際には、前記仮想メモリ空間を利用して、データの参照
や変更等のデータ処理を行う。尚、ＣＰＵ１０２が実行
するプログラムはＣＤ−ＲＯＭや光磁気ディスク等の記
録媒体１０７に記録されており、記録媒体読取装置（図
示せず）によって、該プログラムを集積回路設計装置１
０１にインストールして使用する。外部記憶装置１０５
及び主記憶装置１０６は記憶手段を構成している。
【００１６】図２は、本発明の実施の形態に係る処理を
示すフローチャートで、外部記憶装置１０５にインスト
ールされたプログラムを主記憶装置１０６に記憶させ
て、ＣＰＵ１０２で処理することにより実行される。
示すフローチャートで、外部記憶装置１０５にインスト
ールされたプログラムを主記憶装置１０６に記憶させ
て、ＣＰＵ１０２で処理することにより実行される。
【００１７】図３及び図４は、本発明の実施の形態にお
ける配線経路生成過程を示す図で、既存集積回路の配線
の一部が、図３（ａ）、図４（ａ）に示す形態を有して
いる場合の処理を示している。
ける配線経路生成過程を示す図で、既存集積回路の配線
の一部が、図３（ａ）、図４（ａ）に示す形態を有して
いる場合の処理を示している。
【００１８】以下、図１〜図４を用いて、本発明の実施
の形態に係るプロセスマイグレーション時の集積回路の
再配線処理方法、集積回路設計装置、プロセスマイグレ
ーション時の集積回路の再配線処理方法をコンピュータ
に実行させるためのプログラムを記録した記録媒体につ
いて説明する。
の形態に係るプロセスマイグレーション時の集積回路の
再配線処理方法、集積回路設計装置、プロセスマイグレ
ーション時の集積回路の再配線処理方法をコンピュータ
に実行させるためのプログラムを記録した記録媒体につ
いて説明する。
【００１９】先ず、図３（ａ）に示す既存配線のプロセ
スマイグレーション時の再配線処理について説明する。
図３（ａ）において、電界効果トランジスタ（ＦＥＴ）
等の集積回路を構成する素子３０１、３０２には各々、
引き出し線３０３、３０４が接続されている。引き出し
線３０３、３０４は、まとめ線３０５によって接続され
ている。素子３１０、３１１には各々、引き出し線３０
８、３０９が接続されている。引き出し線３０８、３０
９はまとめ線３０７によって接続されている。まとめ線
３０５、３０７は幹線３０６によって接続されている。
ここで、引き出し線とは、素子の端子に直接接続された
配線を意味し又、まとめ線とは、複数の引き出し線を接
続するための配線を意味している。また、複数のまとめ
線間を接続するための幹線等、引き出し線とまとめ線以
外の配線は「その他の配線」として区分けしている。
スマイグレーション時の再配線処理について説明する。
図３（ａ）において、電界効果トランジスタ（ＦＥＴ）
等の集積回路を構成する素子３０１、３０２には各々、
引き出し線３０３、３０４が接続されている。引き出し
線３０３、３０４は、まとめ線３０５によって接続され
ている。素子３１０、３１１には各々、引き出し線３０
８、３０９が接続されている。引き出し線３０８、３０
９はまとめ線３０７によって接続されている。まとめ線
３０５、３０７は幹線３０６によって接続されている。
ここで、引き出し線とは、素子の端子に直接接続された
配線を意味し又、まとめ線とは、複数の引き出し線を接
続するための配線を意味している。また、複数のまとめ
線間を接続するための幹線等、引き出し線とまとめ線以
外の配線は「その他の配線」として区分けしている。
【００２０】既存集積回路の配線（既存配線）の再配線
処理を行う場合には、先ず、図３（ａ）に示す既存配線
の経路情報をテキストで記憶手段（外部記憶装置１０５
又は主記憶装置１０６）に保存する（図２のステップＳ
２０１）。既存配線の経路情報は既存配線の経路を特定
するための情報であり、既存配線経路図形の座標値、ネ
ットリスト（結線情報）、レイヤ情報、線幅値の情報が
含まれる。ここで、ステップＳ２０１は保存手段を構成
している。
処理を行う場合には、先ず、図３（ａ）に示す既存配線
の経路情報をテキストで記憶手段（外部記憶装置１０５
又は主記憶装置１０６）に保存する（図２のステップＳ
２０１）。既存配線の経路情報は既存配線の経路を特定
するための情報であり、既存配線経路図形の座標値、ネ
ットリスト（結線情報）、レイヤ情報、線幅値の情報が
含まれる。ここで、ステップＳ２０１は保存手段を構成
している。
【００２１】次に、図３（ａ）に示す複数の素子３０
１、３０２、３１０、３１１の図形のみをシュリンク処
理する（ステップＳ２０２）。ここで、ステップＳ２０
２はシュリンク手段を構成している。尚、前記シュリン
ク処理は既存のツールを用いて行うことができる。前記
シュリンク処理によって、複数の素子３０１、３０２、
３１０、３１１がシュリンクされて、図３（ｂ）に示す
ように、各々、縮小された複数の素子３１２〜３１５が
生成されると共に、生成された各素子３１２〜３１５間
の距離も縮小されている。また、各素子３１２〜３１５
は、各々、引き出し線３０３、３０４、３０８、３０９
から分離された状態となる。
１、３０２、３１０、３１１の図形のみをシュリンク処
理する（ステップＳ２０２）。ここで、ステップＳ２０
２はシュリンク手段を構成している。尚、前記シュリン
ク処理は既存のツールを用いて行うことができる。前記
シュリンク処理によって、複数の素子３０１、３０２、
３１０、３１１がシュリンクされて、図３（ｂ）に示す
ように、各々、縮小された複数の素子３１２〜３１５が
生成されると共に、生成された各素子３１２〜３１５間
の距離も縮小されている。また、各素子３１２〜３１５
は、各々、引き出し線３０３、３０４、３０８、３０９
から分離された状態となる。
【００２２】次に、前記記憶手段に記憶した既存配線の
経路情報を基に、前記シュリンク処理した素子３１２〜
３１５を接続した概略配線情報を生成し（ステップＳ２
０３）、前記記憶手段に保存する。即ち、ステップＳ２
０３では、前記既存配線を極力活用して、素子３１２〜
３１５を配線接続した概略配線情報を生成する。
経路情報を基に、前記シュリンク処理した素子３１２〜
３１５を接続した概略配線情報を生成し（ステップＳ２
０３）、前記記憶手段に保存する。即ち、ステップＳ２
０３では、前記既存配線を極力活用して、素子３１２〜
３１５を配線接続した概略配線情報を生成する。
【００２３】具体的には、先ず、図３（ｃ）に示すよう
に前記シュリンク処理した素子３１２〜３１５図形に接
続するように引き出し線３１６〜３１９を再配線処理す
る。次に、図３（ｄ）に示すように、幹線３０６をその
まま活用し、まとめ線３２０、３２１が各々、引き出し
線３１６、３１７と幹線３０６、まとめ線３１８、３１
９と幹線３０６に接続するように、まとめ線３２０、３
２１の書き換えを行うことにより、図３（ｄ）に示すよ
うな概略配線情報を生成する。図３（ｄ）の概略配線情
報は前記記憶手段に記憶される。尚、ステップＳ２０３
は概略配線経路生成手段を構成している。
に前記シュリンク処理した素子３１２〜３１５図形に接
続するように引き出し線３１６〜３１９を再配線処理す
る。次に、図３（ｄ）に示すように、幹線３０６をその
まま活用し、まとめ線３２０、３２１が各々、引き出し
線３１６、３１７と幹線３０６、まとめ線３１８、３１
９と幹線３０６に接続するように、まとめ線３２０、３
２１の書き換えを行うことにより、図３（ｄ）に示すよ
うな概略配線情報を生成する。図３（ｄ）の概略配線情
報は前記記憶手段に記憶される。尚、ステップＳ２０３
は概略配線経路生成手段を構成している。
【００２４】その後、新たなプロセスのルールで自動で
詳細な配線（詳細自動配線）を行った後（ステップＳ２
０４）、コンパクション処理を行う（ステップＳ２０
５）。これにより、プロセスマイグレーション時の再配
線処理が自動的に行われて完了する。ここで、ステップ
Ｓ２０４は詳細配線手段を構成し又、ステップＳ２０５
はコンパクション処理手段を構成している。尚、ステッ
プＳ２０４及びステップＳ２０５の処理は既存ツールを
用いて行うことが可能である。
詳細な配線（詳細自動配線）を行った後（ステップＳ２
０４）、コンパクション処理を行う（ステップＳ２０
５）。これにより、プロセスマイグレーション時の再配
線処理が自動的に行われて完了する。ここで、ステップ
Ｓ２０４は詳細配線手段を構成し又、ステップＳ２０５
はコンパクション処理手段を構成している。尚、ステッ
プＳ２０４及びステップＳ２０５の処理は既存ツールを
用いて行うことが可能である。
【００２５】次に、図４に示すように、引出し線の両端
に素子が接続されている場合の再配線処理について説明
する。既存集積回路の既存配線は、図４（ａ）におい
て、電界効果トランジスタ（ＦＥＴ）等の集積回路を構
成する素子４０１、４０４間には引き出し線４０２が接
続されている。引き出し線４０２上には、再配線時にま
とめ線を配設する位置を表すまとめ線位置シンボル４０
３が設けられている。
に素子が接続されている場合の再配線処理について説明
する。既存集積回路の既存配線は、図４（ａ）におい
て、電界効果トランジスタ（ＦＥＴ）等の集積回路を構
成する素子４０１、４０４間には引き出し線４０２が接
続されている。引き出し線４０２上には、再配線時にま
とめ線を配設する位置を表すまとめ線位置シンボル４０
３が設けられている。
【００２６】既存配線の再配線処理を行う場合には、先
ず、図４（ａ）に示す既存配線の経路情報をテキストで
記憶手段（外部記憶装置１０５又は主記憶装置１０６）
に保存する（図２のステップＳ２０１）。次に、図４
（ａ）に示す複数の素子４０１、４０４の図形のみをシ
ュリンク処理する（ステップＳ２０２）。前記シュリン
ク処理によって、素子４０１、４０４がシュリンクされ
て、図４（ｂ）に示すように、各々、素子４０５、４０
６が生成される。複数の素子４０５、４０６の図形は縮
小されると共に、各々、引き出し線４０２から分離され
た状態となる。
ず、図４（ａ）に示す既存配線の経路情報をテキストで
記憶手段（外部記憶装置１０５又は主記憶装置１０６）
に保存する（図２のステップＳ２０１）。次に、図４
（ａ）に示す複数の素子４０１、４０４の図形のみをシ
ュリンク処理する（ステップＳ２０２）。前記シュリン
ク処理によって、素子４０１、４０４がシュリンクされ
て、図４（ｂ）に示すように、各々、素子４０５、４０
６が生成される。複数の素子４０５、４０６の図形は縮
小されると共に、各々、引き出し線４０２から分離され
た状態となる。
【００２７】次に、前記記憶手段に記憶された既存配線
の経路情報を基に、前記シュリンクした素子４０５、４
０６を接続した概略配線情報を生成し（ステップＳ２０
３）、前記記憶手段に保存する。即ち、ステップＳ２０
３では、図４（ｃ）に示すように、前記シュリンクした
素子４０５、４０６に接続するように引き出し線４０
７、４０８を再配線すると共に、図４（ｄ）に示すよう
に、まとめ線４０９が各々、まとめ線位置シンボル４０
３を通って引き出し線４０７、４０８を接続するよう
に、まとめ線４０９を形成することにより、図４（ｄ）
に示すような概略配線情報を生成する。
の経路情報を基に、前記シュリンクした素子４０５、４
０６を接続した概略配線情報を生成し（ステップＳ２０
３）、前記記憶手段に保存する。即ち、ステップＳ２０
３では、図４（ｃ）に示すように、前記シュリンクした
素子４０５、４０６に接続するように引き出し線４０
７、４０８を再配線すると共に、図４（ｄ）に示すよう
に、まとめ線４０９が各々、まとめ線位置シンボル４０
３を通って引き出し線４０７、４０８を接続するよう
に、まとめ線４０９を形成することにより、図４（ｄ）
に示すような概略配線情報を生成する。
【００２８】その後、図３に関して説明したのと同様
に、新たなルールに基づいた詳細な自動配線（詳細配
線）を行った後（ステップＳ２０４）、コンパクション
処理を行う（ステップＳ２０５）。これにより、プロセ
スマイグレーション時の新たな集積回路の設計が完了す
る。
に、新たなルールに基づいた詳細な自動配線（詳細配
線）を行った後（ステップＳ２０４）、コンパクション
処理を行う（ステップＳ２０５）。これにより、プロセ
スマイグレーション時の新たな集積回路の設計が完了す
る。
【００２９】以上述べたように本発明の実施の形態に係
る集積回路の再配線処理方法は、既存集積回路の配線経
路情報を保存するステップ（ステップＳ２０１）と、前
記集積回路を構成する素子図形をシュリンク処理するス
テップ（ステップＳ２０２）と、前記配線経路情報に基
づいて、前記シュリンク処理された素子間を接続するた
めの概略配線経路を生成するステップ（ステップＳ２０
３）と、前記概略配線経路に基づいて、新たなルールに
対応した詳細配線処理を行うステップ（ステップＳ２０
４）と、前記詳細配線処理された集積回路図形をコンパ
クション処理するステップ（ステップＳ２０５）とを備
えて成ることを特徴としている。
る集積回路の再配線処理方法は、既存集積回路の配線経
路情報を保存するステップ（ステップＳ２０１）と、前
記集積回路を構成する素子図形をシュリンク処理するス
テップ（ステップＳ２０２）と、前記配線経路情報に基
づいて、前記シュリンク処理された素子間を接続するた
めの概略配線経路を生成するステップ（ステップＳ２０
３）と、前記概略配線経路に基づいて、新たなルールに
対応した詳細配線処理を行うステップ（ステップＳ２０
４）と、前記詳細配線処理された集積回路図形をコンパ
クション処理するステップ（ステップＳ２０５）とを備
えて成ることを特徴としている。
【００３０】したがって、マイグレーション用ルールが
不要なため、複雑なルールの定義が不要で、新プロセス
に対応可能であり又、再配線を高速に行うことが可能に
なる。また、複数の素子の相対的位置関係を保持した状
態で各素子をシュリンク処理するようにしているため、
概略配線経路を生成する際に既配線に近い自動配線が可
能になり、既存集積回路のトポロジを維持することが可
能になる。さらに、既存集積回路の配線経路情報を生か
して再配線処理しているため、概略配線経路の生成を容
易に行うことが可能になる。さらにまた、自動で詳細配
線処理を行う詳細配線ステップ（Ｓ２０４）とのインタ
フェース及び機能拡張が容易になる。また、素子のコン
パクションと同時に冗長配線を処理することにより最適
な形状を得ることが可能になる。
不要なため、複雑なルールの定義が不要で、新プロセス
に対応可能であり又、再配線を高速に行うことが可能に
なる。また、複数の素子の相対的位置関係を保持した状
態で各素子をシュリンク処理するようにしているため、
概略配線経路を生成する際に既配線に近い自動配線が可
能になり、既存集積回路のトポロジを維持することが可
能になる。さらに、既存集積回路の配線経路情報を生か
して再配線処理しているため、概略配線経路の生成を容
易に行うことが可能になる。さらにまた、自動で詳細配
線処理を行う詳細配線ステップ（Ｓ２０４）とのインタ
フェース及び機能拡張が容易になる。また、素子のコン
パクションと同時に冗長配線を処理することにより最適
な形状を得ることが可能になる。
【００３１】ここで、前記既存配線経路情報に基づいて
前記シュリンク処理された素子図形間を接続する概略配
線経路を生成するステップ（ステップＳ２０３）は、前
記シュリンク処理した素子に接続するように引き出し線
を再配線処理するステップと、既存の他の配線を生かし
て、まとめ線が前記引き出し線と前記他の配線に接続す
るように、前記まとめ線の書き換えを行うステップとに
よって構成されている。
前記シュリンク処理された素子図形間を接続する概略配
線経路を生成するステップ（ステップＳ２０３）は、前
記シュリンク処理した素子に接続するように引き出し線
を再配線処理するステップと、既存の他の配線を生かし
て、まとめ線が前記引き出し線と前記他の配線に接続す
るように、前記まとめ線の書き換えを行うステップとに
よって構成されている。
【００３２】また、本発明の実施の形態に係る集積回路
設計装置は、記憶手段（外部記憶装置１０５又は主記憶
装置１０６）と、既存集積回路の配線情報を取得して前
記記憶手段に保存する保存手段（ステップＳ２０１）
と、前記集積回路を構成する素子図形のシュリンク処理
を行うシュリンク処理手段（ステップＳ２０２）と、前
記配線経路情報に基づいて前記シュリンク処理された素
子間を接続するための概略配線経路を生成する概略配線
経路生成手段（ステップＳ２０３）と、前記概略配線経
路に基づいて、新たなルールに対応した詳細配線を行う
詳細配線手段（ステップＳ２０４）と、詳細配線手段に
よって生成された集積回路図形をコンパクション処理す
るコンパクション処理手段（ステップＳ２０５）とを備
えて成ることを特徴としている。
設計装置は、記憶手段（外部記憶装置１０５又は主記憶
装置１０６）と、既存集積回路の配線情報を取得して前
記記憶手段に保存する保存手段（ステップＳ２０１）
と、前記集積回路を構成する素子図形のシュリンク処理
を行うシュリンク処理手段（ステップＳ２０２）と、前
記配線経路情報に基づいて前記シュリンク処理された素
子間を接続するための概略配線経路を生成する概略配線
経路生成手段（ステップＳ２０３）と、前記概略配線経
路に基づいて、新たなルールに対応した詳細配線を行う
詳細配線手段（ステップＳ２０４）と、詳細配線手段に
よって生成された集積回路図形をコンパクション処理す
るコンパクション処理手段（ステップＳ２０５）とを備
えて成ることを特徴としている。
【００３３】したがって、マイグレーション用ルールが
不要なため、複雑なルールの定義が不要で、新プロセス
ルールに対応可能であり又、再配線を高速に行うことが
可能になる。また、複数の素子の相対的位置関係を保持
した状態で各素子をシュリンク処理するようにしている
ため、概略配線経路を生成する際に既配線に近い自動配
線が可能になり、既存集積回路のトポロジを維持するこ
とが可能になる。さらに、既存集積回路の配線経路情報
を生かして再配線処理しているため、概略配線経路の生
成を容易に行うことが可能になる等の効果を奏する。
不要なため、複雑なルールの定義が不要で、新プロセス
ルールに対応可能であり又、再配線を高速に行うことが
可能になる。また、複数の素子の相対的位置関係を保持
した状態で各素子をシュリンク処理するようにしている
ため、概略配線経路を生成する際に既配線に近い自動配
線が可能になり、既存集積回路のトポロジを維持するこ
とが可能になる。さらに、既存集積回路の配線経路情報
を生かして再配線処理しているため、概略配線経路の生
成を容易に行うことが可能になる等の効果を奏する。
【００３４】ここで、前記概略配線経路生成手段は、前
記シュリンク処理した素子に接続するように引き出し線
を再配線処理する引き出し線処理手段と、既存の他の配
線を生かして、まとめ線が前記引き出し線と前記他の配
線に接続するように、前記まとめ線の書き換えを行うま
とめ線処理手段とを備えている。
記シュリンク処理した素子に接続するように引き出し線
を再配線処理する引き出し線処理手段と、既存の他の配
線を生かして、まとめ線が前記引き出し線と前記他の配
線に接続するように、前記まとめ線の書き換えを行うま
とめ線処理手段とを備えている。
【００３５】また、本発明の実施の形態に係る集積回路
の再配線処理方法をコンピュータに実行させるためのプ
ログラムを記録した記録媒体によれば、新プロセスへの
対応を容易にすると共に再配線処理を高速に実行させる
ことが可能になり又、既存集積回路のトポロジを維持し
た再配線処理等をコンピュータに行わせることが可能に
なる。
の再配線処理方法をコンピュータに実行させるためのプ
ログラムを記録した記録媒体によれば、新プロセスへの
対応を容易にすると共に再配線処理を高速に実行させる
ことが可能になり又、既存集積回路のトポロジを維持し
た再配線処理等をコンピュータに行わせることが可能に
なる。
【００３６】
【発明の効果】本発明に係る集積回路の再配線処理方法
によれば、集積回路の再配線処理時に、新たなルールに
対応が容易でトポロジを維持することが可能になる。
によれば、集積回路の再配線処理時に、新たなルールに
対応が容易でトポロジを維持することが可能になる。
【００３７】また、本発明に係る集積回路設計装置によ
れば、集積回路の再配線処理時に、新たなルールに対応
が容易でトポロジを維持することが可能になる。
れば、集積回路の再配線処理時に、新たなルールに対応
が容易でトポロジを維持することが可能になる。
【００３８】また、集積回路の再配線処理方法をコンピ
ュータに実行させるためのプログラムを記録した記録媒
体によれば、新たなルールに対応が容易でトポロジを維
持した再配線処理をコンピュータに行わせることが可能
になる。
ュータに実行させるためのプログラムを記録した記録媒
体によれば、新たなルールに対応が容易でトポロジを維
持した再配線処理をコンピュータに行わせることが可能
になる。
【図１】本発明の実施の形態に係る集積回路設計用装置
のブロック図である。
のブロック図である。
【図２】本発明の実施の形態に係る処理を示すフローチ
ャートである。
ャートである。
【図３】本発明の実施の形態における配線経路を生成す
る過程を示す図である。
る過程を示す図である。
【図４】本発明の実施の形態における配線経路を生成す
る過程を示す図である。
る過程を示す図である。
１０１・・・集積回路設計装置 １０２・・・ＣＰＵ １０３・・・表示装置 １０４・・・入力装置 １０５・・・外部記憶装置 １０６・・・主記憶装置 １０７・・・記録媒体
Claims (3)
- 【請求項１】 既存集積回路の配線経路情報を保存する
ステップと、前記集積回路を構成する素子図形のシュリ
ンク処理を行うステップと、前記配線経路情報に基づい
て前記シュリンク処理された素子間を接続するための概
略配線経路を生成するステップと、前記概略配線経路に
基づいて新たなルールに対応した詳細配線処理を行うス
テップと、前記詳細配線により得られた集積回路図形を
コンパクション処理するステップとを備えて成ることを
特徴とする集積回路の再配線処理方法。 - 【請求項２】 記憶手段と、既存集積回路の配線経路情
報を取得して前記記憶手段に保存する保存手段と、前記
集積回路を構成する素子図形のシュリンク処理を行うシ
ュリンク処理手段と、前記配線経路情報に基づいて前記
シュリンク処理された素子間を接続するための概略配線
経路を生成する概略配線経路生成手段と、前記概略配線
経路に基づいて新たなルールに対応した詳細配線を行う
詳細配線手段と、詳細配線手段によって生成された集積
回路図形をコンパクション処理するコンパクション処理
手段とを備えて成ることを特徴とする集積回路設計装
置。 - 【請求項３】 請求項１記載の集積回路の再配線処理方
法をコンピュータに実行させるためのプログラムを記録
した記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000339512A JP2002149732A (ja) | 2000-11-07 | 2000-11-07 | 集積回路の再配線処理方法、集積回路設計装置、集積回路の再配線処理方法をコンピュータに実行させるためのプログラムを記録した記録媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000339512A JP2002149732A (ja) | 2000-11-07 | 2000-11-07 | 集積回路の再配線処理方法、集積回路設計装置、集積回路の再配線処理方法をコンピュータに実行させるためのプログラムを記録した記録媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002149732A true JP2002149732A (ja) | 2002-05-24 |
Family
ID=18814578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000339512A Withdrawn JP2002149732A (ja) | 2000-11-07 | 2000-11-07 | 集積回路の再配線処理方法、集積回路設計装置、集積回路の再配線処理方法をコンピュータに実行させるためのプログラムを記録した記録媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002149732A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010157705A (ja) * | 2008-12-30 | 2010-07-15 | Internatl Business Mach Corp <Ibm> | 電子デバイスをソース技術からターゲット技術に移行する方法及びコンピュータ・プログラム（電流モード動作電子デバイスをターゲット技術に移行する方法） |
-
2000
- 2000-11-07 JP JP2000339512A patent/JP2002149732A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010157705A (ja) * | 2008-12-30 | 2010-07-15 | Internatl Business Mach Corp <Ibm> | 電子デバイスをソース技術からターゲット技術に移行する方法及びコンピュータ・プログラム（電流モード動作電子デバイスをターゲット技術に移行する方法） |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20040225 |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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