JP2002141474A - Planar semiconductor chip, testing method therefor and semiconductor wafer - Google Patents
Planar semiconductor chip, testing method therefor and semiconductor waferInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明はプレーナ型半導体
チップとそのテスト方法並びに半導体ウエハに関し、詳
しくは、半導体チップの周辺にチャンネルストッパー等
のリング状の電極を備えたプレーナ型半導体チップに関
する。この発明は、半導体チップを製造する際に半導体
ウエハの外周付近で発生し易い表面電極の異常をウェハ
ーテストで発見するのに有効である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a planar type semiconductor chip, a test method therefor, and a semiconductor wafer, and more particularly, to a planar type semiconductor chip provided with a ring-shaped electrode such as a channel stopper around a semiconductor chip. INDUSTRIAL APPLICABILITY The present invention is effective for finding an abnormality of a surface electrode which is likely to occur near the outer periphery of a semiconductor wafer when manufacturing a semiconductor chip by a wafer test.
【0002】[0002]
【従来の技術】図15は従来の半導体チップ(プレーナ
型パワートランジスタ)の表面電極のみを示す平面図で
あり、図16は図15に示される半導体チップのD−D
断面図である。図15及び図16に示すように、シリコ
ン基板1の表面にはベース電極2、エミッタ電極3が設
けられている。さらにベース電極2の周囲には裏面のコ
レクタ電極21と同電位であってシリコン基板1周辺の
チャンネルストッパーであるN+ 拡散層24とコンタク
トをとっているリング状のガードリング電極4が設けら
れている。2. Description of the Related Art FIG. 15 is a plan view showing only surface electrodes of a conventional semiconductor chip (planar type power transistor). FIG. 16 is a plan view of the semiconductor chip shown in FIG.
It is sectional drawing. As shown in FIGS. 15 and 16, a base electrode 2 and an emitter electrode 3 are provided on the surface of a silicon substrate 1. Further, a ring-shaped guard ring electrode 4 is provided around the base electrode 2 at the same potential as the collector electrode 21 on the back surface and in contact with the N + diffusion layer 24 as a channel stopper around the silicon substrate 1. I have.
【0003】通常、半導体チップ701は、表面にAl
電極、裏面にAu電極や半田用の多層電極を備える。こ
れらの電極はいずれも電子ビーム蒸着法やスパッタリン
グ法で形成される。また、表面の電極は、ベース電極
2、エミッタ電極3及びガードリング電極4にそれぞれ
分離される際にフォトリソグラフィ工程やエッチング工
程が施される。Usually, a semiconductor chip 701 has an Al
An electrode and an Au electrode and a multilayer electrode for solder are provided on the back surface. Each of these electrodes is formed by an electron beam evaporation method or a sputtering method. Further, when the electrodes on the surface are separated into the base electrode 2, the emitter electrode 3, and the guard ring electrode 4, respectively, a photolithography step and an etching step are performed.
【0004】図17は、図15及び図16に示した上述
の半導体チップ701が複数個形成された半導体ウエハ
801を示す説明図である。図17に示すように、半導
体ウエハ801の周辺には半導体チップ701が配置さ
れない非配置部分10が存在している。これは、主に半
導体製造装置(図示せず)の構造上、半導体ウエハ80
1の周辺の数mmについては正常な処理が行えず、ま
た、製造装置や搬送用キャリア(図示せず)との接触に
よりウエハに傷がつくなど様々な不具合が発生し易いた
めである。FIG. 17 is an explanatory view showing a semiconductor wafer 801 on which a plurality of the above-described semiconductor chips 701 shown in FIGS. 15 and 16 are formed. As shown in FIG. 17, a non-arranged portion 10 where the semiconductor chip 701 is not arranged exists around the semiconductor wafer 801. This is mainly due to the structure of a semiconductor manufacturing apparatus (not shown),
This is because normal processing cannot be performed for a few mm in the vicinity of 1, and various troubles such as damage to the wafer due to contact with a manufacturing apparatus or a carrier (not shown) are likely to occur.
【0005】様々な不具合のなかで特に電極に関して
は、半導体ウエハと製造装置とを固定する部分に電極が
成膜されなかったり、膜厚が薄くなったりすることがあ
る。さらには、電極をベース電極やエミッタ電極などの
各電極に分離する際に、ウエハキャリアを用いるバッチ
式エッング装置でエッチングすると、ウエハキャリアと
接触している半導体ウエハの周辺が正常にエッチングさ
れないこともある。[0005] Among various inconveniences, in particular, regarding an electrode, an electrode may not be formed or a film thickness may be reduced at a portion where a semiconductor wafer and a manufacturing apparatus are fixed. Furthermore, when the electrodes are separated into each electrode such as a base electrode and an emitter electrode, if the etching is performed by a batch type etching apparatus using a wafer carrier, the periphery of the semiconductor wafer in contact with the wafer carrier may not be properly etched. is there.
【0006】また、シリコン基板の裏面にコレクタ電極
を形成する際に、シリコン基板の表面側の周辺部にもコ
レクタ電極の電極材料が回り込んでしまうこともある。
これらの不具合は、その程度が軽い場合にはウェハーテ
ストで完全に除去することが困難であり、除去できなか
った場合には不具合のある半導体チップが出荷されるこ
とになる。When the collector electrode is formed on the back surface of the silicon substrate, the electrode material of the collector electrode may reach the peripheral portion on the front surface side of the silicon substrate.
These defects are difficult to completely remove by a wafer test if the degree is small, and if they cannot be removed, defective semiconductor chips will be shipped.
【0007】従って、不具合のある半導体チップが出荷
されるのを防止するためには、半導体ウエハの周辺に半
導体チップを形成しない部分を増やす必要があった。Therefore, in order to prevent a defective semiconductor chip from being shipped, it is necessary to increase a portion where no semiconductor chip is formed around the semiconductor wafer.
【0008】[0008]
【発明が解決しようとする課題】半導体ウエハの周辺に
半導体チップを配置しない部分を増やすと、その分だけ
1枚の半導体ウエハからとれる半導体チップの数は減少
してしまう。また、上述のように、電極に関する不具合
は半導体ウエハの周辺に発生する確立が高いが、装置と
の接触による傷やフォトリソグラフィ工程によるフォト
レジスト膜のピンホールなどは半導体ウエハの中央部に
も発生することがある。しかし、従来のウェハーテスト
や外観検査では、これらの不具合を漏れなく発見するこ
とは困難であった。When the portion where no semiconductor chips are arranged around the semiconductor wafer is increased, the number of semiconductor chips that can be obtained from one semiconductor wafer decreases accordingly. In addition, as described above, defects related to electrodes are likely to occur around the semiconductor wafer, but scratches due to contact with the device and pinholes in the photoresist film due to the photolithography process also occur at the center of the semiconductor wafer. May be. However, it has been difficult for conventional wafer tests and appearance inspections to find these defects without omission.
【0009】この発明は以上のような事情を考慮してな
されたものであり、半導体チップの表面に形成された電
極の形成不良を確実に発見できる構造のプレーナ型半導
体チップとそのテスト方法を提供するものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and provides a planar semiconductor chip having a structure capable of reliably detecting a defective formation of an electrode formed on the surface of a semiconductor chip, and a test method therefor. Is what you do.
【0010】[0010]
【課題を解決するための手段】この発明は、シリコン基
板に形成された半導体チップと、シリコン基板表面に設
けられ半導体チップを取り囲むリング状のガードリング
電極とを備え、ガードリング電極にプローブテスト用の
プロービングパッド部を設けたプレーナ型半導体チップ
を提供するものである。SUMMARY OF THE INVENTION The present invention comprises a semiconductor chip formed on a silicon substrate and a ring-shaped guard ring electrode provided on the surface of the silicon substrate and surrounding the semiconductor chip. And a planar type semiconductor chip provided with a probing pad portion.
【0011】[0011]
【発明の実施の形態】この発明によるプレーナ型半導体
チップは、半導体チップがパワートランジスタであっ
て、そのパワートランジスタはコレクタ層を裏面側に、
ベース拡散層とエミッタ拡散層を表面側にそれぞれ有す
るシリコン基板と、シリコン基板の裏面に設けられたコ
レクタ電極と、シリコン基板の表面に設けられたベース
電極およびエミッタ電極とを備えてもよい。DESCRIPTION OF THE PREFERRED EMBODIMENTS In a planar type semiconductor chip according to the present invention, the semiconductor chip is a power transistor, and the power transistor has a collector layer on the back side,
A silicon substrate having a base diffusion layer and an emitter diffusion layer on the front surface side, a collector electrode provided on the back surface of the silicon substrate, and a base electrode and an emitter electrode provided on the surface of the silicon substrate may be provided.
【0012】また、この発明によるプレーナ型半導体チ
ップは、ガードリング電極が四角形であり、プロービン
グパッド部はガードリング電極の4つの角にそれぞれ設
けられてもよい。In the planar type semiconductor chip according to the present invention, the guard ring electrode may be square, and the probing pads may be provided at four corners of the guard ring electrode.
【0013】また、この発明によるプレーナ型半導体チ
ップは、ガードリング電極が四角形であり、プロービン
グパッド部はガードリング電極の対向する2つの角にそ
れぞれ設けられてもよい。Further, in the planar type semiconductor chip according to the present invention, the guard ring electrode may be rectangular, and the probing pad portions may be provided at two opposing corners of the guard ring electrode.
【0014】また、この発明によるプレーナ型半導体チ
ップは、ガードリング電極は四角形でその1つの角が分
離され、それによって形成された2つの端部にプロービ
ングパッド部が設けられてもよい。Further, in the planar type semiconductor chip according to the present invention, the guard ring electrode may be rectangular and one corner thereof is separated, and a probing pad portion may be provided at two ends formed thereby.
【0015】また、この発明によるプレーナ型半導体チ
ップは、プロービングパッド部がほぼ正方形であって、
その一辺はガードリング電極の幅よりも広くてもよい。Further, in the planar type semiconductor chip according to the present invention, the probing pad portion is substantially square,
One side thereof may be wider than the width of the guard ring electrode.
【0016】また、この発明によるプレーナ型半導体チ
ップは、ガードリング電極はシリコン基板との間に絶縁
膜を介して設けられ、ガードリング電極の所定位置にの
みシリコン基板とコンタクトするコンタクト部が設けら
れてもよい。Further, in the planar type semiconductor chip according to the present invention, the guard ring electrode is provided with an insulating film between the guard ring electrode and the silicon substrate, and a contact portion for contacting the silicon substrate only at a predetermined position of the guard ring electrode is provided. You may.
【0017】また、この発明によるプレーナ型半導体チ
ップは、ガードリング電極が四角形であり、プロービン
グパッド部はガードリング電極の4つの角に設けられ、
コンタクト部は隣接する2つのプロービングパッド部の
ほぼ中間にそれぞれ設けられていてもよい。In the planar type semiconductor chip according to the present invention, the guard ring electrode is square, and the probing pad portions are provided at four corners of the guard ring electrode.
The contact portion may be provided substantially at the center between two adjacent probing pad portions.
【0018】また、この発明によるプレーナ型半導体チ
ップは、コンタクト部が長方形であって、その短い一辺
はガードリング電極の幅よりも広くてもよい。Further, in the planar type semiconductor chip according to the present invention, the contact portion may be rectangular, and one short side thereof may be wider than the width of the guard ring electrode.
【0019】また、この発明によるプレーナ型半導体チ
ップは、ガードリング電極がベース電極に隣接し、ガー
ドリング電極とベース電極とは半導体チップの耐圧に影
響が発生しないだけの間隔を有していてもよい。Further, in the planar type semiconductor chip according to the present invention, the guard ring electrode is adjacent to the base electrode, and the guard ring electrode and the base electrode have such a distance that the breakdown voltage of the semiconductor chip is not affected. Good.
【0020】また、この発明によるプレーナ型半導体チ
ップをテストする方法は、ガードリング電極のプロービ
ングパッドにプローブ針を当てて抵抗値を測定し、その
測定結果によって半導体チップの電極の形成不良を推定
するテスト方法であってもよい。Further, in the method of testing a planar semiconductor chip according to the present invention, a probe needle is applied to a probing pad of a guard ring electrode to measure a resistance value, and a defective electrode formation of the semiconductor chip is estimated based on the measurement result. A test method may be used.
【0021】また、この発明は、複数の半導体チップが
形成された半導体ウエハを提供するものでもあり、その
半導体ウエハは、半導体ウエハの周辺に形成された各チ
ップがこの発明による上述のプレーナ型半導体チップで
あってもよい。The present invention also provides a semiconductor wafer on which a plurality of semiconductor chips are formed, wherein each of the chips formed around the semiconductor wafer has the above-mentioned planar type semiconductor according to the present invention. It may be a chip.
【0022】これは、半導体ウエハにおいて、半導体ウ
エハ上に形成される各半導体チップの電極の形成不良は
半導体ウエハの周辺部で発生し易いことを考慮したもの
である。このように構成すれば、半導体ウエハの中心付
近に配置される半導体チップの構造を従来のものから変
更することなく、効率的に不具合のある半導体チップを
発見して除去できるようになる。This takes into account that, in a semiconductor wafer, electrode formation failure of each semiconductor chip formed on the semiconductor wafer is likely to occur at the periphery of the semiconductor wafer. With this configuration, a defective semiconductor chip can be efficiently found and removed without changing the structure of the semiconductor chip disposed near the center of the semiconductor wafer from the conventional one.
【0023】以上のように、この発明によるプレーナ型
半導体チップは、ガードリング電極にプローブテスト用
のプロービングパッドを設ける。これにより、ウェハー
テスト時にプロービングパッドにプローブ針を当ててガ
ードリング電極の抵抗値を測定することが可能になる。
もし、ガードリング電極に切断、膜厚不十分、形状不良
などの形成不良が生じていれば、正常なガードリング電
極よりも抵抗値が高くなるので、ガードリング電極の形
成不良が発見される。そして、ガードリング電極の形成
不良が発見された場合は、半導体チップの表面に設けら
れたその他の電極にも形成不良が発生していると推定し
そのチップを除去する。As described above, in the planar type semiconductor chip according to the present invention, the guard ring electrode is provided with the probing pad for the probe test. This makes it possible to measure the resistance value of the guard ring electrode by applying a probe needle to the probing pad during a wafer test.
If the guard ring electrode has a formation defect such as cutting, insufficient film thickness, or defective shape, the resistance value is higher than that of a normal guard ring electrode, and thus a formation defect of the guard ring electrode is found. Then, if a formation failure of the guard ring electrode is found, it is assumed that a formation failure has occurred in other electrodes provided on the surface of the semiconductor chip, and the chip is removed.
【0024】また、半導体チップの裏面に設けられる電
極の電極材料が、半導体チップの表面に回り込む形成不
良については、ガードリング電極とガードリング電極と
隣接して設けられる電極とのリーク電流を測定すること
により発見できる。また、シリコン基板とガードリング
電極とのコンタクト状態の不良については、ガードリン
グ電極と半導体チップの裏面に設けられる電極との間の
抵抗値を測定することにより発見できる。そして、ガー
ドリング電極とシリコン基板とのコンタクト状態の不良
が発見された場合は、半導体チップの表面に設けられた
その他の電極にも同様のコンタク状態の不良が生じてい
ると推定しそのチップを除去する。In the case where the electrode material of the electrode provided on the back surface of the semiconductor chip is formed around the surface of the semiconductor chip, the leakage current between the guard ring electrode and the electrode provided adjacent to the guard ring electrode is measured. Can be discovered by Further, a defective contact state between the silicon substrate and the guard ring electrode can be found by measuring a resistance value between the guard ring electrode and an electrode provided on the back surface of the semiconductor chip. If a defect in the contact state between the guard ring electrode and the silicon substrate is found, it is estimated that a similar contact state defect has occurred in the other electrodes provided on the surface of the semiconductor chip, and the chip is referred to. Remove.
【0025】この発明では、以上のようにして半導体チ
ップの表面に設けられた電極の形成不良を確実に発見し
その半導体チップを除去することができるので、半導体
ウエハの全面に半導体チップを形成することができるよ
うになる。従って、1枚の半導体ウエハからとれる半導
体チップの数が増加し、半導体チップのコストダウンを
図ることができるようになる。According to the present invention, as described above, a defective formation of the electrode provided on the surface of the semiconductor chip can be reliably found and the semiconductor chip can be removed, so that the semiconductor chip is formed on the entire surface of the semiconductor wafer. Will be able to do it. Therefore, the number of semiconductor chips that can be obtained from one semiconductor wafer increases, and the cost of the semiconductor chips can be reduced.
【0026】なお、この発明による電極構造は、パワー
トランジスタに限定されず、半導体チップの周囲にリン
グ状の電極が形成される半導体チップの電極構造として
広く適用可能である。The electrode structure according to the present invention is not limited to a power transistor but can be widely applied as an electrode structure of a semiconductor chip in which a ring-shaped electrode is formed around a semiconductor chip.
【0027】[0027]
【実施例】以下に図面に示す実施例に基づいてこの発明
を詳述する。なお、この実施例によってこの発明が限定
されるものではない。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail with reference to the embodiments shown in the drawings. The present invention is not limited by the embodiment.
【0028】実施例1 この発明の実施例1に係るプレーナ型の半導体チップ
(PNP型パワートランジスタ)について図1〜図3に
基づいて説明する。図1はこの発明の実施例1に係る半
導体チップの平面図、図2は図1のA−A断面図、図3
は図1に示した半導体チップをプローブテストしている
状態を示す説明図である。Embodiment 1 A planar semiconductor chip (PNP power transistor) according to Embodiment 1 of the present invention will be described with reference to FIGS. FIG. 1 is a plan view of a semiconductor chip according to a first embodiment of the present invention, FIG. 2 is a sectional view taken along line AA of FIG.
FIG. 2 is an explanatory diagram showing a state where a probe test is performed on the semiconductor chip shown in FIG. 1.
【0029】図1に示されるように、この発明の実施例
1に係るプレーナ型の半導体チップ101は、シリコン
基板1に形成された半導体チップ101と、シリコン基
板1の表面に設けられ半導体チップ101を取り囲むリ
ング状のガードリング電極4とを備え、ガードリング電
極4にプローブテスト用のプロービングパッド部5を設
けている。As shown in FIG. 1, a planar semiconductor chip 101 according to the first embodiment of the present invention includes a semiconductor chip 101 formed on a silicon substrate 1 and a semiconductor chip 101 provided on the surface of the silicon substrate 1. And a ring-shaped guard ring electrode 4 surrounding the probe ring. The guard ring electrode 4 is provided with a probing pad section 5 for probe testing.
【0030】詳しくは、図1及び図2に示されるよう
に、半導体チップ101は、P型のシリコン基板1上に
N型不純物拡散によるベース拡散層22と、P+ 型不純
物拡散によるエミッタ拡散層23が形成されている。ま
た、ベース拡散層22の周囲にはチャンネルストッパー
拡散層24が形成されている。More specifically, as shown in FIGS. 1 and 2, the semiconductor chip 101 includes a base diffusion layer 22 formed by N-type impurity diffusion and an emitter diffusion layer formed by P + -type impurity diffusion on a P-type silicon substrate 1. 23 are formed. A channel stopper diffusion layer 24 is formed around the base diffusion layer 22.
【0031】各拡散層が形成された後のシリコン基板1
の表面には絶縁膜として酸化膜25が形成され、それぞ
れの拡散層とコンタクトをとる部分にコンタクト窓を設
けた後、シリコン基板1の表面全面にAl膜が形成され
る。その後、Al膜にエッチングを施すことにより、ベ
ース電極2、エミッタ電極3、ガードリング電極4にそ
れぞれ分離し、さらにシリコン基板1の裏面に半田電極
等のコレクタ電極21が形成される。Silicon substrate 1 after each diffusion layer is formed
An oxide film 25 is formed as an insulating film on the surface of the silicon substrate 1, and a contact window is provided in a portion that makes contact with each diffusion layer, and then an Al film is formed on the entire surface of the silicon substrate 1. Thereafter, the Al film is etched to separate into a base electrode 2, an emitter electrode 3, and a guard ring electrode 4, and a collector electrode 21 such as a solder electrode is formed on the back surface of the silicon substrate 1.
【0032】そして、図1に示されるように、四角形の
ガードリング電極4の角部には、プローブテスト用のプ
ロービングパッド部5がそれぞれ設けられている。な
お、以上の不純物拡散や電極形成の工程については、既
に公知の技術を用いているため、製造工程についての詳
しい説明は省略する。As shown in FIG. 1, probing pad portions 5 for probe testing are provided at the corners of the quadrangular guard ring electrode 4, respectively. Since the well-known technique has already been used for the above-described impurity diffusion and electrode forming steps, detailed description of the manufacturing steps will be omitted.
【0033】図1及び図2に示された上述の半導体チッ
プ101をプローブテストする際には、図3に示される
ように、2つのプロービングパッド5に抵抗値測定回路
13のプローブ針26をそれぞれ当て、ガードリング電
極4に電流を流してその抵抗値を測定する。When performing the probe test on the semiconductor chip 101 shown in FIGS. 1 and 2, the probe needles 26 of the resistance value measuring circuit 13 are respectively connected to the two probing pads 5 as shown in FIG. Then, a current is applied to the guard ring electrode 4 to measure the resistance value.
【0034】図3に示されるように、ガードリング電極
4に傷などによる欠損部分12が発生している場合、欠
損部分12の抵抗14が大きくなるためガードリング電
極4全体の抵抗値は正常なものに比べて高くなる。ガー
ドリング電極4に断線や膜厚不十分などの不具合が生じ
ている場合も同様である。As shown in FIG. 3, when the guard ring electrode 4 has a defective portion 12 due to a scratch or the like, the resistance 14 of the defective portion 12 becomes large, so that the resistance value of the entire guard ring electrode 4 is normal. Higher than the ones. The same applies when a defect such as disconnection or insufficient film thickness occurs in the guard ring electrode 4.
【0035】実施例2 次に、この発明の実施例2に係るプレーナ型の半導体チ
ップについて、図4に基づいて説明する。なお、上述の
実施例1と同じ名称の部材には同じ符号を用いて説明す
る。 Second Embodiment Next, a planar semiconductor chip according to a second embodiment of the present invention will be described with reference to FIG. The members having the same names as those in the first embodiment will be described using the same reference numerals.
【0036】図4に示されるようにこの発明の実施例2
に係るプレーナ型の半導体チップ201は、プロービン
グパッド部5を対向する2つの角部にのみ配置したもの
である。その他の構成は上述の実施例1に係る半導体チ
ップ101(図1及び図2参照)と同じである。FIG. 4 shows a second embodiment of the present invention.
In the planar type semiconductor chip 201 according to (1), the probing pad portions 5 are arranged only at two opposing corners. Other configurations are the same as those of the semiconductor chip 101 according to the first embodiment (see FIGS. 1 and 2).
【0037】これは、半導体チップの周辺、特に角付近
にはフォトリソグラフィ時に使用するアライメントマー
クや識別マーク(共に図示せず)などを設けることが多
いことを考慮したものである。上述のように対向する2
つの角部にのみプロービングパッド部5を設けると、プ
ロービングパッド部5を設けない2つの角部にアライメ
ントマークや識別マークを設けることができる。This takes into account the fact that alignment marks and identification marks (both not shown) used during photolithography are often provided around the semiconductor chip, especially near the corners. 2 facing as described above
When the probing pad portion 5 is provided only at one corner portion, an alignment mark or an identification mark can be provided at two corner portions where the probing pad portion 5 is not provided.
【0038】実施例3 次に、この発明の実施例3に係るプレーナ型の半導体チ
ップについて、図5及び図6に基づいて説明する。な
お、上述の実施例1及び2と同じ名称の部材には同じ符
号を用いて説明する。 Third Embodiment Next, a planar type semiconductor chip according to a third embodiment of the present invention will be described with reference to FIGS. Note that members having the same names as those in the first and second embodiments will be described using the same reference numerals.
【0039】図5に示されるように、この発明の実施例
3に係るプレーナ型の半導体チップ301は、ガードリ
ング電極4がその1つの角で分離され、それによって形
成された2つの端部にプロービングパッド部5が設けら
れている。その他の構成は実施例1に係る上述の半導体
チップ101(図1及び図2参照)と同じである。この
ように構成すると、プロービングパッド部5を設けない
3つの角部にアライメントマークや識別マークを設ける
ことができる。As shown in FIG. 5, in the planar type semiconductor chip 301 according to the third embodiment of the present invention, the guard ring electrode 4 is separated at one corner thereof, and is formed at two ends formed thereby. A probing pad section 5 is provided. Other configurations are the same as those of the above-described semiconductor chip 101 according to the first embodiment (see FIGS. 1 and 2). With this configuration, alignment marks and identification marks can be provided at three corners where the probing pad 5 is not provided.
【0040】図5に示された上述の半導体チップ301
をプローブテストする際には、図6に示されるように、
隣接する2つのプロービングパッド部5に抵抗値測定回
路13のプローブ針26をそれぞれ当てる。実施例3に
係る半導体チップ301では、2つのプロービングパッ
ド部5の間を流れる電流の経路が1つに限られるので、
ガードリング電極4のどの部分に欠損部分12が発生し
ても測定される抵抗値は大きく変化し、精度の高いプロ
ーブテストが可能になる。The above-described semiconductor chip 301 shown in FIG.
When the probe test is performed, as shown in FIG.
The probe needles 26 of the resistance value measuring circuit 13 are respectively applied to two adjacent probing pad portions 5. In the semiconductor chip 301 according to the third embodiment, since the path of the current flowing between the two probing pad portions 5 is limited to one,
Even if the defective portion 12 occurs in any part of the guard ring electrode 4, the measured resistance value greatly changes, and a highly accurate probe test can be performed.
【0041】実施例4 次に、この発明の実施例4に係るプレーナ型の半導体チ
ップについて、図7に基づいて説明する。なお、上述の
実施例1〜3と同じ名称の部材には同じ符号を用いて説
明する。図7に示されるように、この発明の実施例4に
係るプレーナ型の半導体チップ401は、ガードリング
電極4の電極幅Wを、上述の実施例1〜3に係る半導体
チップ101(図1及び図2参照)、201(図4参
照)、301(図5参照)のガードリング電極4よりも
よりも細くしている。その他の構成は、上述の実施例1
に係る半導体チップ101(図1及び図2参照)と同じ
である。 Embodiment 4 Next, a planar type semiconductor chip according to Embodiment 4 of the present invention will be described with reference to FIG. Note that members having the same names as those in the above-described first to third embodiments will be described using the same reference numerals. As shown in FIG. 7, in the planar type semiconductor chip 401 according to the fourth embodiment of the present invention, the electrode width W of the guard ring electrode 4 is changed to the semiconductor chip 101 according to the above-described first to third embodiments (see FIGS. 2 (see FIG. 2), 201 (see FIG. 4), and 301 (see FIG. 5). Other configurations are the same as those of the first embodiment.
1 (see FIGS. 1 and 2).
【0042】ガードリング電極4の電極幅Wを細くする
と、ガードリング電極4に欠損部分が発生した場合や、
ガードリング電極4の膜厚が不十分に形成された場合に
抵抗値の高まる割合が大きくなり、精度の高いプローブ
テストが可能になる。なお、ガードリング電極4は、ガ
ードリング電極本来の目的が失われないようにするた
め、少なくともチャンネルストッパー拡散層24(図2
参照)の内側を覆うように形成されていることが望まし
い。When the electrode width W of the guard ring electrode 4 is reduced, when the guard ring electrode 4 has a defective portion,
When the thickness of the guard ring electrode 4 is insufficiently formed, the rate of increase in the resistance value increases, and a highly accurate probe test can be performed. The guard ring electrode 4 has at least a channel stopper diffusion layer 24 (FIG. 2) so as not to lose the original purpose of the guard ring electrode.
(Refer to FIG. 3).
【0043】従って、この実施例4のようにガードリン
グ電極4を細くする場合には、通常の電極幅を有するガ
ードリング電極4(図1及び図2参照)の外側部分のみ
を省いて細くするようにする。このように、ガードリン
グ電極4を細くする構成は、上述の実施例1〜3のいず
れにも適用できる。Therefore, when the guard ring electrode 4 is made thinner as in the fourth embodiment, only the outer portion of the guard ring electrode 4 having a normal electrode width (see FIGS. 1 and 2) is omitted. To do. Thus, the configuration in which the guard ring electrode 4 is made thin can be applied to any of the first to third embodiments.
【0044】実施例5 次に、この発明の実施例5に係るプレーナ型の半導体チ
ップについて図8〜11に基づいて説明する。なお、上
述の実施例1〜4と同じ名称の部材には同じ符号を用い
て説明する。 Fifth Embodiment Next, a planar semiconductor chip according to a fifth embodiment of the present invention will be described with reference to FIGS. The members having the same names as those in the first to fourth embodiments are described using the same reference numerals.
【0045】図8及び図9に示されるように、この発明
の実施例5に係るプレーナ型の半導体チップ501は、
ガードリング電極4とチャンネルストッパー拡散層24
とのコンタクト部分を面積の小さいコンタクト部7とし
ている。As shown in FIGS. 8 and 9, a planar semiconductor chip 501 according to Embodiment 5 of the present invention
Guard ring electrode 4 and channel stopper diffusion layer 24
Is a contact portion 7 having a small area.
【0046】そして、コンタクト部7の中央部6(図8
においては破線で示される)のみが実際にチャンネルス
トッパー拡散層24とコンタクトしている。その他の構
成は、上述の実施例1に係る半導体チップ101(図1
及び図2参照)と同じである。Then, the central portion 6 of the contact portion 7 (FIG. 8)
(Indicated by a broken line in FIG. 2) actually contacts the channel stopper diffusion layer 24. Other configurations are the same as those of the semiconductor chip 101 according to the first embodiment (FIG. 1).
And FIG. 2).
【0047】この実施例5に係る半導体チップ501
は、ガードリング電極4の膜厚不良及びガードリング電
極4とチャンネルストッパー拡散層24のコンタクト状
態の不良を発見するのに有効である。すなわち、図9に
示すように、コンタクト部7の膜厚が正常な場合は、酸
化膜25とチャンネルストッパー拡散層24との段差部
分15に、コンタクト部7の段切れは発生していない。Semiconductor chip 501 according to the fifth embodiment
Is effective for detecting a defect in the film thickness of the guard ring electrode 4 and a defect in the contact state between the guard ring electrode 4 and the channel stopper diffusion layer 24. That is, as shown in FIG. 9, when the thickness of the contact portion 7 is normal, the contact portion 7 has no disconnection in the step portion 15 between the oxide film 25 and the channel stopper diffusion layer 24.
【0048】しかし、図10に示すように、コンタクト
部7の膜厚が薄い場合は、コンタクト部7が酸化膜25
とチャンネルストッパー拡散層24との段差部分15を
覆うことができず、段切れが発生している。段切れが発
生すると、ガードリング電極4(図8)とチャンネルス
トッパー拡散層24との導通が無くなるか、または抵抗
値が大幅に大きくなる。However, as shown in FIG. 10, when the thickness of the contact portion 7 is small, the contact portion 7
And the channel stopper diffusion layer 24 cannot be covered with the stepped portion 15, and a step break occurs. When the disconnection occurs, conduction between the guard ring electrode 4 (FIG. 8) and the channel stopper diffusion layer 24 is lost, or the resistance value is significantly increased.
【0049】このため、図11に示すように一方のプロ
ーブ針26をコンタクト部7に当て、他方のプローブ針
26をコレクタ電極21に当てて抵抗値を測定すること
により、ガードリング電極4(図8)の膜厚不良及びガ
ードリング電極4とシリコン基板1のコンタクト状態の
不良を確実に発見できる。For this reason, as shown in FIG. 11, one probe needle 26 is applied to the contact portion 7 and the other probe needle 26 is applied to the collector electrode 21 to measure the resistance value. 8) The defect of the film thickness and the defect of the contact state between the guard ring electrode 4 and the silicon substrate 1 can be reliably found.
【0050】なお、図10及び図11に示される段差部
分15は、ベース拡散層22を形成していない部分へチ
ャンネルストッパー拡散層24を形成した部分であり、
半導体チップ501内で最も段差の大きい部分である。
よって、段差部分15にコンタクト部7の段切れが発生
していないことを確認すれば、半導体チップ501の表
面に設けられたその他の電極にも段切れは発生していな
いと推測できる。The step portion 15 shown in FIGS. 10 and 11 is a portion where the channel stopper diffusion layer 24 is formed on the portion where the base diffusion layer 22 is not formed.
This is the portion with the largest step in the semiconductor chip 501.
Therefore, if it is confirmed that the contact portion 7 has no disconnection in the step portion 15, it can be assumed that no disconnection has occurred in the other electrodes provided on the surface of the semiconductor chip 501.
【0051】なお、図8に示すように、実施例5に係る
上述の半導体チップ501では、テストの容易性及びガ
ードリング電極4とチャンネルストッパー拡散層24と
のコンタクト性を考慮して、コンタクト部7を4箇所に
設けた。しかし、図示は行わないが、検出精度をさらに
高める場合は任意の1つの角部にのみコンタクト部7を
設けるようにしてもよい。As shown in FIG. 8, in the above-described semiconductor chip 501 according to the fifth embodiment, in consideration of the easiness of the test and the contact between the guard ring electrode 4 and the channel stopper diffusion layer 24, the contact portion is formed. 7 were provided at four places. However, although not shown, the contact portion 7 may be provided only at one arbitrary corner portion in order to further increase the detection accuracy.
【0052】実施例6 次に、この発明の実施例5に係るプレーナ型の半導体チ
ップについて図12及び図13に基づいて説明する。な
お、上述の実施例1〜5と同じ名称の部材には同じ符号
を用いて説明する。 Embodiment 6 Next, a planar type semiconductor chip according to Embodiment 5 of the present invention will be described with reference to FIGS. The members having the same names as those in the first to fifth embodiments are described using the same reference numerals.
【0053】図12に示されるように、この発明の実施
例6に係るプレーナ型の半導体チップ601は、ガード
リング電極4とベース電極2との間隔Sを耐圧やその他
の特性に影響が出ない範囲で狭くしている。その他の構
成は、上述の実施例1に係る半導体チップ101(図1
及び図2参照)と同じである。As shown in FIG. 12, in the planar semiconductor chip 601 according to the sixth embodiment of the present invention, the distance S between the guard ring electrode 4 and the base electrode 2 does not affect the withstand voltage and other characteristics. The range is narrow. Other configurations are the same as those of the semiconductor chip 101 according to the first embodiment (FIG. 1).
And FIG. 2).
【0054】このように構成すると、図13に示すよう
にコレクタ電極21(図2参照)の形成時に電極材料が
シリコン基板1の表面へ回り込むことによる回り込み電
極16が形成されてしまった場合に、回り込み電極16
をを確実に発見できる。すなわち、回り込み電極16が
形成されると、ガードリング電極4とベース電極2との
間にリーク電流17が発生し、トランジスタの特性であ
るコレクタ−ベース間の電流ICBOが増加することに
よって電極の形成不良が発見される。With this configuration, as shown in FIG. 13, when the electrode material goes around the surface of the silicon substrate 1 when the collector electrode 21 (see FIG. 2) is formed, the wraparound electrode 16 is formed. Wraparound electrode 16
Can be surely found. That is, when the wraparound electrode 16 is formed, a leak current 17 is generated between the guard ring electrode 4 and the base electrode 2, and the current ICBO between the collector and the base, which is a characteristic of the transistor, is increased. Bad is found.
【0055】なお、従来構造の半導体チップ701(図
15及び図16参照)でも回り込んだ電極材料が多い場
合には発見できたが、面積が小さい場合は発見困難であ
り、ウェハーテストで良品と判断されてしまうこともあ
った。Although the semiconductor chip 701 having the conventional structure (see FIGS. 15 and 16) could be found when there was a large amount of wrapped electrode material, it was difficult to find when the area of the electrode material was small. Sometimes it was judged.
【0056】実施例7 次に、この発明の実施例7に係る半導体ウエハについて
図14に基づいて説明する。なお、上述の実施例1〜6
と同じ名称の部材には同じ符号を用いて説明する。 Seventh Embodiment Next, a semiconductor wafer according to a seventh embodiment of the present invention will be described with reference to FIG. In addition, the above-mentioned Examples 1 to 6
The members having the same names as those described above are denoted by the same reference numerals.
【0057】図14に示されるように、この発明の実施
例7に係る半導体ウエハ8は、上述の実施例1に係る半
導体チップ101(図1及び図2参照)が、半導体ウエ
ハ8の外周付近にのみ形成されている(図14において
斜線で示される部分が半導体チップ101の配置箇
所)。一方、半導体ウエハ8の中心付近は従来どおりの
構造を有する半導体チップ701(図15及び図16参
照)である。As shown in FIG. 14, the semiconductor wafer 8 according to the seventh embodiment of the present invention is different from the semiconductor chip 101 according to the first embodiment (see FIGS. 1 and 2) in the vicinity of the outer periphery of the semiconductor wafer 8. (A portion shown by oblique lines in FIG. 14 is a place where the semiconductor chip 101 is arranged). On the other hand, near the center of the semiconductor wafer 8 is a semiconductor chip 701 (see FIGS. 15 and 16) having a conventional structure.
【0058】これにより、電極の形成不良が発生し易い
半導体ウエハ8の外周付近に形成された半導体チップ1
01に対してのみプローブテストを実施し、中心付近に
形成された半導体チップ701についてはプローブテス
トを省略することができる。これにより、ウェハーテス
トを効率良く行うことができると共に、従来は不良品が
出荷されるのを防止するために、半導体チップを形成し
なかった半導体ウエハの外周付近にも半導体チップを形
成できるようになる。As a result, the semiconductor chips 1 formed near the outer periphery of the semiconductor wafer 8 where electrode formation defects are likely to occur
For example, the probe test is performed for the semiconductor chip 701 formed near the center, and the probe test can be omitted. As a result, a wafer test can be performed efficiently, and a semiconductor chip can be formed near the outer periphery of a semiconductor wafer on which no semiconductor chip has been formed in order to prevent a defective product from being shipped in the past. Become.
【0059】[0059]
【発明の効果】この発明によれば、半導体チップを取り
囲むリング状のガードリング電極にプローブテスト用の
プロービングパッド部を設けるので、プロービングパッ
ドにプローブ針を当ててプローブテストすることによ
り、半導体チップの表面に設けられた電極の形成不良を
確実に発見できる構造のプレーナ型半導体チップを提供
できる。According to the present invention, a probing pad portion for a probe test is provided on a ring-shaped guard ring electrode surrounding a semiconductor chip, so that a probe test is performed by applying a probe needle to the probing pad. It is possible to provide a planar semiconductor chip having a structure in which a defective formation of an electrode provided on a surface can be reliably detected.
【図1】この発明の実施例1に係るプレーナ型の半導体
チップを示す平面図である。FIG. 1 is a plan view showing a planar semiconductor chip according to a first embodiment of the present invention.
【図2】図1に示される半導体チップのA−A断面図で
ある。FIG. 2 is a sectional view taken along the line AA of the semiconductor chip shown in FIG. 1;
【図3】図1に示される半導体チップをプローブテスト
している状態を示す説明図である。FIG. 3 is an explanatory diagram showing a state where a probe test is performed on the semiconductor chip shown in FIG. 1;
【図4】この発明の実施例2に係るプレーナ型の半導体
チップを示す平面図である。FIG. 4 is a plan view showing a planar type semiconductor chip according to a second embodiment of the present invention.
【図5】この発明の実施例3に係るプレーナ型の半導体
チップを示す平面図である。FIG. 5 is a plan view showing a planar type semiconductor chip according to Embodiment 3 of the present invention.
【図6】図5に示される半導体チップをプローブテスト
している状態を示す説明図である。FIG. 6 is an explanatory diagram showing a state in which a probe test is performed on the semiconductor chip shown in FIG. 5;
【図7】この発明の実施例4に係るプレーナ型の半導体
チップを示す平面図である。FIG. 7 is a plan view showing a planar semiconductor chip according to Embodiment 4 of the present invention.
【図8】この発明の実施例5に係るプレーナ型の半導体
チップを示す平面図である。FIG. 8 is a plan view showing a planar type semiconductor chip according to Embodiment 5 of the present invention.
【図9】図8に示される半導体チップのB−B断面図で
あり、電極の膜厚が正常に成膜された場合を示してい
る。FIG. 9 is a cross-sectional view of the semiconductor chip shown in FIG. 8, taken along the line BB, showing a case where the electrode has a normal thickness.
【図10】図8に示される半導体チップのB−B断面図
であり、電極の膜厚が薄く成膜された場合を示してい
る。10 is a cross-sectional view of the semiconductor chip shown in FIG. 8, taken along line BB, showing a case where the electrode is formed to be thin.
【図11】図8に示される半導体チップのC−C断面図
であり、プローブテストしている状態を示している。11 is a cross-sectional view of the semiconductor chip shown in FIG. 8, taken along line CC, showing a state where a probe test is being performed;
【図12】この発明の実施例6に係るプレーナ型の半導
体チップを示す平面図である。FIG. 12 is a plan view showing a planar type semiconductor chip according to Embodiment 6 of the present invention.
【図13】図12に示される半導体チップの表面側の周
辺に裏面の電極材料が回り込んだ状態を示す説明図であ
る。FIG. 13 is an explanatory view showing a state in which the electrode material on the back surface has wrapped around the front surface side of the semiconductor chip shown in FIG. 12;
【図14】この発明の実施例7に係る半導体ウエハを示
す平面図である。FIG. 14 is a plan view showing a semiconductor wafer according to a seventh embodiment of the present invention.
【図15】従来のプレーナ型の半導体チップを示す平面
図である。FIG. 15 is a plan view showing a conventional planar type semiconductor chip.
【図16】図15に示される半導体チップのD−D断面
図である。16 is a cross-sectional view of the semiconductor chip shown in FIG. 15 taken along the line DD.
【図17】従来の半導体ウエハを示す平面図である。FIG. 17 is a plan view showing a conventional semiconductor wafer.
1・・・シリコン基板 2・・・ベース電極 3・・・エミッタ電極 4・・・ガードリング電極 5・・・プロービングパッド部 101・・・半導体チップ DESCRIPTION OF SYMBOLS 1 ... Silicon substrate 2 ... Base electrode 3 ... Emitter electrode 4 ... Guard ring electrode 5 ... Probing pad part 101 ... Semiconductor chip
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/73 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification code FI Theme coat ゛ (Reference) H01L 29/73
Claims (12)
と、シリコン基板表面に設けられ半導体チップを取り囲
むリング状のガードリング電極とを備え、ガードリング
電極にプローブテスト用のプロービングパッド部を設け
たプレーナ型半導体チップ。1. A planar device comprising: a semiconductor chip formed on a silicon substrate; and a ring-shaped guard ring electrode provided on the surface of the silicon substrate and surrounding the semiconductor chip, wherein the guard ring electrode is provided with a probing pad for a probe test. Type semiconductor chip.
って、そのパワートランジスタは基板の裏面側に設けら
れたコレクタ層と、基板の表面側に設けられたベース拡
散層およびエミッタ拡散層と、基板の裏面に設けられた
コレクタ電極と、シリコン基板の表面に設けられたベー
ス電極およびエミッタ電極とを備える請求項1に記載の
プレーナ型半導体チップ。2. The semiconductor device according to claim 1, wherein the semiconductor chip is a power transistor, and the power transistor includes a collector layer provided on a back surface of the substrate, a base diffusion layer and an emitter diffusion layer provided on a front surface of the substrate, and a back surface of the substrate. 2. The planar semiconductor chip according to claim 1, further comprising: a collector electrode provided on the silicon substrate; and a base electrode and an emitter electrode provided on a surface of the silicon substrate.
ービングパッド部はガードリング電極の4つの角又は対
向する2つの角にそれぞれ設けられる請求項1又は2に
記載のプレーナ型半導体チップ。3. The planar semiconductor chip according to claim 1, wherein the guard ring electrode is quadrangular, and the probing pad portions are provided at four corners or two opposing corners of the guard ring electrode.
角が分離され、それによって形成された2つの端部にプ
ロービングパッド部が設けられる請求項1又は2に記載
のプレーナ型半導体チップ。4. The planar semiconductor chip according to claim 1, wherein the guard ring electrode has a quadrangular shape, one corner of which is separated, and a probing pad portion provided at two ends formed thereby.
って、その一辺はガードリング電極の幅よりも広い請求
項1〜4のいずれか1つに記載のプレーナ型半導体チッ
プ。5. The planar semiconductor chip according to claim 1, wherein the probing pad portion is substantially square, and one side thereof is wider than the width of the guard ring electrode.
を介して設けられ、ガードリング電極の所定位置にのみ
基板とコンタクトするコンタクト部が設けられる請求項
2に記載のプレーナ型半導体チップ。6. The planar semiconductor chip according to claim 2, wherein the guard ring electrode is provided between the substrate and the substrate via an insulating film, and a contact portion is provided only at a predetermined position of the guard ring electrode to contact the substrate.
ービングパッド部はガードリング電極の4つの角に設け
られ、コンタクト部は隣接する2つのプロービングパッ
ド部のほぼ中間にそれぞれ設けられている請求項6に記
載のプレーナ型半導体チップ。7. A guard ring electrode having a quadrangular shape, probing pad portions provided at four corners of the guard ring electrode, and a contact portion provided substantially at an intermediate point between two adjacent probing pad portions. 4. The planar semiconductor chip according to 1.
い一辺はガードリング電極の幅よりも広い請求項6又は
7に記載のプレーナ型半導体チップ。8. The planar semiconductor chip according to claim 6, wherein the contact portion is rectangular, and one short side thereof is wider than the width of the guard ring electrode.
し、ガードリング電極とベース電極とは半導体チップの
耐圧に影響が発生しないだけの間隔を有する請求項2に
記載のプレーナ型半導体チップ。9. The planar semiconductor chip according to claim 2, wherein the guard ring electrode is adjacent to the base electrode, and the guard ring electrode and the base electrode have an interval that does not affect the withstand voltage of the semiconductor chip.
プレーナ型半導体チップをプローブテストする方法であ
って、ガードリング電極の2つのプロービングパッドに
それぞれプローブ針を当てて抵抗値を測定し、その測定
結果によって半導体チップの電極の形成不良を推定する
プレーナ型半導体チップのテスト方法。10. A method for performing a probe test on a planar semiconductor chip according to claim 1, wherein a probe needle is applied to each of two probing pads of a guard ring electrode to measure a resistance value. And a test method for a planar semiconductor chip for estimating an electrode formation defect of the semiconductor chip based on the measurement result.
プレーナ型半導体チップをプローブテストする方法であ
って、ガードリング電極のコンタクト部と基板裏面のコ
レクタ電極にそれぞれブローブ針を当てて抵抗値を測定
し、その測定結果によって半導体チップの電極の形成不
良を推定するプレーナ型半導体チップのテスト方法。11. A method for performing a probe test on a planar type semiconductor chip according to claim 6, wherein a probe is applied to a contact portion of a guard ring electrode and a collector electrode on a back surface of the substrate. A method for testing a planar semiconductor chip, comprising measuring a resistance value and estimating a defective electrode formation of the semiconductor chip based on the measurement result.
体ウエハであって、その周辺に形成された各チップが請
求項1又は2に記載のプレーナ型半導体チップである半
導体ウエハ。12. A semiconductor wafer on which a plurality of semiconductor chips are formed, wherein each chip formed around the semiconductor wafer is the planar semiconductor chip according to claim 1.
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