KR20000045895A - Method for forming test pattern - Google Patents
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Abstract
Description
본 발명은 GOI(Gate Oxide Integrity)테스트패턴에 관한 것으로서, 특히, 반도체기판에 소자분리막을 형성하면서 중심부분에 소자분리막으로 된 패드영역을 형성한 후 그 위에 게이트산화막, 폴리사이드층을 순차적으로 적층하도록 하여 패드접촉부를 중심부분에 형성한 GOI테스트패턴을 형성한 후 DRAM칩의 GOI특성을 측정하므로 측정에러를 방지할 뿐만아니라 시간지연을 방지하도록 하는 테스트패턴 형성방법에 관한 것이다.The present invention relates to a gate oxide integrity (GOI) test pattern, and in particular, forming a device isolation film on a semiconductor substrate and forming a pad region of the device isolation film in a central portion thereof, and then sequentially stacking a gate oxide film and a polyside layer thereon. By forming a GOI test pattern in which the pad contact portion is formed in the center portion, the GOI characteristic of the DRAM chip is measured, and thus a test pattern forming method for preventing measurement errors and preventing time delay.
일반적으로, 반도체기판 상에 트랜지스터와 커패시터등을 형성하기 위하여 반도체기판에는 전기적으로 통전이 가능한 활성영역(Active Region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리영역(Isolation region)을 형성하게 된다.In general, in order to form transistors and capacitors on a semiconductor substrate, an isolation region is formed in the semiconductor substrate to prevent electrical conduction with an electrically energized active region and to separate devices from each other. Will form.
이와 같이, 소자분리영역을 형성하는 방법으로 반도체기판에 일정한 깊이를 갖는 트렌치(Trench)를 형성하고서 이 트렌치에 산화막을 증착키고서 화학기계적연마공정(Chemical Mechanical Polishing)공정으로 이 산화막의 불필요한 부분을 식각하므로 소자분리영역을 반도체기판에 형성시키는 STI(Shallow Trench Isolation)공정이 최근에 많이 이용되고 있다.In this way, by forming a device isolation region, a trench having a predetermined depth is formed in the semiconductor substrate, an oxide film is deposited on the trench, and a chemical mechanical polishing process is used to remove unnecessary portions of the oxide film. Since etching, a shallow trench isolation (STI) process for forming an isolation region on a semiconductor substrate has been widely used in recent years.
종래의 반도체장치에서 트렌치를 형성하여 소자분리막을 형성하는 상태를 개략적으로 설명하면, 반도체기판 상에 소정의 두께를 갖고서 절연을 하도록 패드산화막을 적층하고, 그 위에 상,하층간에 보호 역할을 하는 나이트라이드막을 도포하고서, 감광막을 도포하여서 패터닝(Patterning)공정을 진행한 후 식각공정을 통하여 트렌치를 형성한다.In the semiconductor device, a trench is formed to form an isolation layer in a conventional semiconductor device. A pad oxide film is stacked on the semiconductor substrate to be insulated with a predetermined thickness, and a knight serves to protect the upper and lower layers thereon. After applying a ride film, a photoresist film is applied, a patterning process is performed, and a trench is formed through an etching process.
그리고, 이 트렌치가 형성된 부분에 전계효과(Field Effect) 집중으로 인한 누설 전류를 방지하기 위하여 트렌치의 내벽면을 산화 성장시켜 트렌치산화막을 형성한 후 소자분리막의 측면부분에 발생되는 모트(Moat)를 방지하기 위하여 라이너산화막(Liner Oxidation)의 트렌치의 내벽면에 재차 형성하도록 한다.Then, in order to prevent leakage current due to the concentration of field effects in the trench, the trench is formed by oxidizing and growing the inner wall of the trench to form a trench oxide film. In order to prevent this, it is formed again on the inner wall surface of the trench of the liner oxide film.
그리고, 연속하여 상기 트렌치내에 갭필링(Gap Filling)공정으로 갭필링산화막을 충진시킨 후에 화학기계적연마공정으로 불필요한 부분을 제거하여 소자분리막을 형성하게 되는 것이다.Subsequently, after filling the gap filling oxide film in the trench by a gap filling process, an unnecessary part is removed by a chemical mechanical polishing process to form an isolation layer.
한편, 상기 화학기계적연마공정은 두께의 균일도(Uniformity)가 좋지 않아서 트렌치된 지역이 넓을 경우 디슁(Dishing)현상이 발생된다. 이를 억제하기 위하여 더미 액티브(Dummy Active)를 패터닝공정에 추가하여야 한다,On the other hand, the chemical mechanical polishing process is not good uniformity (Uniformity) of the thickness (Dishing) occurs when the trenched area is wide. To suppress this, dummy active must be added to the patterning process.
상기 소자분리막은 형성되는 갯수가 상당하게 많으며, 이 소자분리막으로 분리된 액티브영역(Active Region)에 게이트산화막 및 폴리사이드층등을 적층하여 식각으로 게이트전극을 형성하므로 트랜지스터 및 그 이외의 커패시터 및 상,하부전극등을 형성하여 완전한 DRAM칩을 제조하게 되는 것이다.The device isolation film is formed in a large number, and a gate electrode is formed by etching a gate oxide film and a polyside layer in an active region separated by the device isolation film, thereby forming a gate electrode by etching. The lower electrode is formed to manufacture a complete DRAM chip.
한편, 이 STI공정을 진행한 후에 소자분리막과 게이트산화막이 제대로 형성되었는 지 여부를 파악하기 위하여 공정중에 하나의 DRAM칩을 임의적으로 선택하여 게이트산화막 상에 일정한 두께를 갖는 폴리실리사이드층을 적층한 GOI테스트패턴(Gate Oxide Integrity Test Pattern)을 형성하여서 전기적으로 도전시켜 소자분리막(Isolation Oxide) 혹은 게이트산화막(Gate Oxide)에 결함이 발생된 경우 소자의 특성이 나빠지거나 제대로 작동되지 않으므로 이상여부를 모니터링(Monitoring)하여 게이트산화막과 소자분리막의 이상여부를 판단하였다.On the other hand, in order to determine whether the device isolation film and the gate oxide film are properly formed after the STI process, one of the DRAM chips is arbitrarily selected during the process and a polysilicide layer having a predetermined thickness is laminated on the gate oxide film. If a test pattern (Gate Oxide Integrity Test Pattern) is formed and electrically conductive, and defects occur in the isolation oxide or gate oxide, the characteristics of the device may deteriorate or not work properly. Monitoring was performed to determine whether the gate oxide layer and the device isolation layer were abnormal.
즉, 소자분리막에 이상이 발생하는 경우 그 위에 적층되는 게이트산화막이 제대로 적층되지 못하여 구멍등의 결함이 발생되는 것으로서 이것은 그 부위에 저항 값이 낮아져 전압을 가하는 경우 과도한 전류가 흐르는 원리를 이용하여 소자분리막과 게이트산화막에 결함이 발생된 것을 파악할 수 있다.That is, when an abnormality occurs in the device isolation layer, defects such as holes are generated due to improper stacking of the gate oxide layer stacked on the device isolation layer. Defects can be detected in the separator and the gate oxide film.
도 1은 일반적인 DRAM칩 구성의 평면 상태를 보인 도면이고, 도 2는 일반적인 GOI테스트패턴의 구성을 보인 도면으로서, DRAM칩(1)은 셀이 형성 되어지는 셀영역(Cell Region)(5)과 그 지역을 구분하는 페리영역(Periphery Region)(5)으로 구분되어 형성되어진다. 이때, 셀블록영역(3)을 네 개로 구분시킨 이유는 256MDRAM인 경우 64MDRAM씩 구분되는 것을 예시한 것이다.1 is a diagram showing a planar state of a general DRAM chip configuration, and FIG. 2 is a diagram showing a configuration of a general GOI test pattern. The DRAM chip 1 includes a cell region 5 in which cells are formed. It is formed by dividing it into a Periphery Region (5). In this case, the reason why the cell block area 3 is divided into four is an example in which 256MDRAM is divided by 64MDRAM.
도 2는 GOI테스트패턴(6)을 보인 도면으로서, DRAM칩(1)의 셀블록영역(3)과 페리영역(5)의 게이트산화막 상에 적층되는 폴리사이드 GOI테스트패턴(6)의 일측 모서리부분에 DRAM칩(1)의 상부면에 접촉되는 패드(9)를 형성하여서 전기적으로 도전되도록 구성한다.FIG. 2 is a view showing a GOI test pattern 6, and one side edge of the polyside GOI test pattern 6 stacked on the cell oxide region 3 and the gate oxide film of the ferry region 5 of the DRAM chip 1. The pad 9 is formed in the portion in contact with the upper surface of the DRAM chip 1 so as to be electrically conductive.
그런데, 상기한 바와 같이, DRAM칩(1) 상에 적층된 폴리사이드층을 패턴화시킨 GOI테스트패턴(6)은 반도체장치의 사이즈가 커짐(디자인룰은 작아지나 전체적인 칩 사이즈는 증가하는 경항을 보임)에 따라 프로빙 핀(Probing Pin)과 패턴 에지(Pattern Edge)사이의 길이가 증가하므로 이에 따른 폴리사이드층의 자체 저항(Resistance)에 의하여 전류 흐름의 시간지연(Time Delay)이 발생되어 패드(9)로 부터 멀리 떨어져 있는 셀블록영역(3)의 전기적인 측정치가 정확하지 못한 문제를 지니고 있었다.However, as described above, the GOI test pattern 6 in which the polyside layer stacked on the DRAM chip 1 is patterned increases the size of the semiconductor device (the design rule becomes smaller but the overall chip size increases. As the length between the probing pin and the pattern edge increases, the time delay of the current flow is generated due to the resistance of the polyside layer. The electrical measurement of the cell block region 3 far from 9) was inaccurate.
또한, STI구조를 갖는 소자분리막을 형성하는 경우 소자분리막 사이에 더미액티브영역이 형성되는 것이 필수적인데 종래의 GOI테스트패턴(60)의 모서리부분에 형성된 패드가 놓여지는 부분에 더미액티브영역이 접촉되는 경우 측정시 측정값에 에러(Error)를 발생할 뿐만아니라 심한 경우 전계(Electric Field)로 인하여 에지 효과(Edge Effect)를 발생하여 소자가 파손되는 문제점을 지니고 있었다.In addition, when the device isolation layer having the STI structure is formed, it is essential to form a dummy active region between the device isolation layers, but the dummy active region is in contact with a portion where the pad formed at the corner of the conventional GOI test pattern 60 is placed. In the case of measuring, not only an error occurred in the measured value, but also in a severe case, an edge effect occurred due to an electric field, which caused the device to be damaged.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판에 소자분리막을 형성하면서 중심부분에 소자분리막으로 된 패드영역을 형성한 후 그 위에 게이트산화막, 폴리사이드층을 순차적으로 적층하도록 하여 패드접촉부를 중심부분에 형성한 GOI테스트패턴을 형성한 후 DRAM칩의 GOI특성을 측정하므로 측정에러를 방지할 뿐만아니라 시간지연을 방지하도록 하는 것이 목적이다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and while forming a device isolation film on a semiconductor substrate, a pad region formed of a device isolation film is formed in a central portion thereof, and then a gate oxide film and a polyside layer are sequentially stacked on the pad contact portion. After the GOI test pattern formed in the center part is formed, the GOI characteristic of the DRAM chip is measured, so that the measurement error is prevented and the time delay is prevented.
도 1은 일반적인 DRAM칩의 구성의 평면 상태를 보인 도면.1 is a view showing a planar state of a configuration of a general DRAM chip.
도 2는 일반적인 GOI테스트패턴의 구성을 보인 도면.2 is a view showing the configuration of a typical GOI test pattern.
도 3은 본 발명에 따른 패드영역을 갖는 DRAM칩의 단면을 보인 도면.3 is a cross-sectional view of a DRAM chip having a pad region according to the present invention.
도 4는 본 발명에 따른 GOI테스트패턴의 구성을 보인 도면.Figure 4 is a view showing the configuration of a GOI test pattern in accordance with the present invention.
도 5는 도 3의 "A"부를 확대한 도면.5 is an enlarged view of a portion “A” of FIG. 3.
도 6은 본 발명에 따른 DRAM 칩에 GOI테스트패턴을 접촉시켜 사용하는 상태를 보인 도면.6 is a view showing a state in which a GOI test pattern is used in contact with a DRAM chip according to the present invention.
-도면의 주요부분에 대한 부호의 설명-Explanation of symbols on the main parts of the drawing
10 : 반도체기판 13 : 소자분리막10: semiconductor substrate 13: device isolation film
15 : 더미액티브영역 17 : 패드영역15: dummy active area 17: pad area
20 : 게이트산화막 30 : 폴리사이드층20: gate oxide film 30: polyside layer
40 : GOI테스트패턴 47 : 패드접촉부위40: GOI test pattern 47: pad contact area
50 : 프로브핀50: probe pin
이러한 목적은 반도체기판에 소자분리막을 형성할 때, 반도체기판의 중심부분에 소자분리막을 상호 연결할 수 있고, 넓은 면적을 갖는 패드영역(Pad)을 형성하는 단계와; 상기 결과물 상에 게이트산화막을 적층하는 단계와; 상기 게이트산화막 상에 DRAM칩의 셀블록부 및 페리영역부 상에 폴리사이드층을 적층하여 GOI테스트패턴을 형성하는 단계를 포함하는 테스트패턴 형성방법을 제공함으로써 달성된다.The object of the present invention is to form a pad region (Pad) having a large area and interconnecting the device isolation film in the central portion of the semiconductor substrate when forming the device isolation film on the semiconductor substrate; Stacking a gate oxide film on the resultant material; It is achieved by providing a test pattern forming method comprising forming a GOI test pattern by laminating a polyside layer on a cell block portion and a ferry region portion of a DRAM chip on the gate oxide film.
그리고, 상기 패드영역의 가로 및 세로 너비는 각각 100㎛이상으로 형성하도록 하고, 상기 패드영역은 정사각형상으로 형성된다.The width and length of the pad area are each 100 μm or more, and the pad area is formed in a square shape.
또한, 상기 폴리사이드층 상에는 패드영역을 표시하도록 하는 패드접촉부위를 구비하도록 하고, 이 패드접촉부위를 폴리사이드층 상에 일정한 사각형상의 표시등으로 표시할 수도 있다.In addition, a pad contact portion for displaying a pad region may be provided on the polyside layer, and the pad contact portion may be displayed as a constant rectangular indicator light on the polyside layer.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 일 실시예에 대하여 상세히 살펴보도록 한다.Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 패드영역을 갖는 DRAM칩의 단면을 보인 도면이고, 도 4는 본 발명에 따른 GOI테스트패턴의 구성을 보인 도면이며, 도 5는 도 3의 "A"부를 확대한 도면이고, 도 6은 본 발명에 따른 DRAM 칩에 GOI테스트패턴을 접촉시켜 사용하는 상태를 보인 도면이다.3 is a view showing a cross section of a DRAM chip having a pad region according to the present invention, Figure 4 is a view showing the configuration of the GOI test pattern according to the present invention, Figure 5 is an enlarged view "A" of FIG. 6 is a view showing a state in which a GOI test pattern is brought into contact with a DRAM chip according to the present invention.
도 5에 도시된 바와 같이, 먼저, 반도체기판(10)에 소자분리막(13)을 형성할 때, 반도체기판(11)의 중심부분에 소자분리막(13)을 상호 연결할 수 있고, 넓은 면적을 갖는 패드영역(17)을 형성하도록 한다.As shown in FIG. 5, first, when the device isolation layer 13 is formed on the semiconductor substrate 10, the device isolation layer 13 may be interconnected to a central portion of the semiconductor substrate 11 and may have a large area. The pad region 17 is formed.
이때, 상기 패드영역(17)의 가로 및 세로 너비는 각각 100㎛이상으로 형성하고, 상기 패드영역(17)은 정사각형상으로 형성하는 것이 바람직하나 필요에 따라 프로빙(Probing)하기 좋은 형상으로 형성하도록 한다.In this case, the width and length of the pad area 17 are each formed to be 100 μm or more, and the pad area 17 is preferably formed in a square shape, but may be formed in a shape suitable for probing as necessary. do.
그리고, 상기 결과물 상에 유전체 역할을 하는 게이트산화막을 적층하도록 하고, 연속하여 게이트산화막(20) 상에 DRAM칩의 셀블록부(42) 및 페리영역부(44)로 구분되는 영역에 폴리사이드층(30)을 적층하여 GOI테스트패턴(40)을 형성하도록 한다.In addition, a gate oxide film serving as a dielectric is stacked on the resultant, and a polyside layer is sequentially formed on the gate oxide film 20 in a region divided by the cell block portion 42 and the ferry region portion 44 of the DRAM chip. 30 is laminated to form a GOI test pattern 40.
이때, 상기 폴리사이드층(30) 상에는 하부에 있는 패드영역(17)을 표시하도록 하는 패드접촉부(47)를 형성할 수도 있다.In this case, a pad contact portion 47 may be formed on the polyside layer 30 to display the pad region 17 under the polyside layer 30.
즉, 상기 폴리사이드층(30)과 게이트산화막(20)은 박막이고, 약간 투광성이 있으므로 소자분리막(13)과 패드영역(17)이 윤곽상으로 보이기는 하지만 위치를 정확하게 표시하는 것을 요하는 경우 패드접촉부위(47)를 표시하는 것이 바람직하다.That is, since the polyside layer 30 and the gate oxide film 20 are thin films and slightly transmissive, the device isolation film 13 and the pad region 17 may be outlined but require accurate display of the positions. It is preferable to mark the pad contact portion 47.
이렇게 하여야 하는 이유는 도 6에 도시된 바와 같이, 반도체기판(10)에 형성된 소자분리막(13) 및 게이트산화막(20)의 특성인 GOI특성을 측정하기 위하여 프로브핀(50)을 더미액티브영역(15)의 상부에 있는 폴리사이드층(30)에 도전시키는 경우 더미액티브영역(15)이 파손되어 측정치에 에러가 발생되어진다.The reason for doing this is as shown in FIG. In the case of conducting the polyside layer 30 on the upper part of 15), the dummy active region 15 is broken and an error occurs in the measured value.
한편, 도 4는 도 3을 평면 상태로 본 경우 도시된 도면이고, 도 5는 도 4의 "A"부를 확대한 도면으로서, 더미액티브영역(15)은 작은 사각형상으로 형성되고, 소자분리막(13)에 의하여 격리되어지며, 이 소자분리막(13)은 패드영역(17)과 모두 연결되어지게 된다.FIG. 4 is a view illustrating the planar state of FIG. 3, and FIG. 5 is an enlarged view of part “A” of FIG. 4, and the dummy active region 15 is formed in a small square shape, and the device isolation film ( 13, and the device isolation layer 13 is connected to all of the pad regions 17.
본 패턴의 사용 상태를 살펴 보면, 도 6에 도시된 바와 같이, 테스용 프로브핀(50)을 GOI테스트패턴(40)의 상부면 패드접촉부(47)에 접속시키면, 폴리사이드층과 액티브영역 사이에 전위차가 발생하게 되고, 이에 따른 전류값의 이상여부를 체킹하여 소자분리막(13)과 게이트산화막(20)의 결함여부를 파악하게 되는 것이다.Referring to the state of use of the pattern, as shown in Figure 6, when the test probe pin 50 is connected to the upper surface pad contact portion 47 of the GOI test pattern 40, between the polyside layer and the active region The potential difference is generated at this time, and the abnormality of the current value is checked to determine whether the device isolation film 13 and the gate oxide film 20 are defective.
만약, 측정결과가 이상이 없는 경우에는 다른 반도체기판의 GOI특성에 이상이 없는 것을 간주하여, 소자분리막 및 게이트산화막 형성공정을 진행하도록 하고, 만약, 측정 결과에 이상이 있는 것을 판정되는 경우에는 샘플링(Sampling)으로 채택된 GOI테스트패턴(40)과 동일한 공정을 거쳐 제조되는 다른 반도체기판에 형성된 소자분리막과 게이트산화막의 형성 상태에 결함이 있는 것으로 유추 해석되므로 결함을 시정한 후에 이상이 없는 경우 계속하여 후속 공정을 진행하게 된다.If the measurement result is intact, the GOI characteristics of the other semiconductor substrate are regarded as intact, and the device isolation film and the gate oxide film forming process are performed. If the measurement result is determined to be abnormal, the sampling is performed. It is inferred that the formation state of the device isolation film and the gate oxide film formed on the other semiconductor substrate manufactured by the same process as the GOI test pattern 40 adopted as (Sampling) is inferred, so if there is no abnormality after correcting the defect To proceed to the subsequent process.
따라서, 상기한 바와 같이 본 발명에 따른 테스트패턴 형성방법을 이용하게 되면, DRAM칩의 반도체기판에 소자분리막을 형성하면서 중심부분에 소자분리막으로 된 패드영역을 형성한 후 그 위에 게이트산화막, 폴리사이드층을 순차적으로 적층하도록 하고, 그 위에 기판의 패드영역에 접촉되는 패드접촉부를 중심부분에 형성한 GOI테스트패턴을 사용하여 DRAM칩의 GOI특성을 측정하므로 측정에러를 방지할 뿐만아니라 반도체기판의 중심부분에 형성된 패드영역으로 인하여 전류 흐름의 시간지연(Time Delay)를 방지하여 측정치를 신뢰하도록 하는 매우 유용하고 효과적인 발명이다.Therefore, when using the test pattern forming method according to the present invention as described above, while forming a device isolation film on the semiconductor substrate of the DRAM chip, forming a pad region of the device isolation film in the center portion and then the gate oxide film, polyside The GOI test pattern is formed by sequentially stacking layers and a GOI test pattern in which a pad contact portion in contact with the pad area of the substrate is formed at the center thereof, thereby measuring the GOI characteristics of the DRAM chip. The pad region formed in the portion is a very useful and effective invention to prevent the time delay of the current flow and to make the measurement reliable.
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Cited By (3)
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1998
- 1998-12-30 KR KR1019980062508A patent/KR20000045895A/en not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |