JPS63152140A - Inspection of characteristic of semiconductor integrated circuit device - Google Patents
Inspection of characteristic of semiconductor integrated circuit deviceInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置の特性検査技術に関し、
特に、ＭＯＳＦＥＴのゲート絶縁膜の絶縁耐圧を検査す
る特性検査技術に適用して有効な技術に関するものであ
る。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a characteristic testing technique for semiconductor integrated circuit devices.
In particular, the present invention relates to a technique that is effective when applied to a characteristic inspection technique for inspecting the dielectric strength voltage of a gate insulating film of a MOSFET.
ＭＯＳＦＥＴを有する半導体集積回路装置の製造工程に
おいては、ドライプロセスが導入されている。ＭＯＳＦ
ＥＴのゲート電極のパターンニングに用いる０２プラズ
マエツチング、絶縁膜生成に用いるプラズマＣＶＤ等、
これらの技術はドライプロセスである。A dry process has been introduced in the manufacturing process of semiconductor integrated circuit devices having MOSFETs. MOSF
02 plasma etching used for patterning the gate electrode of ET, plasma CVD used for insulating film generation, etc.
These techniques are dry processes.
ドライプロセスは１Ｍ０８ＦＥＴのゲート電極表面を帯
電させる。このため、高集積化によるゲート絶縁膜の薄
膜化が進むにつれて、ゲート絶縁膜に高電界が印加され
、その損傷や破壊を生じ易い。The dry process charges the gate electrode surface of the 1M08FET. For this reason, as the gate insulating film becomes thinner due to higher integration, a high electric field is applied to the gate insulating film, which tends to cause damage or destruction to the gate insulating film.
本発明者は、前述のドライプロセスの導入について検討
した結果２次の問題点が生じることを見出した。半導体
集積回路装置の完成後には、電気的特性検査を行い良品
、不良品の選別を行っている。しかしながら、現状のと
ころ、前述のドライプロセスに起因するＭＯＳＦＥＴの
ゲート絶縁膜の絶縁耐圧を正確に検査する技術が報告さ
れていない。このため、ゲート絶縁膜の絶縁耐圧が劣化
しているにもかかわらず、良品として半導体集積回路装
置を出荷してしまう。このように出荷される半導体集積
回路装置は、電気的信頼性が極めて低いという問題を生
じる。The inventor of the present invention investigated the introduction of the above-mentioned dry process and found that the following problem occurred. After a semiconductor integrated circuit device is completed, electrical characteristics are inspected to select good products and defective products. However, at present, no technology has been reported for accurately testing the dielectric strength voltage of the gate insulating film of a MOSFET caused by the above-mentioned dry process. For this reason, semiconductor integrated circuit devices are shipped as non-defective products even though the dielectric breakdown voltage of the gate insulating film has deteriorated. Semiconductor integrated circuit devices shipped in this manner have a problem of extremely low electrical reliability.
本発明の目的は、ＭＯＳＦＥＴを有する半導体集積回路
装置において、ドライプロセスに起因するゲート絶縁膜
の絶縁耐圧を検査することが可能な技術を提供すること
にある。SUMMARY OF THE INVENTION An object of the present invention is to provide a technique capable of testing the dielectric strength voltage of a gate insulating film caused by a dry process in a semiconductor integrated circuit device having a MOSFET.
本発明の他の目的は、前記目的を達成し、半導体集積回
路装置の電気的信頼性を向上することが可能な技術を提
供することにある。Another object of the present invention is to provide a technique capable of achieving the above object and improving the electrical reliability of a semiconductor integrated circuit device.
本発明の他の目的は、前記目的を達成し、製造プロセス
の改善を図ることが可能な技術を提供することにある。Another object of the present invention is to provide a technique capable of achieving the above object and improving the manufacturing process.
本発明の他の目的は、前記目的を簡単に達成することが
可能な技術を提供することにある。Another object of the present invention is to provide a technique that can easily achieve the above object.
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。Outline of typical inventions disclosed in this application is as follows.
ＭＯＳＦＥＴを有する半導体集積回路装置に、ＭＯ３構
造のセンサ部と、このセンサ部のゲート電極に接続され
る帯電部とで構成される特性検査素子を形成し、この特
性検査素子の帯電部が帯電可能な工程を施し、この後、
センサ部のゲート電極に検査用電圧を印加する。A characteristic testing element is formed in a semiconductor integrated circuit device having a MOSFET, and includes a sensor section having an MO3 structure and a charging section connected to the gate electrode of this sensor section, and the charging section of this characteristic testing element is capable of being charged. After this process,
Apply a test voltage to the gate electrode of the sensor section.
上記した手段によれば、前記帯電部が帯電しているとき
はゲート絶縁膜が破壊し、帯電していないときは破壊し
ないので、ドライプロセスに起因するＭ ＯＳ Ｆ Ｅ
Ｔのゲート絶縁膜の絶縁耐圧を検査することができる
。According to the above-mentioned means, the gate insulating film is destroyed when the charging section is charged, and is not destroyed when it is not charged, so that the MOS F E caused by the dry process is not destroyed.
The dielectric strength voltage of the gate insulating film of T can be tested.
以下、本発明の構成について、一実施例とともに説明す
る。Hereinafter, the configuration of the present invention will be explained along with one embodiment.
なお、全図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。In all the figures, parts having the same functions are denoted by the same reference numerals, and repeated explanations thereof will be omitted.
本発明の一実施例であるＭＯＳＦＥＴを有する半導体集
積回路装置に構成した特性検査素子を第１図（要部平面
図）で示し、第１図の■−■線で切った断面を第２図で
示す。A characteristic testing element configured in a semiconductor integrated circuit device having a MOSFET, which is an embodiment of the present invention, is shown in FIG. 1 (a plan view of main parts), and FIG. Indicated by
第１図及び第２図において、単結晶シリコンからなるＰ
−型半導体基板１の主面上には、フィールド絶縁膜２が
設けられている。フィールド絶縁膜２は、ＭＯＳＦＥＴ
等の半導体素子間に設けられており、半導体素子間を電
気的に分離するように構成されている。In FIGS. 1 and 2, P made of single crystal silicon
A field insulating film 2 is provided on the main surface of the − type semiconductor substrate 1 . Field insulating film 2 is MOSFET
It is provided between semiconductor elements such as, and is configured to electrically isolate the semiconductor elements.
この半導体基板１を用いる半導体集積回路装置（チップ
）の内部、或は外部端子（ポンディングパッド）の外周
部には、特性検査素子Ｔが設けられている。また、特性
検査素子Ｔは、半導体集積回路装置をダイシングする前
のウェーハ状態において、スクライブエリア、或は特性
検査のために設けられた特性検査用チップに設けられて
いる。A characteristic testing element T is provided inside a semiconductor integrated circuit device (chip) using this semiconductor substrate 1 or on the outer periphery of an external terminal (ponding pad). Further, the characteristic testing element T is provided in a scribe area or a characteristic testing chip provided for characteristic testing in a wafer state before dicing the semiconductor integrated circuit device.
特性検査素子Ｔは、センサ部Ｓとそれに接続された帯電
部Ｃとで構成されている。The characteristic testing element T is composed of a sensor section S and a charging section C connected thereto.
センサ部Ｓは、半導体基板１１．ゲート絶縁膜３、ゲー
ト電極４Ａを順次積層して形成したＭＯ８構造で構成さ
れている（本実施例において、センサ部Ｓは、ソース領
域或はドレイン領域として使用されるｎ゛型半導体領域
を有するＭＯ８ＦＥＴ構造で構成されている）。センサ
部Ｓは、半導体集積回路装置の内部で形成されるＭＯＳ
ＦＥＴと同一製造工程で形成される。センサ部Ｓのゲー
ト絶縁膜３は酸化シリコン膜で形成させ、ゲート電極４
Ａは例えば多結晶シリコン膜で形成されている。The sensor section S includes a semiconductor substrate 11. It has an MO8 structure formed by sequentially laminating a gate insulating film 3 and a gate electrode 4A (in this embodiment, the sensor section S has an n-type semiconductor region used as a source region or a drain region). (It is composed of MO8FET structure). The sensor section S is a MOS formed inside the semiconductor integrated circuit device.
It is formed in the same manufacturing process as the FET. The gate insulating film 3 of the sensor section S is formed of a silicon oxide film, and the gate electrode 4
A is formed of, for example, a polycrystalline silicon film.
ｆｆｆｉ部Ｃは、第１図において、ゲート電極４Ａに接
続され（一体に構成され）同一導電性材料で形成される
導電層４Ｂ、或は導電層９で構成されている。導電層９
は、第２層目の配線材料例えばアルミニウム膜で形成さ
れており、層間絶縁膜８に形成された接続孔８Ａを通し
て導電層７に接続されている。導電層７は、第１層目の
配線材料例えばアルミニウム膜で形成されており、層間
絶縁膜６に形成された接続孔６Ａを通して導電層４Ｂに
接続されている。第１図に示す導電層４Ｂ、導電層９の
夫々は、導電層７に比べて大面積で構成され、ドライプ
ロセスによる帯電が可能なように構成されている。導電
層７．接続孔６Ａ、８Ａの夫々は、小面積で構成され、
ドライプロセスによる帯電が生じないように構成されて
いる。なお、前記導電層７及び９は、所謂、２層アルミ
ニウム配線構造を構成する。In FIG. 1, the fffi section C includes a conductive layer 4B or a conductive layer 9 connected to (integrated with) the gate electrode 4A and made of the same conductive material. conductive layer 9
is formed of a second layer wiring material, for example, an aluminum film, and is connected to the conductive layer 7 through a connection hole 8A formed in the interlayer insulating film 8. The conductive layer 7 is made of a first layer wiring material, such as an aluminum film, and is connected to the conductive layer 4B through a connection hole 6A formed in the interlayer insulating film 6. Each of the conductive layer 4B and the conductive layer 9 shown in FIG. 1 has a larger area than the conductive layer 7, and is configured to be able to be charged by a dry process. Conductive layer 7. Each of the connection holes 6A and 8A has a small area,
The structure is such that charging does not occur due to the dry process. Note that the conductive layers 7 and 9 constitute a so-called two-layer aluminum wiring structure.
特性検査素子Ｔのセンサ部Ｓのゲート絶縁膜３に印加さ
れる電界強度は、帯電部Ｃとセンサ部Ｓとの面積比で決
定される。つまり、帯電部Ｃの面積を大きくした場合、
逆に、センサ部Ｓの面積を小さくした場合は、単位面積
当りのゲート絶縁膜３に印加される電界強度が大きくな
る。ｇ電部Ｃとセンサ部Ｓとの面積比は、プロセス条件
による異なるが、例えば、１００〜１００００程度にす
る（Ｃ／５＝ｔｏｏ〜１ｏｏｏｏ）。The electric field strength applied to the gate insulating film 3 of the sensor section S of the characteristic testing element T is determined by the area ratio of the charging section C and the sensor section S. In other words, when the area of the charged part C is increased,
Conversely, when the area of the sensor section S is made small, the electric field strength applied to the gate insulating film 3 per unit area becomes large. Although the area ratio between the g-electrode section C and the sensor section S varies depending on the process conditions, it is set, for example, to about 100 to 10,000 (C/5=too to 1oooo).
第１図に符号４Ｃを付は一点鎖線で囲まれた領域内の導
電層４Ｂ（帯電部Ｃ）は、イオン打込み（ドライプロセ
ス）を行う領域、つまり、導Ｍ１層４Ｂの帯電可能な領
域を示している。The conductive layer 4B (charging section C) in the region surrounded by the dashed line with reference numeral 4C in FIG. It shows.
特性検査素子Ｔによるゲート絶縁膜３の絶縁耐圧の検査
は、導電層９に検査用電圧（設定電圧）をプローブ針で
印加し、ゲート絶縁膜３が破壊されるか、破壊されない
かで知ることができる。つまり、帯電部Ｃがドライプロ
セスに起因する帯電をしている場合には、検査用電圧を
印加すると、ゲート絶＃膜３が破壊される。帯電部Ｃが
ドライプロセスに起因する帯電をしていない場合には、
検査用電圧を印加しても、ゲート絶縁膜３が破壊されな
い。検査用電圧は１例えば、所定の使用条件下でゲート
絶縁膜３が破壊される電圧に基づいて設定する。例えば
、検査用電圧は、ゲート電極４Ａの最小加工寸法が１．
３［μｍ１．ゲート絶縁膜３の膜厚が２５０［λ］であ
る場合に電界強度が２５［Ｖ］となるので、この値に基
づき設定する。The dielectric strength voltage of the gate insulating film 3 is tested by the characteristic testing element T by applying a test voltage (set voltage) to the conductive layer 9 with a probe needle, and determining whether the gate insulating film 3 is destroyed or not. I can do it. That is, if the charging portion C is charged due to the dry process, the gate insulation film 3 will be destroyed when the test voltage is applied. If the charged part C is not charged due to the dry process,
Even if the test voltage is applied, the gate insulating film 3 is not destroyed. The test voltage is set, for example, based on the voltage at which the gate insulating film 3 is destroyed under predetermined usage conditions. For example, the test voltage is set when the minimum processing dimension of the gate electrode 4A is 1.
3 [μm1. When the thickness of the gate insulating film 3 is 250 [λ], the electric field strength is 25 [V], so it is set based on this value.
ドライプロセスに起因する各帯電工程とその検査結果を
第２図で示す。FIG. 2 shows each charging process caused by the dry process and its inspection results.
１番目の帯電工程は、導電層４Ｂ（帯電部Ｃ）にイオン
打込みを行った場合と、導電層９（帯電部Ｃ）をドライ
エツチングした場合とに夫々不良モードＸを生じる。つ
まり、検査用電圧を印加すると、ゲート絶縁膜３が破壊
される。接続孔６Ａ、導電層７、接続孔８Ａの夫々のド
ライプロセスにおいては、面積が小さいので良モードＯ
を生じる。In the first charging step, failure mode X occurs when ions are implanted into the conductive layer 4B (charged portion C) and when the conductive layer 9 (charged portion C) is dry etched. That is, when the test voltage is applied, the gate insulating film 3 is destroyed. In the dry process of connection hole 6A, conductive layer 7, and connection hole 8A, since the area is small, good mode O is achieved.
occurs.
つまり、検査用電圧を印加しても、ゲート絶縁膜３に破
壊を生じない。In other words, even if the test voltage is applied, the gate insulating film 3 is not destroyed.
同様に、２番目の帯電工程は、接続孔６Ａ、導電層７．
導電層９の夫々を形成するドライプロセスにおいて、不
良モード×を生じる。Similarly, in the second charging step, the connection hole 6A, the conductive layer 7.
In the dry process of forming each of the conductive layers 9, failure mode x occurs.
３番目の帯電工程は、導電層７、導電層９の夫々を形成
するドライプロセスにおいて不良モード×を生じる。The third charging step causes failure mode x in the dry process of forming each of the conductive layer 7 and the conductive layer 9.
４番目の帯電工程は、導電層７．接続孔８Ａ。In the fourth charging step, the conductive layer 7. Connection hole 8A.
導電層９の夫々を形成するドライプロセスにおいて不良
モード×を生じる。In the dry process of forming each of the conductive layers 9, a failure mode x occurs.
５番目の帯電工程は、導電Ｍ９のみを形成するドライプ
ロセスにおいて不良モード×を生じる。The fifth charging step causes failure mode x in the dry process of forming only conductive M9.
６番目の帯電工程は、イオン打込み、接続孔６Ａ、導電
層７．接続孔８Ａ、導電層９の夫々のドライプロセスに
おいて不良キード×を生じる。The sixth charging process includes ion implantation, contact hole 6A, conductive layer 7. In the dry process of the connection hole 8A and the conductive layer 9, a defective key x occurs.
このように、特性検査素子Ｔを形成し、この特性検査素
子Ｔの帯電部Ｃが帯電可能な工程を施し、この後、セン
サ部Ｓのゲート電極４Ａ（実際には導電層９）に検査用
電圧を印加することにより。In this way, the characteristic testing element T is formed, and a process is performed in which the charged part C of this characteristic testing element T can be charged.After this, the gate electrode 4A (actually the conductive layer 9) of the sensor part S is coated for testing. By applying voltage.
前記帯電部Ｃがドライプロセスに起因して帯電している
ときはゲート絶縁膜３が破壊し、帯電していないときは
破壊しないので、ゲート絶縁膜３の絶縁耐圧を検査する
ことができる。When the charging portion C is charged due to the dry process, the gate insulating film 3 is destroyed, and when it is not charged, it is not destroyed, so that the dielectric strength voltage of the gate insulating film 3 can be tested.
単に、ゲート絶縁膜３の絶縁耐圧（破壊されるか否か）
を検査する場合には、第２図に示すいずれか一つの帯電
工程を施せばよい。It simply depends on the dielectric strength voltage of the gate insulating film 3 (whether it will be destroyed or not).
When inspecting, any one of the charging steps shown in FIG. 2 may be performed.
ゲート絶縁膜３の破壊がどの帯電工程に依存するかを知
る場合には、帯電部Ｃの面積比が異なる２種類以上の特
性検査素子Ｔを使用すればよい。In order to find out which charging process the breakdown of the gate insulating film 3 depends on, it is sufficient to use two or more types of characteristic testing elements T having different area ratios of the charging portions C.
例えば、１番目の帯電工程と２番目の帯電工程を行った
場合には、夫々の工程で不良モード×を生じる導電層９
を形成するドライプロセスがゲート絶縁膜３の破壊の原
因であることを知ることができる。また、ゲート絶縁膜
３の破壊の度合を知る場合にも同様である。For example, when performing a first charging process and a second charging process, the conductive layer 9 that causes failure mode × in each process
It can be seen that the dry process for forming the gate insulating film 3 is the cause of the breakdown of the gate insulating film 3. The same applies to determining the degree of destruction of the gate insulating film 3.
前述のドライプロセスに起因するゲート絶縁膜３の破壊
を検査できることは、製造プロセスの改善を図ることが
できる。Being able to inspect the breakdown of the gate insulating film 3 due to the dry process described above allows for improvement of the manufacturing process.
また、電気的信頼性の特性検査において、ゲート絶縁膜
３の絶縁耐圧が劣化している半導体集積回路装置を不良
品として選別することができる。Furthermore, in the electrical reliability characteristic test, semiconductor integrated circuit devices in which the dielectric breakdown voltage of the gate insulating film 3 has deteriorated can be selected as defective products.
つまり、良品としての半導体集積回路装置の電気的信頼
性を向上することができる。In other words, the electrical reliability of the semiconductor integrated circuit device as a non-defective product can be improved.
また、導電層９にプローブ針を当接して検査用電圧を印
加するだけで、ゲート絶縁膜３の絶縁耐圧を簡単に検査
することができる。Furthermore, the dielectric strength voltage of the gate insulating film 3 can be easily tested by simply touching the probe needle to the conductive layer 9 and applying a testing voltage.
また、特性検査素子Ｔのセンサ部は、実際のＭＩＳＦＥ
Ｔの寸法に対応する微細な寸法で形成することができる
ので、微細な寸法でしか得ることができないゲート絶縁
膜３の微妙な破壊現像を検査することができる。In addition, the sensor section of the characteristic test element T is an actual MISFE
Since it can be formed with minute dimensions corresponding to the dimensions of T, it is possible to inspect delicate destructive development of the gate insulating film 3, which can only be obtained with minute dimensions.
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。As above, the invention made by the present inventor has been specifically explained based on the above embodiments, but the present invention is not limited to the above embodiments, and can be modified in various ways without departing from the gist thereof. Of course.
例えば１本発明は、３層アルミニウム配線を有する半導
体集積回路装置に適用することができる。For example, the present invention can be applied to a semiconductor integrated circuit device having three-layer aluminum wiring.
本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば１次のと
おりである。Among the inventions disclosed in this application, the effects that can be obtained by typical ones are briefly explained below.
ＭＯＳＦＥＴを有する半導体集積回路装置において、ド
ライプロセスに起因するＭＯＳＦＥＴのゲート絶縁膜の
絶縁耐圧を検査することができる。In a semiconductor integrated circuit device having a MOSFET, the dielectric strength voltage of a gate insulating film of the MOSFET caused by a dry process can be inspected.
第１図は１本発明の一実施例であるＭＯＳＦＥＴを有す
る半導体集積回路装置に構成した特性検査素子の要部平
面図。
第２図は、第１図のｎ−ｎ線で切った断面図。
第３図は、各帯電工程とその検査結果を示す図である。
図中、１・・・半導体基板、３・・・ゲート絶縁膜、４
Ａ・・・ゲート電極、４Ｂ、７．９・・・導電層、６，
８・・・層間絶縁膜、６Ａ、８Ａ・・・接続孔、Ｔ・・
特性検査素子、Ｓ・・・センサ部、Ｃ・・帯電部である
。
第 ２ 図
〇−即゛距省い
第 ３ 図FIG. 1 is a plan view of a main part of a characteristic testing element configured in a semiconductor integrated circuit device having a MOSFET, which is an embodiment of the present invention. FIG. 2 is a sectional view taken along line nn in FIG. 1. FIG. 3 is a diagram showing each charging process and its inspection results. In the figure, 1... semiconductor substrate, 3... gate insulating film, 4
A... Gate electrode, 4B, 7.9... Conductive layer, 6,
8... Interlayer insulating film, 6A, 8A... Connection hole, T...
Characteristic test element, S...sensor section, C...charging section. Figure 2 - Immediate distance saving Figure 3
Claims (1)
査方法であって、シリコン基板上に、ゲート絶縁膜、ゲ
ート電極を順次積層したＭＯＳ構造のセンサ部と、該セ
ンサ部のゲート電極に接続される帯電部とで構成される
特性検査素子を形成する工程と、該特性検査素子の帯電
部を帯電可能な状態にする工程と、前記センサ部のゲー
ト電極に検査用電圧を印加する工程とを備えたことを特
徴とする半導体集積回路装置の特性検査方法。 ２、前記特性検査素子のセンサ部は、前記ＭＯＳＦＥＴ
と同一製造工程で形成されることを特徴とする特許請求
の範囲第１項に記載の半導体集積回路装置の特性検査方
法。 ３、前記特性検査素子の帯電部は、前記センサ部のゲー
ト電極と同一導電性材料で一体に構成され、或はそれよ
りも上層の導電性材料で構成されていることを特徴とす
る特許請求の範囲第１項に記載の半導体集積回路装置の
特性検査方法。 ４、前記特性検査素子は複数設けられており、夫々の特
性検査素子の帯電部の面積が異なることを特徴とする特
許請求の範囲第１項に記載の半導体集積回路装置の特性
検査方法。５、前記特性検査素子は、前記半導体集積回
路装置の内部、その外部、ダイシング工程前のスクライ
ブエリア等のいずれかに構成されていることを特徴とす
る特許請求の範囲第１項乃至第４項に記載の夫々の半導
体集積回路装置の特性検査方法。[Claims] 1. A method for testing the characteristics of a semiconductor integrated circuit device having a MOSFET, which comprises: a sensor section having a MOS structure in which a gate insulating film and a gate electrode are sequentially laminated on a silicon substrate; and a gate of the sensor section. A step of forming a characteristic testing element consisting of a charging section connected to an electrode, a step of bringing the charging section of the characteristic testing element into a chargeable state, and a step of applying a testing voltage to the gate electrode of the sensor section. A method for testing characteristics of a semiconductor integrated circuit device, comprising the steps of: 2. The sensor section of the characteristic testing element is the MOSFET
2. The method for testing characteristics of a semiconductor integrated circuit device according to claim 1, wherein the method is formed in the same manufacturing process as the semiconductor integrated circuit device. 3. A patent claim characterized in that the charging section of the characteristic testing element is integrally made of the same conductive material as the gate electrode of the sensor section, or is made of a conductive material in an upper layer. A method for testing characteristics of a semiconductor integrated circuit device according to item 1. 4. The characteristic testing method for a semiconductor integrated circuit device according to claim 1, wherein a plurality of the characteristic testing elements are provided, and the areas of the charged portions of the respective characteristic testing elements are different. 5. Claims 1 to 4, characterized in that the characteristic testing element is configured either inside the semiconductor integrated circuit device, outside the semiconductor integrated circuit device, or in a scribe area before a dicing process. A characteristic testing method for each semiconductor integrated circuit device described in .
Priority Applications (1)
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|---|---|---|---|
| JP61298730A JP2585556B2 (en) | 1986-12-17 | 1986-12-17 | Semiconductor integrated circuit device |
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| JP61298730A JP2585556B2 (en) | 1986-12-17 | 1986-12-17 | Semiconductor integrated circuit device |
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| JPS63152140A true JPS63152140A (en) | 1988-06-24 |
| JP2585556B2 JP2585556B2 (en) | 1997-02-26 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03211825A (en) * | 1990-01-17 | 1991-09-17 | Rohm Co Ltd | Charge-up detection in mos manufacturing process |
| JPH04359534A (en) * | 1991-06-06 | 1992-12-11 | Nec Corp | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104633A (en) * | 1984-10-29 | 1986-05-22 | Nippon Denso Co Ltd | Measurement of electrified charge of semiconductor surface |
-
1986
- 1986-12-17 JP JP61298730A patent/JP2585556B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104633A (en) * | 1984-10-29 | 1986-05-22 | Nippon Denso Co Ltd | Measurement of electrified charge of semiconductor surface |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH03211825A (en) * | 1990-01-17 | 1991-09-17 | Rohm Co Ltd | Charge-up detection in mos manufacturing process |
| JPH077751B2 (en) * | 1990-01-17 | 1995-01-30 | ローム株式会社 | Charge-up detection method in MOS manufacturing process |
| JPH04359534A (en) * | 1991-06-06 | 1992-12-11 | Nec Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
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| JP2585556B2 (en) | 1997-02-26 |
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