JPH0262947B2 - - Google Patents
Info
- Publication number
- JPH0262947B2 JPH0262947B2 JP59166709A JP16670984A JPH0262947B2 JP H0262947 B2 JPH0262947 B2 JP H0262947B2 JP 59166709 A JP59166709 A JP 59166709A JP 16670984 A JP16670984 A JP 16670984A JP H0262947 B2 JPH0262947 B2 JP H0262947B2
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- integrated circuit
- circuit element
- measuring
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 20
- 239000000523 sample Substances 0.000 claims description 17
- 230000002159 abnormal effect Effects 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 3
- 238000005259 measurement Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 7
- 239000011521 glass Substances 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ウエハ状態での多数個同時測定
(以下パラレルウエハテストという)を可能にし
た半導体装置のテスト方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a test method for semiconductor devices that enables simultaneous measurement of multiple semiconductor devices in a wafer state (hereinafter referred to as parallel wafer test).
従来のパラレルウエハテストを第1図に示す。 A conventional parallel wafer test is shown in FIG.
第1図aはウエハ1の平面図であり、同図bは
第1図aのA−A線による部分拡大断面図であ
る。 FIG. 1a is a plan view of the wafer 1, and FIG. 1b is a partially enlarged sectional view taken along line A--A in FIG. 1a.
第1図において、1はウエハ、2はP型基板、
3はN型拡散層、4はシリコン酸化膜、5はアル
ミニウム配線層、6a,6b,6c(以下総称す
るときは6という。他の符号についても同様とす
る。)は第1番目の集積回路素子の測定用固定プ
ローブ、7a,7b,7cは第2番目の集積回路
素子の測定用固定プローブ、8a,8b,8cは
第3番目の集積回路素子の測定用固定プローブ、
9a,9b,9cは第4番目の集積回路素子の測
定用固定プローブである。第1図bは前記各測定
用固定プローブ6〜9とウエハ1との構成を原理
的に示したもので、各測定用固定プローブ6〜9
は各3ピンのみを示している。実際の集積回路素
子においては第1図bのN型拡散層3、シリコン
酸化膜4、アルミニウム配線層5のように多数層
を組合わせることにより集積回路素子を構成して
いる。 In FIG. 1, 1 is a wafer, 2 is a P-type substrate,
3 is an N-type diffusion layer, 4 is a silicon oxide film, 5 is an aluminum wiring layer, and 6a, 6b, 6c (hereinafter collectively referred to as 6. The same applies to other symbols) is the first integrated circuit. fixed probes for measuring the elements; 7a, 7b, 7c are fixed probes for measuring the second integrated circuit element; 8a, 8b, 8c are fixed probes for measuring the third integrated circuit element;
9a, 9b, and 9c are fixed probes for measuring the fourth integrated circuit element. FIG. 1b shows the principle structure of each of the measurement fixed probes 6 to 9 and the wafer 1.
shows only three pins each. In an actual integrated circuit element, the integrated circuit element is constructed by combining multiple layers such as the N-type diffusion layer 3, silicon oxide film 4, and aluminum wiring layer 5 shown in FIG. 1B.
次にテストの操作について説明する。 Next, the test operation will be explained.
一般に集積回路素子の1個測定時には測定用固
定プローブは単独で接触するだけであるが、第1
図bのように4個の集積回路素子の測定時には各
測定用固定プローブ6〜9が同時に接触すること
になる。 Generally, when measuring one integrated circuit element, the fixed measuring probe only comes into contact with it alone, but the
As shown in FIG. b, when measuring four integrated circuit elements, the fixed measuring probes 6 to 9 come into contact with each other at the same time.
第1図においては、P型基板2に負方向の電圧
を加え、各測定用固定プローブ6〜9に正方向の
電圧または負方向の電圧またはGNDレベルの電
圧を加えることにより、集積回路素子のパラレル
ウエハテストが行われる。したがつて、パラレル
ウエハテストの時は、第1番目の集積回路素子の
測定用固定プローブ6aがアルミニウム配線層5
を経由し、P型基板2に電気的に導通している
と、P型基板2に加えられている負方向の電圧が
第1番目の集積回路素子の測定固定プローブ6a
に加えられている電圧により変化するため、各測
定用固定プローブ7〜9で測定しているウエハ1
のうち欠部のある周辺部分の集積回路素子の測定
が正常に行われないことがある。 In FIG. 1, the integrated circuit element is Parallel wafer testing is performed. Therefore, during parallel wafer testing, the fixed probe 6a for measurement of the first integrated circuit element is connected to the aluminum wiring layer 5.
When the P-type substrate 2 is electrically connected to the P-type substrate 2 via the
The wafer 1 being measured by each fixed measurement probe 7 to 9 changes depending on the voltage applied to the wafer 1.
In some cases, the measurement of the integrated circuit element in the peripheral portion of the chip may not be performed properly.
従来のパラレルウエハテストは前記のような方
法で行われるため、ウエハ周辺に近い集積回路素
子において「良品」と判定されるべき集積回路素
子を「不良品」と誤判定する可能性がある欠点が
ある。 Conventional parallel wafer testing is performed using the method described above, which has the drawback that integrated circuit elements near the wafer periphery that should be judged as ``good'' may be mistakenly judged as ``defective.'' be.
この発明は、上記のような従来のものの欠点を
除去するためになされたもので、ウエハ周辺での
パラレルウエハテストが測定可能なように、ウエ
ハ周辺の異常集積回路素子の表面を絶縁膜で覆つ
てからテストを行うようにしたものである。以
下、この発明を図面について説明する。
This invention was made in order to eliminate the above-mentioned drawbacks of the conventional method, and it covers the surface of abnormal integrated circuit elements around the wafer with an insulating film so that parallel wafer tests can be performed around the wafer. The test was carried out after the test was completed. Hereinafter, this invention will be explained with reference to the drawings.
第2図はこの発明の一実施例で、第2図aはこ
の発明のウエハ11の平面図、第2図bは同図a
のB−B線による部分拡大図である。
FIG. 2 shows an embodiment of the present invention, FIG. 2a is a plan view of a wafer 11 of the present invention, and FIG.
FIG. 2 is a partially enlarged view taken along line BB of
第2図a,bにおいて、11はウエハ、12は
ガラスコート膜を示している。 In FIGS. 2a and 2b, 11 indicates a wafer, and 12 indicates a glass coat film.
第2図a,bのように、ウエハ11周辺の異常
集積回路素子の表面を、ガラスコート膜12で覆
うことにより、第1番目の集積回路素子の測定用
固定プローブ6aをアルミニウム配線層5より電
気的に絶縁している。したがつて、パラレルウエ
ハテスト時に測定用固定プローブ6aに加えられ
ている電圧がP型基板2に影響を与えることが少
なくなるためウエハ11周辺でのパラレルウエハ
テストが正常に行われることになる。 As shown in FIGS. 2a and 2b, by covering the surface of the abnormal integrated circuit element around the wafer 11 with the glass coating film 12, the fixed probe 6a for measurement of the first integrated circuit element is connected to the aluminum wiring layer 5. Electrically insulated. Therefore, the voltage applied to the fixed measurement probe 6a during the parallel wafer test has less influence on the P-type substrate 2, so that the parallel wafer test around the wafer 11 can be performed normally.
また、ウエハ11の周辺の異常集積回路素子の
表面をガラスコート膜12で覆うことはガラスコ
ートエツチング用マスクの変更により容易にでき
る。 Furthermore, covering the surface of abnormal integrated circuit elements around the wafer 11 with the glass coat film 12 can be easily done by changing the glass coat etching mask.
なお、上記実施例では、ガラスコート膜12を
用いたが、ナイトライドコート膜などの電気的絶
縁物でもよい。 In the above embodiment, the glass coat film 12 was used, but an electrical insulator such as a nitride coat film may be used.
また、P型基板2とN型拡散層3はN型基板と
P型拡散層でもよい。 Further, the P type substrate 2 and the N type diffusion layer 3 may be an N type substrate and a P type diffusion layer.
以上説明したように、この発明は、ウエハ周辺
の異状集積回路素子の表面を絶縁膜で覆うことに
よりパラレルウエハテスト時のウエハ周辺の異常
集積回路素子とプローブとを電気的に絶縁したの
で、ウエハ周辺部のパラレルウエハテストの際の
誤測定による集積回路素子の損失をなくすことが
できる。また、パラレルウエハテストを行うこと
により、集積回路素子1個を測定する場合よりも
テスト費用を安価にできる利点がある。
As explained above, the present invention electrically insulates the abnormal integrated circuit elements around the wafer from the probe during parallel wafer testing by covering the surface of the abnormal integrated circuit elements around the wafer with an insulating film. Loss of integrated circuit elements due to erroneous measurements during peripheral parallel wafer testing can be eliminated. Further, by performing a parallel wafer test, there is an advantage that the test cost can be lower than when measuring one integrated circuit element.
第1図a,bは従来のパラレルウエハテストの
構成図で、同図aはウエハの平面図、同図bは同
図aにおけるA−A線による部分拡大断面図、第
2図a,bはこの発明の一実施例によるパラレル
ウエハテストの構成図で、同図aはこの発明のウ
エハの平面図、同図bは同図aにおけるB−B線
による部分拡大断面図である。
図中、2はP型基板、3はN型拡散層、4はシ
リコン酸化膜、5はアルミニウム配線層、6(6
a,6b,6c)は第1番目の集積回路素子の測
定用固定プローブ、7(7a,7b,7c)は第
2番目の集積回路素子の測定用固定プローブ、8
(8a,8b,8c)は第3番目の集積回路素子
の測定用固定プローブ、9(9a,9b,9c)
は第4番目の集積回路素子の測定用固定プロー
ブ、11はウエハ、12はガラスコート膜であ
る。なお、図中の同一符号は同一または相当部分
を示す。
Figures 1a and 1b are block diagrams of a conventional parallel wafer test. 1 is a block diagram of a parallel wafer test according to an embodiment of the present invention; FIG. 1A is a plan view of the wafer of the present invention, and FIG. In the figure, 2 is a P-type substrate, 3 is an N-type diffusion layer, 4 is a silicon oxide film, 5 is an aluminum wiring layer, 6 (6
a, 6b, 6c) are fixed probes for measuring the first integrated circuit element, 7 (7a, 7b, 7c) are fixed probes for measuring the second integrated circuit element, 8
(8a, 8b, 8c) are fixed probes for measuring the third integrated circuit element; 9 (9a, 9b, 9c);
1 is a fixed probe for measuring the fourth integrated circuit element, 11 is a wafer, and 12 is a glass coating film. Note that the same reference numerals in the figures indicate the same or corresponding parts.
Claims (1)
に当接するプローブを用いて同時にテストする半
導体装置のテスト方法において、前記ウエハ周辺
の異常集積回路素子の表面を絶縁膜で覆つた後、
テストを行うことを特徴とする半導体装置のテス
ト方法。1. In a method for testing a semiconductor device in which a large number of integrated circuit elements are simultaneously tested in a wafer state using probes in contact with each of them, after covering the surface of the abnormal integrated circuit element around the wafer with an insulating film,
A method for testing a semiconductor device, characterized by performing a test.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59166709A JPS6143441A (en) | 1984-08-07 | 1984-08-07 | Testing process of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59166709A JPS6143441A (en) | 1984-08-07 | 1984-08-07 | Testing process of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6143441A JPS6143441A (en) | 1986-03-03 |
JPH0262947B2 true JPH0262947B2 (en) | 1990-12-27 |
Family
ID=15836304
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59166709A Granted JPS6143441A (en) | 1984-08-07 | 1984-08-07 | Testing process of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6143441A (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015141985A (en) | 2014-01-28 | 2015-08-03 | 株式会社東芝 | Inspection apparatus and inspection method |
JP6176201B2 (en) | 2014-07-22 | 2017-08-09 | トヨタ自動車株式会社 | Manufacturing method of semiconductor device |
-
1984
- 1984-08-07 JP JP59166709A patent/JPS6143441A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS6143441A (en) | 1986-03-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5543633A (en) | Process and structure for measuring the planarity degree of a dielectric layer in an integrated circuit and integrated circuit including means for performing said process | |
JPH0262947B2 (en) | ||
US6340604B1 (en) | Contactor and semiconductor device inspecting method | |
JPS62261139A (en) | Semiconductor device | |
JP2657315B2 (en) | Probe card | |
JPH01219566A (en) | Probe card | |
JP3093216B2 (en) | Semiconductor device and inspection method thereof | |
JP3575073B2 (en) | Insulation-isolated semiconductor device inspection method and insulation-isolated semiconductor device | |
JP2002141474A (en) | Planar semiconductor chip, testing method therefor and semiconductor wafer | |
JPS60167344A (en) | Inspecting device for semiconductor wafer | |
JPS5923422Y2 (en) | Semiconductor element forming wafer | |
JPS6231148A (en) | Semiconductor device | |
KR100529453B1 (en) | Needle for probe card and method for fabricating the same | |
JPS6118144A (en) | Semiconductor device measuring apparatus | |
JPS6222448A (en) | Wafer to which ic is formed | |
JPH03286545A (en) | Semiconductor device | |
JPH11121553A (en) | Probe card for wafer batch type measurement inspection and inspection method of semiconductor device using the probe card | |
JPS62193137A (en) | Manufacture of semiconductor device | |
KR100248207B1 (en) | Test pattern for semiconductor device | |
JPH08340028A (en) | Testing method of semiconductor element | |
JPH06252234A (en) | Semiconductor device | |
JPH0926437A (en) | Probe card and inspection device using it | |
JPH04217337A (en) | Semiconductor integrated circuit test equipment | |
JP2001196436A (en) | Method for inspecting semiconductor device | |
JPH05304192A (en) | Semiconductor wafer and inspection method thereof |