JP2002133872A

JP2002133872A - 半導体記憶装置およびデジタルフィル夕

Info

Publication number: JP2002133872A
Application number: JP2000320494A
Authority: JP
Inventors: Kiyoko Nakamoto; 聖子中元
Original assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Current assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Priority date: 2000-10-20
Filing date: 2000-10-20
Publication date: 2002-05-10
Anticipated expiration: 2020-10-20
Also published as: JP4413413B2

Abstract

(57)【要約】【課題】アドレスを記憶する回路を用いずに、データ
Ｘ(z^-k)とＸ(z^-n+k)とが記憶されているメモリセルを特
定できる半導体記憶装置およびデジタルフィルタを提供
すること。【解決手段】デュアルポート型メモリ３に、行および
列の両方向にアレイ状に配置された複数のメモリセル１
０を有する複数のメモリセルアレイ１１と、所定の周期
でメモリセルアレイ１１の行を順次選択して巡回する第
１及び第２のシフトレジスタ１２、１３と、メモリセル
アレイ１１の上位側の列群と下位側の列群とを交互に選
択する第１及び第２の列選択部１４、１５と、入力デー
タのゲート回路３３、３６及び出力データのセンスアン
プ３２、３５からなる複数の第１のインタフェース１６
及び複数の第２のインタフェース１７と、を備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デュアルポート型
の半導体記憶装置とその半導体記憶装置を利用したデジ
タルフィルタとに係り、特に、ΔΣ型ＤＡコンバータの
インタポレーションフィルタとして用いられるデジタル
フィルタに好適な半導体記憶装置とその半導体記憶装置
を利用したデジタルフィルタとに関する。

【０００２】

【従来の技術】ΔΣ型ＤＡコンバータのようなオーバー
サンプリング型ＤＡコンバータのインタポレーションフ
ィルタ（Interpolation Filter）としては、下記１式に
示すような演算を行うハーフバンド（Half Band）のＦ
ＩＲフィルタ（Finite ImpulseResponse Filter）が知
られている。

【０００３】Ｙ(z)＝ｈ₁*Ｘ(0)＋ｈ₃*Ｘ(z^-1)＋・・・＋ｈ_2n-1*Ｘ(z^-n+1)＋ｈ_2n+1*Ｘ(z^-n) ...（１）ただし、ｈ_n+1＝１、ｈ_(n+1)+m＝ｈ_(n+1)-m 上記１式に示されるような演算は、最新の時系列データ
Ｘ(0)が入力されてから、次に最新の時系列データＸ(0)
が入力されるまでの１サイクルの間に、図７に示すよう
に、予めメモリ３７に記憶しておいた時系列データＸ(z
^-k)をそのメモリ３７から読み出して、その読み出した
時系列データＸ(z^-k)に所定の係数ｈ₂ _k-1を乗じ、その
乗算結果を累積加算することにより行われていた。

【０００４】上記１式に示されるような演算を行う場
合、データの数を示すタップ数は、ＦＩＲフィルタの特
性に大きな影響を与える。タップ数は１サイクル内で可
能な乗算回数により既定され、その特性を向上するため
には１サイクル内での乗算回数を増やせばよいが、所定
の時間が決まった１サイクル内で乗算回数を増加させる
ことは困難であった。

【０００５】そのため、通常は、プレアディング（Pre
Adding）という手法を用いて、上記１式を下記２式に示
すように変形し、乗算回数を増やすことなくタップ数を
増加することができるようにしている。Ｙ(z)＝ｈ₁*Ｘ(0)＋ｈ₃*Ｘ(z^-1)＋・・・＋ｈ_2n-1*Ｘ(z^-n+1)＋ｈ_2n+1*Ｘ(z^-n) ＝Σｈ_2k+1*｛Ｘ(z^-k)＋Ｘ(z^-n+k)｝ ...（２）ただし、ｋ＝０〜(n+1)/2 上記２式に示されるような演算は、図８に示すように、
予めメモリ３７に記憶しておいた時系列データＸ(z^-k)
とＸ(z^-n+k)とを２つ同時に読み出して、その読み出し
た時系列データＸ(z^-k)とＸ(z^-n+k)とを加算し、その加
算結果に所定の係数ｈ_2k-1を乗じ、その乗算結果を加算
することにより行われる。

【０００６】例えばメモリに記憶されている２Ｎ個の時
系列データＸ(ｊ)に対して上記２式で示されるディジタ
ルインタポレーションフィルタが用いられる場合にあっ
ては、図９のタイミングチャートに示すように、クロッ
ク信号ＣＬＫ１で示される１サイクル中に、周期が一定
の信号をＮ回繰り返すクロック信号ＣＬＫ２に応じて、
メモリから時系列データを出力Ａ及び出力Ｂとして２つ
同時に読み出すようになっており、Ｘ(N)とＸ(N+1)、Ｘ
(N-1)とＸ(N+2)、...、Ｘ(1)とＸ(2N)等を同時に読み出
すようになっている。

【０００７】このように、２Ｎ個の時系列データの前半
部分と後半部分とを同時に読み出す場合にあっては、Ｎ
個の時系列データを記憶可能なシングルポート型のメモ
リを２つ用いるのでもよいが、レイアウト面積が大きく
なってしまうため、通常は、２Ｎ個の時系列データを記
憶可能なデュアルポート型のメモリを用いる。

【０００８】

【発明が解決しようとする課題】しかしながら、デュア
ルポート型のメモリを使用する場合にあっては、単に最
上位アドレスの行アドレスの最上位の列アドレスに対応
するメモリセルから順に新しい時系列データを記憶させ
るのでは、図１０（ａ）に示すように、出力Ａとして新
しいサイクルにおいて最初に読み出される時系列データ
Ｘ(N+1)は、図１０（ｂ）に示すように、前のサイクル
で最初に読み出された時系列データＸ(N)が格納されて
いたメモリセルの行アドレス及び列アドレスを１つずら
したところになるため、前のサイクルで最初に読み込ま
れたメモリセルの行アドレス及び列アドレスを記憶して
おくための回路が必要となり、回路規模が大きくなると
いう問題点があった。

【０００９】本発明は上記問題点の解決を目的とするも
のであって、メモリセルのアドレスを記憶する回路を用
いずに、データＸ(z^-k)とＸ(z^-n+k)とが記憶されている
メモリセルを特定することができる半導体記憶装置およ
びデジタルフィルタを提供することを目的とする。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に、請求項１に係る発明である半導体記憶装置は、行お
よび列の両方向にアレイ状に配置された複数のメモリセ
ルを有し、前記複数のメモリセルは、それぞれ第１のポ
ートと第２のポートとで独立に選択されて記憶または読
み出しがなされるようになっており、さらに前記複数の
メモリセルは行または列方向に第１のグループと第２の
グループに分割されているメモリセルアレイと、前記複
数のメモリセルの第１のポートにそれぞれ接続され、か
つ前記分割された第１のグループと第２のグループのメ
モリセルを同時に選択する第１のワード線群と、前記複
数のメモリセルの第２のポートにそれぞれ接続され、か
つ前記分割された第１のグループと第２のグループのメ
モリセルを同時に選択する第２のワード線群と、前記第
１のワード線群のワード線を順に選択するための選択信
号を循環して出力する第１のシフトレジスタと、前記第
２のワード線群のワード線を順に選択するための選択信
号を循環して出力する第２のシフトレジスタと、前記第
１のシフトレジスタで選択されたワード線に接続された
第１のグループと第２のグループのメモリセルの第１の
ポートから読み出されたデータのうち、第１のグループ
から読み出されたデータと、第２のグループから読み出
されたデータとから、所定の条件で選択して第１の出力
信号を出力する第１のデータ選択手段と、前記第２のシ
フトレジスタで選択されたワード線に接続された第１の
グループと第２のグループのメモリセルの第１のポート
から読み出されたデータのうち、第１のグループから読
み出されたデータと、第２のグループから読み出された
デー夕とから、所定の条件で選択して第２の出力信号を
出力する第２のデータ選択手段と、を具備することを特
徴とする。

【００１１】請求項２に係る発明は、請求項１に記載の
発明である半導体記憶装置において、前記第１のシフト
レジスタと前記第２のシフトレジスタとが循環して順に
ワード線を選択する方向は、互いに逆方向であることを
特徴とする。請求項３に係る発明は、請求項１又は２に
記載の発明である半導体記憶装置において、前記第１の
データ選択手段および前記第２のデータ選択手段は、前
記第１のシフトレジスタと前記第２のシフトレジスタと
が選択するワード線が第１番目から最終番目へ移行する
際、または最終番目から第１番目へ移行する際に出力さ
れる信号と、デジタルフィル夕の演算に必要なデータを
出力するためのサイクルの切り替わりで出力される信号
とに基づいて制御されることを特徴とする。

【００１２】請求項４に係る発明は、請求項３に記載の
半導体記憶装置において、前記サイクルの一番最後に選
択されたメモリセルに新たなデー夕を記憶することを特
徴とする。請求項５に係る発明は、請求項１〜４に記載
の発明である半導体記憶装置において、１つのワード線
で選択される前記第１のグループおよび第２のグループ
のメモリセルはそれぞれ処理されるチャネル数に応じた
数の複数のメモリセルからなることを特徴とする。

【００１３】一方、上記課題を解決するために、請求項
６に係る発明であるデジタルフィルタは、請求頃１ない
し５のいずれかに記載の半導体記憶装置と、前記半導体
記憶装置から出力される第１の出力信号と第２の出力信
号を互いに加算する加算手段と、前記加算された出力信
号と係数を乗算する乗算手段と、前記乗算された演算結
果を累積加算する累積加算手段と、を具備する。

【００１４】したがって、請求項１ないし４に係る発明
である半導体記憶装置にあっては、第１及び第２のシフ
トレジスタで第１又は第２のワード線群を順次選択する
とともに、第１及び第２のデータ選択手段で第１または
第２のグループのデータを順次選択するだけで、データ
Ｘ(z^-k)とＸ(z^-n+k)とが記憶されているメモリセルを特
定することができるので、メモリセルのアドレスを記憶
しておく回路を必要とせず、回路規模を小さくすること
ができ、プレアディング手法を用いたデジタルフィルタ
に用いて好適である。

【００１５】さらに、請求項５に係る発明にあっては、
前記メモリセルアレイに記憶されるメモリセルが複数で
あるため、複数チャンネルに対応でき、例えば、オーデ
ィオ装置の左側スピーカと右側スピーカとに供給される
データを１単位のデータとして記憶することにより、前
記左側スピーカと右側スピーカとに供給されるデータを
ほぼ同一時刻に読み出すことができ、データの種類が増
えてもメモリセルアレイの数を増やさなくても済み、回
路規模を大きくせずに済む。

【００１６】

【発明の実施の形態】以下、本発明に係る半導体記憶装
置を用いてプレアディング手法を用いたデジタルＦＩＲ
フィルタを構成し、ΔΣ型ＤＡコンバータに適用した例
について図面を参照して説明する。図１は、本発明の第
１実施形態におけるΔΣ型ＤＡコンバータの概略構成図
である。

【００１７】図１に示すように、本実施形態におけるΔ
Σ型ＤＡコンバータは、インタポレーションフィルタ
１、２及び４と、ΔΣ変調器５と、ローパスフィルタ６
ａ、６ｂとを備えている。インタポレーションフィルタ
１、２、４はそれぞれ入力されるデジタル信号を補間し
て、サンプリング周波数を高くし、所定の周波数特性を
有するフィルタである。

【００１８】例えば、１６bit３２kHzサンプリングのＰ
ＣＭデジタル信号（Ｌch、Ｒch）が入力され、それぞれ
で２倍のサンプリング周波数に変換され、最終的に８倍
サンプリング周波数とされる。ΔΣ変調器５は、ノイズ
シェーパとも呼ばれ、ノイズを高域におし上げて、１ビ
ット（多ビットでもよい）の密度変調されたＰＤＭ信号
を出力する。

【００１９】この段階でＬchとＲchの２チャンネルに分
離され、それぞれローパスフィルタ６ａ、６ｂで高域ノ
イズを除去し、アナログ信号を出力する。インタポレー
ションフィルタ１、２、４は、前述したように、デジタ
ルフィルタで構成され、ハーフバンドＦＩＲフィルタに
なっている。インタポレーションフィルタ１、２、４は
それぞれ入力されたデジタル信号を記憶保持するデュア
ルポート型メモリ３と、プレアディングするための加算
機７、データに乗算する係数が記憶された係数メモリ
８、加算されたデータと係数を乗算して累積加算する乗
累算器９と、を備えている。なお、インタポレーション
フィルタ２、４は、インタポレーションフィルタ１と同
様の構成であるので、簡略化して図示している。

【００２０】そして、前記２式に示すように、インタポ
レーションフィルタ１のタップ数を２Ｎとすると、デュ
アルポート型メモリ３に記憶されているデータＸ(z^-k)
とＸ(z^N-k)とを２つ同時に読み出して、その読み出した
データを加算機７で加算し、その加算結果に所定の係数
ｈ_2k-1を乗じ、その乗算結果を累積加算して、インタポ
レーションフィルタ１で補間されたデータＹ(z)を出力
するようになっている。

【００２１】デュアルポート型メモリ３は、図２および
図３に示すように、行および列の両方向にアレイ状に配
置された複数のメモリセル１０を有する複数のメモリセ
ルアレイ１１と、所定の周期でメモリセルアレイ１１の
行を順次選択して巡回する第１のシフトレジスタ１２及
び第２のシフトレジスタ１３と、メモリセルアレイ１１
の上位側の列群であるＡグループと下位側の列群である
Ｂグループとを交互に選択する第１の列選択部１４及び
第２の列選択部１５と、出力データのセンスアンプ３
２、３５と入力データのゲート回路３３、３６とからな
りメモリセルアレイ１１に対応して設けられる第１のイ
ンタフェース１６及び第２のインタフェース１７と、上
記各構成要素を初期状態に戻すカウンタ１８と、を備え
ている。

【００２２】各メモリセルアレイ１１を構成するメモリ
セル１０には、１ビットずつ記憶するようになってい
る。そして、データは、デジタル値としては多ビットで
表現される。そこで、その多ビットからなるデータを保
存し、処理するためにデータのビット数と同じ個数のメ
モリセルアレイ１１が用意されている。それゆえ、メモ
リセルアレイ１１の数はデータの分解能によって決ま
り、例えばデータが２４ビットで表されるならば、２４
個のメモリセルアレイ１１が用いられる。

【００２３】また、各メモリセルアレイ１１は、インタ
ポレーションフィルタ１に順次利用されるデータ群をＡ
グループの１列とＢグループの１列とで記憶するように
なっている。それゆえ、メモリセルアレイ１１の行数は
インタポレーションフィルタ１のタップ数によって決ま
り、インタポレーションフィルタ１のタップ数が２Ｎで
ある場合には、メモリセルアレイ１１の行数はその半分
のＮになる。また、メモリセルアレイ１１の列数は１つ
のメモリセルアレイ１１に何種類のデータが記憶される
かによって決まり、例えば１つのメモリセルアレイ１１
に左チャンネル用のデータと右チャンネル用のデータ群
との２種類のデータが記憶される場合には、列数は４に
なる。

【００２４】デュアルポート型メモリ３は、各メモリセ
ルアレイ１１の複数のメモリセル１０をそれぞれ行ごと
に接続する複数の第１のワード線１９と、第１のワード
線１９とは別に、各メモリセルアレイ１１の複数のメモ
リセル１０をそれぞれ行ごとに接続する複数の第２のワ
ード線２０と、各メモリセルアレイ１１の複数のメモリ
セル１０をそれぞれ列ごとに接続する複数の第１のビッ
ト線２１と、第１のビット線２１とは別に、各メモリセ
ルアレイ１１の複数のメモリセル１０をそれぞれ列ごと
に接続する複数の第２のビット線２２とを有し、第１の
ワード線１９と第１のビット線２１とにより又は第２の
ワード線２０と第２のビット線２２とにより各メモリセ
ルアレイ１１の任意のメモリセル１０を選択できるよう
になっている。

【００２５】第１のシフトレジスタ１２は、図３に示す
ように、一列に連結されたＮ個のＤ−ＦＦ（Ｄフリップ
フロップ）回路２３を備え、各Ｄ−ＦＦ回路２３には、
前段のＤ−ＦＦ回路２３の出力とＣＬＫＡ信号（第１の
行方向基準クロック）とが入力され、ＣＬＫＡ信号に同
期してＤ−ＦＦ回路２３の出力をシフトするとともに、
最終段のＤ−ＦＦ回路２３が初段のＤ−ＦＦ回路２３に
連結されていて、Ｄ−ＦＦ回路２３の出力を巡回するよ
うになっている。ＣＬＫＡ信号は、所定周期を有する方
形波が、１サイクル中に（Ｎ−１）回だけ繰り返されて
なる信号である。

【００２６】また、初段のＤ−ＦＦ回路２３の出力は、
複数のメモリセルアレイ１１の最上位のアドレス行を接
続する第１のワード線１９に接続され、最終段のＤ−Ｆ
Ｆ回路２３の出力は最下位のアドレス行を接続する第１
のワード線１９に接続され、その他の各Ｄ−ＦＦ回路２
３の出力はそれぞれ対応する第１のワード線１９に接続
されている。そして、初期状態において、初段のＤ−Ｆ
Ｆ回路２３には“Ｈ”レベルが、他の全てのＤ−ＦＦ回
路２３には“Ｌ”レベルが設定されるため、ＣＬＫＡ信
号に同期して“Ｈ”レベル信号がＤ−ＦＦ回路２３を順
次シフトするから、ＣＬＫＡ信号に同期して現在選択さ
れている第１のワード線１９よりも１つ下位の第１のワ
ード線１９を順次選択するようになっている。

【００２７】第２のシフトレジスタ１３も、一列に連結
されたＮ個のＤ−ＦＦ回路２４を備えるが、各Ｄ−ＦＦ
回路２４には、前段のＤ−ＦＦ回路２４の出力とＣＬＫ
Ｂ信号（第２の行方向基準クロック）とが入力され、Ｃ
ＬＫＢ信号に同期してＤ−ＦＦ回路２４の出力をシフト
するとともに、最終段のＤ−ＦＦ回路２４が初段のＤ−
ＦＦ回路２４に連結されていて、Ｄ−ＦＦ回路２４の出
力を巡回するようになっている。ＣＬＫＢ信号は、ＣＬ
ＫＡ信号の方形波と同一の周期を有する方形波が、１サ
イクル中に（Ｎ＋１）回だけ繰り返されてなる信号であ
る。

【００２８】また、初段のＤ−ＦＦ回路２４の出力は、
複数のメモリセルアレイ１１の最下位のアドレス行を接
続する第２のワード線２０に接続され、最終段のＤ−Ｆ
Ｆ回路２４の出力は最上位のアドレス行を接続する第２
のワード線２０に接続され、その他の各Ｄ−ＦＦ回路２
４の出力はそれぞれ対応する第２のワード線２０に接続
されている。そして、初期状態において、初段のＤ−Ｆ
Ｆ回路２３には“Ｈ”レベルが、他の全てのＤ−ＦＦ回
路２３には“Ｌ”レベルが設定されるため、ＣＬＫＢ信
号に同期して“Ｈ”レベル信号がＤ−ＦＦ回路２３を順
次シフトするから、ＣＬＫＢ信号に同期して現在選択さ
れている第２のワード線２０よりも１つ上位の第２のワ
ード線２０を順次選択するようになっている。

【００２９】第１の列選択部１４は、第１のシフトレジ
スタ１２の最終段のＤ−ＦＦ回路２３の出力Ｐｕｌｓｅ
Ａと１サイクルに１つの方形波を発生するＣＬＫ１信号
（サイクル基準クロック）とが入力されるＯＲ回路２５
と、クロック端子にＯＲ回路２５の出力が入力されると
ともにデータ端子に“Ｈ”レベル信号が入力されるＴ−
ＦＦ（Ｔフリップフロップ）回路２６と、Ｔ−ＦＦ回路
２６の出力ＱＡ及びＣＬＫＡ信号（読み出し基準クロッ
ク）が入力されるＬＯＧＩＣ回路２７と、を備える。

【００３０】それゆえ、ＯＲ回路２５の出力は、新しい
サイクルが始まるとき及び最下位のアドレス行の第１の
ワード線１９が選択されたときに、“Ｈ”レベルから
“Ｌ”レベルに変化するとともに、Ｔ−ＦＦ回路２６の
出力は、ＯＲ回路２５の出力が“Ｈ”レベルから“Ｌ”
レベルに変化するときに“Ｌ”レベルから“Ｈ”レベル
に又は“Ｈ”レベルから“Ｌ”レベルに反転するように
なっていて、新しいサイクルが始まるとき及び最下位の
アドレス行の第１のワード線１９が選択されたときに出
力ＱＡが反転するようになっている。

【００３１】また、ＬＯＧＩＣ回路２７は、Ｔ−ＦＦ回
路２６の出力ＱＡが“Ｈ”レベルであるときは複数のメ
モリセルアレイ１１のＢグループを選択し、Ｔ−ＦＦ回
路２６の出力ＱＡが“Ｌ”レベルであるときはＡグルー
プを選択するようになっており、新しいサイクルが始ま
るとき及び最下位のアドレス行の第１のワード線１９が
選択されたときにＡグループとＢグループとを交互に選
択するとともに、ＣＬＫＡ信号が“Ｌ”レベルの場合に
は各グループのうちの下位のアドレス列を選択し、ＣＬ
ＫＡ信号が“Ｈ”レベルの場合には各グループのうちの
上位のアドレス列を選択する信号を複数の第１のインタ
フェース１６に出力するようになっている。

【００３２】第２の列選択部１５も、第２のシフトレジ
スタ１３の最終段のＤ−ＦＦ回路２４の出力Ｐｕｌｓｅ
ＢとＣＬＫ１信号とが入力されるＯＲ回路２８と、クロ
ック端子にＯＲ回路２５の出力が入力されるとともにデ
ータ端子に“Ｈ”レベル信号が入力されるＴ−ＦＦ（Ｔ
フリップフロップ）回路２９と、Ｔ−ＦＦ回路２９の出
力ＱＢ及びＣＬＫＢ信号（読み出し基準クロック）が入
力されるＬＯＧＩＣ回路３０と、を備える。

【００３３】それゆえ、ＯＲ回路２８の出力は、新しい
サイクルが始まるとき及び最上位のアドレス行の第２の
ワード線２０が選択されたときに、出力が“Ｈ”レベル
から“Ｌ”レベルに変化するとともに、Ｔ−ＦＦ回路２
９の出力は、ＯＲ回路２８の出力が“Ｈ”レベルから
“Ｌ”レベルに変化すると出力ＱＢが反転するようにな
っていて、新しいサイクルが始まるとき及び最上位のア
ドレス行の第２のワード線２０が選択されたときに出力
ＱＢが反転するようになっている。

【００３４】また、ＬＯＧＩＣ回路３０は、Ｔ−ＦＦ回
路２９の出力ＱＢが“Ｈ”レベルであるときは複数のメ
モリセルアレイ１１のＡグループを選択し、Ｔ−ＦＦ回
路２９の出力ＱＢが“Ｌ”レベルであるときはＢグルー
プを選択するようになっており、新しいサイクルが始ま
るとき及び最上位のアドレス行の第２のワード線２０が
選択されたときに、ＡグループとＢグループとを交互に
選択するとともに、ＣＬＫＢ信号が“Ｌ”レベルの場合
には各グループのうちの下位のアドレス列を選択し、Ｃ
ＬＫＢ信号が“Ｈ”レベルの場合には各グループのうち
の上位のアドレス列を選択する信号を複数の第２のイン
タフェース１７に出力するようになっている。

【００３５】第１のインタフェース１６は、第１の列選
択部１４のＬＯＧＩＣ回路２７の出力に基づいて４本の
第１のビット線２１のうちのいずれか１つを選択するセ
レクタ３１と、セレクタ３１に選択された第１のビット
線２１上のデータを増幅するセンスアンプ３２と、セレ
クタ３１に選択された第１のビット線２１に入力するデ
ータのゲート回路３３と、を備え、データ入力時には、
データを１ビットづつ各第１のインタフェース１６のゲ
ート回路３３を開いて、１ビットのデータを第１のビッ
ト線２１を経由してメモリセル１０に記憶するようにな
っており、データ出力時には、第１のシフトレジスタ１
２及び第１の列選択部１４で選択されたメモリセル１０
に記憶されていた１ビットのデータを第１のビット線２
１を経由してセンスアンプ３２に入力して増幅し、各セ
ンスアンプ３２から出力される１ビットのデータを出力
するようになっている。

【００３６】第２のインタフェース１７も、第２の列選
択部１５のＬＯＧＩＣ回路３０の出力に基づいて第２の
ビット線２２を選択するセレクタ３３と、セレクタ３３
に選択された第２のビット線２２上のデータを増幅する
センスアンプ３５と、セレクタ３３に選択された第２の
ビット線２２を介してメモリセル１０に入力するデータ
のラッチ回路３６と、を備え、データ入力時には、デー
タを１ビットずつ各第２のインタフェース１７のラッチ
回路３６を開いて、１ビットのデータを第２のビット線
２２を経由してメモリセル１０に記憶するようになって
おり、データ出力時には、第２のシフトレジスタ１３及
び第２の列選択部１５で選択されたメモリセル１０に記
憶されていた１ビットのデータを第２のビット線２２を
経由してセンスアンプ３５に出力して増幅し、各センス
アンプ３５から出力される１ビットのデータを出力する
ようになっている。

【００３７】なお、メモリセルアレイ１１には、左チャ
ンネルと右チャンネルとで同じタイミングに発せられる
データｘ_j(L)、ｘ_j(R)が、同じグループの同じアドレス
行内において下位側のアドレス列に対応するメモリセル
１０と上位側のアドレス列に対応するメモリセル１０と
に個別に記憶されるようになっており、マルチチャンネ
ルであっても制御はほとんど増えない。

【００３８】以上のように構成された本実施の形態の半
導体記憶装置の動作を図面に基づいて説明する。図４
（ａ）及び図５（ａ）に示すように、第１のシフトレジ
スタ１２の出力により、複数のメモリセルアレイ１１の
最上位の行アドレスに対応する第１のワード線１９が選
択されて、その行のメモリセル１０が選択されるととも
に、第１の列選択部１４の出力に基づいて第１のインタ
フェース１６のセレクタ３１により下位のアドレス列か
ら上位のアドレス列に向けて第１のビット線２１が順番
に選択されて、Ａグループのメモリセル１０に記憶され
ている１ビットのデータｘ_N(L)、ｘ_N(R)が第１のビット
線２１を通じて読み出され、第１のインタフェース１６
を介して出力される。

【００３９】次いで、ＣＬＫＡ信号の１クロックが経過
したとする。すると、第１のシフトレジスタ１２によ
り、ＣＬＫＡ信号に同期してＤ−ＦＦ回路２３の出力で
ある“Ｈ”レベル信号がシフトされて１つ下位のアドレ
ス行（Ｎ−１）行が選択され、上記と同様の手順でデー
タｘ_N-1(L)、ｘ_N-1(R)が読み出される。そして、ＣＬＫ
Ａ信号のクロックがなくなるまで上記手順が繰り返さ
れ、最下位のアドレス行に対応するメモリセル１０に記
憶されているデータｘ₁(L)、ｘ₁(R)が読み出されたとこ
ろでアドレス行の選択及びデータの読み出しが終了す
る。

【００４０】同時に、第２のシフトレジスタ１３の出力
により、図５（ａ）及び図６（ａ）に示すように、複数
のメモリセルアレイ１１の最上位の行アドレスに対応す
る第２のワード線２０が選択されて、その行のメモリセ
ル１０が選択されるとともに、第２の列選択部１５の出
力に基づいて第２のインタフェース１７のセレクタ３４
により上位のアドレス列から下位のアドレス列に向けて
第２のビット線２２が順番に選択されて、メモリセル１
０に記憶されている１ビットのデータｘ_N+1(L)、ｘ
_N+1(R)が第２のビット線２２を通じて読み出され、第２
のインタフェース１７を介して出力される。

【００４１】次に、ＣＬＫＢ信号の１クロックが経過し
たとする。すると、第２のシフトレジスタ１３により、
ＣＬＫＢ信号に同期してＤ−ＦＦ回路２４の出力である
“Ｈ”レベル信号がシフトされて１つ上位のアドレス行
（２）行が選択され、上記と同様の手順でデータｘ
_N+2(L)、ｘ_N+2(R)が読み出される。そして、ＣＬＫＢ信
号がＮクロック目まで上記手順が繰り返され、Ｎクロッ
ク目になったとき（１行からスタートしたときにはＮ行
目に）ｘ_2N(L)、ｘ_2N(R)が書き込まれ、同時に読み出さ
れる。ここで、最上位のアドレス行が選択されたときに
ＰｕｌｓｅＢ信号が発生され、第２の列選択部１５のＴ
−ＦＦ回路２９の出力ＱＢが“Ｌ”レベルであったのが
反転して“Ｈ”レベルとなり、第２の列選択部１５のＬ
ＯＧＩＣ回路３０によりＡグループが選択される。ＣＬ
ＫＢ信号は１クロック多いので、次の行すなわち、１行
目に移動して、次のサイクルを待つ。

【００４２】このようにして、メモリセル１０のアドレ
スを記憶しておく回路を用いずに、データＸ(z^-k)とＸ
(z^-N+k)とが記憶されているメモリセル１０を特定して
同時に読み出すことができるので、プレアディング手法
を用いたインタポレーションフィルタを小さな回路規模
で構成することができる。また、新しいサイクルが始ま
ったとする。すると、図４（ｂ）及び図５（ｂ）に示す
ように、ＣＬＫ１信号のエッジにより第１のシフトレジ
スタ１２のＴ−ＦＦ回路２３の出力ＱＡが“Ｌ”レベル
であったのが反転して“Ｈ”レベルになり、第１の列選
択部１４によりＢグループが選択されるとともに、第１
のシフトレジスタ１２により最下位の行アドレスに対応
する第１のワード線１９が選択され、第１の列選択部１
４の出力に基づいて第１のインタフェース１６のセレク
タ３１により下位のアドレス列から上位のアドレス列に
向けて第１のビット線２１が順番に選択されて、メモリ
セル１０に記憶されている１ビットのデータｘ_N+1(L)、
ｘ_N+1(R)が第１のビット線２１を通じて読み出される。

【００４３】次いで、ＣＬＫＡ信号の１クロックが経過
したとする。すると、第１のシフトレジスタ１２のＤ−
ＦＦ回路２３の出力である“Ｈ”レベル信号がが最終段
から初段にシフトされ、Ｔ−ＦＦ回路２３の出力ＱＡが
再び反転して“Ｌ”レベルになり、第１の列選択部１４
のＬＯＧＩＣ回路２７によりＡグループが選択されると
ともに、第１の列選択部１４の出力に基づいて第１のイ
ンタフェース１６のセレクタ３１により下位のアドレス
列から上位のアドレス列に向けて第１のビット線２１が
順番に選択されて、メモリセル１０に記憶されているデ
ータｘ_N(L)、ｘ _N(R)が第１のビット線２１を通じて読み
出される。

【００４４】そして、１サイクルが終了するまで上記手
順が繰り返され、最下位のアドレス行から２番目のアド
レス行に対応するメモリセル１０に記憶されているデー
タｘ ₂(L)、ｘ₂(R)が読み出されたところでアドレス行の
選択及びデータの読み出しが終了される。同時に、図５
（ｂ）及び図６（ｂ）に示すように、ＣＬＫ１信号のエ
ッジにより第２のシフトレジスタ１３のＴ−ＦＦ回路２
４の出力ＱＢが“Ｈ”レベルであったのが反転して
“Ｌ”レベルになり、第２の列選択部１５のＬＯＧＩＣ
回路３０によりＢグループが選択されるとともに、第１
のシフトレジスタ１２により最下位のアドレス行から２
番目のアドレス行の第２のワード線２０が選択され、第
２の列選択部１５の出力に基づいて第２のインタフェー
ス１７のセレクタ３４により下位のアドレス列から上位
のアドレス列に向けて第２のビット線２２が順番に選択
され、メモリセル１０に記憶されているデータｘ
_N+2(L)、ｘ_N+2(R)が第２のビット線２２を通じて読み出
される。

【００４５】次いで、上記手順が繰り返されて第２のシ
フトレジスタ１３のＤ−ＦＦ回路２３の出力の“Ｈ”レ
ベル信号が最終段から初段に移されると、Ｔ−ＦＦ回路
２４の出力ＱＢが再び反転して“Ｈ”レベルになり、第
２の列選択部１５によりＡグループが選択されるととも
に、第１の列選択部１４の出力に基づいて第２のインタ
フェース１７のセレクタ３４により下位のアドレス列か
ら上位のアドレス列に向けて第２のビット線２２が順番
に選択され、最終的に、１行目のメモリセル１０にデー
タｘ_2N+1(L)、ｘ_2N+1(R)が第２のビット線２２を通じて
記憶され、同時に読み出される。

【００４６】３回目のサイクルにおいても、図４
（ｃ）、図５（ｃ）、及び図６（ｃ）に示すように、４
回目のサイクルにおいても、図４（ｄ）、図５（ｄ）、
及び図６（ｄ）に示すように、上記手順が繰り返され
る。なお、上記の動作は、第１のインタフェース１６の
出力のアドレスがＡグループのＮのとき、第２のインタ
フェース１７の出力のアドレスがＢグループの１になっ
ているという相関関係があるとき実行される。しかし、
ノイズ等によって相関関係がずれると正しい演算を行え
なくなる。そこで、所定の感覚でリセットして相関関係
を保つようにしている。つまり、カウンタ１８は、ＣＬ
Ｋ１信号のクロック数をカウントして、最初のサイクル
開始時と２Ｎサイクル毎とにリセット信号ＲＳＴを第１
のシフトレジスタ１２、第２のシフトレジスタ１３、第
１の列選択部１４、第２の列選択部１５に出力するよう
になっている。

【００４７】そして、２Ｎ回目のサイクル毎に、カウン
タ１８によりリセット信号ＲＳＴが出力され最初のサイ
クル開始時と同様の初期状態に設定される。このよう
に、カウンタ１８が２Ｎサイクル毎にリセット信号ＲＳ
Ｔを出力することにより、例えば、ノイズの影響などに
より、第１のシフトレジスタ１２のＤ−ＦＦ回路２３の
出力が正しい位置からずれたところで“Ｈ”レベル信号
を出力し、第１のシフトレジスタ１２が正しい位置から
ずれたところを選択していたとしても正しい位置に戻す
ことができる。

【００４８】また、左チャンネル用のデータと右チャン
ネル用のデータとを供給する例を示したが、２種類のデ
ータを供給する場合に限ったものではなく、１種類のデ
ータを供給する場合に用いてもよく、また、２種類以上
のデータを供給する場合に用いてもよい。

【００４９】

【発明の効果】以上説明したように、本発明に係る半導
体記憶装置にあっては、メモリセルのアドレスを記憶し
ておく回路を用いずに、データＸ(z^-k)とＸ(z^-n+k)とが
記憶されているメモリセルを特定することができるの
で、回路規模を小さくすることができ、プレアディング
手法を用いたデジタルＦＩＲフィルタに用いて好適であ
る。

【図面の簡単な説明】

【図１】本発明の第１実施形態におけるデジタルＦＩＲ
フィルタを用いたＤＡコンバータの概略構成図である。

【図２】図１のデジタルフィルタに用いられるデュアル
ポート型メモリの概略構成図である。

【図３】図１のデジタルフィルタに用いられるデュアル
ポート型メモリの要部拡大図である。

【図４】図３のデュアルポート型メモリの動作を説明す
るためのタイミングチャートである。

【図５】図３のデュアルポート型メモリの動作を説明す
るためのタイミングチャートである。

【図６】図３のデュアルポート型メモリの動作を説明す
るための説明図である。

【図７】従来のデジタルフィルタの概略構成図である。

【図８】図７のデジタルフィルタにプレアディング手法
を用いた概略構成図である。

【図９】図８のデジタルフィルタに用いられるデュアル
ポート型メモリの動作を説明するためのタイミングチャ
ートである。

【図１０】図８のデジタルフィルタに用いられるデュア
ルポート型メモリの動作を説明するための説明図であ
る。

【符号の説明】

１、２、４インタポレーションフィルタ３デュアルポート型メモリ５ ΔΣ変調器６ａ、６ｂローパスフィルタ７加算機８係数メモリ９乗累加算器１０メモリセル１１メモリセルアレイ１２第１のシフトレジスタ１３第２のシフトレジスタ１４第１の列選択部１５第２の列選択部１６第１のインタフェース１７第２のインタフェース１８カウンタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｃ 11/34 ３０１Ｅ

Claims

【特許請求の範囲】

【請求項１】行および列の両方向にアレイ状に配置さ
れた複数のメモリセルを有し、前記複数のメモリセル
は、それぞれ第１のポートと第２のポートとで独立に選
択されて記憶または読み出しがなされるようになってお
り、さらに前記複数のメモリセルは行または列方向に第
１のグループと第２のグループに分割されているメモリ
セルアレイと、前記複数のメモリセルの第１のポートにそれぞれ接続さ
れ、かつ前記分割された第１のグループと第２のグルー
プのメモリセルを同時に選択する第１のワード線群と、前記複数のメモリセルの第２のポートにそれぞれ接続さ
れ、かつ前記分割された第１のグループと第２のグルー
プのメモリセルを同時に選択する第２のワード線群と、前記第１のワード線群のワード線を順に選択するための
選択信号を循環して出力する第１のシフトレジスタと、前記第２のワード線群のワード線を順に選択するための
選択信号を循環して出力する第２のシフトレジスタと、前記第１のシフトレジスタで選択されたワード線に接続
された第１のグループと第２のグループのメモリセルの
第１のポートから読み出されたデータのうち、第１のグ
ループから読み出されたデータと、第２のグループから
読み出されたデータとから、所定の条件で選択して第１
の出力信号を出力する第１のデータ選択手段と、前記第２のシフトレジスタで選択されたワード線に接続
された第１のグループと第２のグループのメモリセルの
第１のポートから読み出されたデータのうち、第１のグ
ループから読み出されたデータと、第２のグループから
読み出されたデー夕とから、所定の条件で選択して第２
の出力信号を出力する第２のデータ選択手段と、を具備することを特徴とする半導体記憶装置。
【請求項２】前記第１のシフトレジスタと前記第２の
シフトレジスタとが循環して順にワード線を選択する方
向は、互いに逆方向であることを特徴とする請求項１に
記載の半導体記憶装置。
【請求項３】前記第１のデータ選択手段および前記第
２のデータ選択手段は、前記第１のシフトレジスタと前
記第２のシフトレジスタとが選択するワード線が第１番
目から最終番目へ移行する際、または最終番目から第１
番目へ移行する際に出力される信号と、デジタルフィル
夕の演算に必要なデータを出力するためのサイクルの切
り替わりで出力される信号とに基づいて制御されること
を特徴とする請求項１または２に記載の半導体記憶装
置。
【請求項４】前記サイクルの一番最後に選択されたメ
モリセルに新たなデー夕を記憶することを特徴とする請
求項３に記載の半導体記憶装置。
【請求項５】１つのワード線で選択される前記第１の
グループおよび第２のグループのメモリセルはそれぞれ
処理されるチャネル数に応じた数の複数のメモリセルか
らなることを特徴とする請求項１ないし４のいずれかに
記載の半導体記憶装置。
【請求項６】請求頃１ないし５のいずれかに記載の半
導体記憶装置と、前記半導体記憶装置から出力される第
１の出力信号と第２の出力信号を互いに加算する加算手
段と、前記加算された出力信号と係数を乗算する乗算手
段と、前記乗算された演算結果を累積加算する累積加算
手段と、を具備するデジタルフィル夕。