JP2002125127A - 画像データ並び替え並び戻し装置及び画像圧縮伸長装置 - Google Patents

Abstract

(57)【要約】 【課題】 並べ替え情報を記憶する記憶部を１つにして
１種類の並べ替えデータにより並べ替えと並べ戻しの両
方を行ったり、正方向及び逆方向からの並べ替えと並べ
戻しの両方を行う。 【解決手段】 並べ替え回路６は並び替え／並び戻しア
ドレスＷＡＳが示す対象画素を、並び替え／並び戻し先
データＷＤＳが示す位置に並び替えまたは並び戻す。ア
ドレス・データ入れ替え回路７は並び替え時に並び替え
アドレスＷＡと並び替え先データＷＤをそのまま並び戻
しアドレスＷＡＳと並び戻し先データＷＤＳとしてデー
タ並べ替え回路６に印加し、並び戻し時には並び替えア
ドレスＷＡを並び戻し先データＷＤＳとして、並び替え
先データＷＤを並び戻しアドレスＷＡＳとして並べ替え
回路６に印加する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画素位置を並び替
え、元の位置に並び戻す画像データ並び替え並び戻し装
置、及び、疑似中間調処理された画像データなどの画素
位置を並び替えて圧縮し、圧縮データを伸長して元の画
素位置に並び戻す画像圧縮伸長装置に関する。

【０００２】

【従来の技術】この種の従来例として、例えば特開平７
−７９３５２号公報には、疑似中間調処理により冗長性
が低下した画像データの圧縮効率を向上すると共に、疑
似中間調処理で得た画像データをより低い解像性の再生
出力装置に出力する際の再現性を向上するために、疑似
中間調処理により冗長性が低下した画像データの画素位
置を並び替えて冗長形式にして画像データの圧縮効率を
上げ、また、圧縮データを伸長して元の画素位置に並び
戻す方法が提案されている。

【０００３】また、同公報の請求項３においては、画素
の入れ替え手順を画素入れ替えロジック手段に設定する
プログラミング手段とを有する画像装置が考案されてい
る（同公報の図５には入れ替え規則情報メモリが記載さ
れている）。

【０００４】

【発明が解決しようとする課題】ところで、上記従来技
術においては、符号化器の前段に画素入れ替え部が一
個、伸長器の後段に画素入れ替え部（並び戻し部）が一
個のように、独立して画素入れ替え部が設けられ、ま
た、それぞれ並べ替え情報を記憶する入れ替え規則情報
メモリが設けられている。また、同公報の段落番号＝０
０２６には、符号器側の入れ替え規則情報と、伸長器側
の入れ替え規則情報とが異なることが記載されている
（伸長器側の入れ替え規則情報メモリには、圧縮器側で
行われる入れ替え手順と逆の手順の入れ替え情報すなわ
ち並び戻し情報が記憶されている。） ＜課題１＞したがって、上記従来技術では、は並べ替え
るときと並べ戻すときには、それぞれ別の並べ替え情報
が必要となり、それぞれ記憶部が必要になるという問題
点がある。なお、この問題点を解決する方法として、記
憶部を一つにして時分割で書き換えて使う方法が考えら
れるが、この方法では、記憶部を書き換えている時間は
処理をできないという欠点と、システムのワークメモリ
の中には並べ替え情報を２種類記憶させて置かなければ
ならないという欠点が有る（第１の問題点）。

【０００５】＜課題２＞逆方向からの並べ戻し処理の必
要性：頁の裏面を印刷するとき、頁の下から上に向けて
作像することが良くあるので、逆方向からの並べ戻し処
理が必要となる。また、逆方向から並べ替え処理してデ
ータ圧縮処理してメモリに蓄積しておけば、作像の時に
そのまま伸長してエンジンにデータを転送することが可
能になるので処理速度が向上する（第２の問題点）。

【０００６】＜目的＞本発明は上記第１の問題点に鑑
み、並べ替え情報を記憶する記憶部を１つにして１種類
の並べ替えデータにより並べ替えと並べ戻しの両方を行
うことができる画像データ並び替え並び戻し装置及び画
像圧縮伸長装置を提供することを第１の目的とする。

【０００７】本発明は上記第２の問題点に鑑み、並べ替
え情報を記憶する記憶部を１つにして１種類の並べ替え
データにより正方向及び逆方向からの並べ替えと並べ戻
しの両方を行うことができる画像データ並び替え並び戻
し装置及び画像圧縮伸長装置を提供することを第２の目
的とする。

【０００８】

【課題を解決するための手段】第１の手段の画像データ
並び替え並び戻し装置は、上記第１の目的を達成するた
めに、アドレスが示す対象画素を並び替え先データ、並
び戻し先データが示す位置にそれぞれ並び替え、並び戻
す並び替え手段と、画素毎の並び替え先データが記憶さ
れた記憶手段と、並び替え時及び並び戻し時に前記記憶
手段から並び替え先データを先頭画素の分から画素毎に
順次読み出す手段と、並び替え時及び並び戻し時に先頭
画素からの並び替えアドレスを発生する手段と、並び替
え時に前記並び替えアドレスと並び替え先データをその
まま前記並び替え手段に印加し、並び戻し時に前記並び
替えアドレスを並び戻し先データとして、前記並び替え
先データを並び戻しアドレスとして前記並び替え手段に
印加する手段とを備えたものである。

【０００９】第２の手段の画像圧縮伸長装置は、上記第
１の目的を達成するために、請求項１記載の画像データ
並び替え並び戻し装置と、前記並び替え手段により並び
替えられた画像データを圧縮する圧縮手段と、前記圧縮
手段により圧縮されたデータを記憶するメモリと、前記
メモリから読み出された圧縮データを伸長する伸長手段
を備え、前記伸長手段により伸長された画像データを前
記並び替え手段により並び戻すことを特徴とする。

【００１０】第３の手段の画像データ並び替え並び戻し
装置は、上記第２の目的を達成するために、アドレスが
示す対象画素を並び替え先データ、並び戻し先データが
示す位置にそれぞれ並び替え、並び戻す並び替え手段
と、画素毎の並び替え先データが記憶された記憶手段
と、並び替え時及び並び戻し時に先頭画素からの並び替
えアドレスを発生する手段と、並び替え時に前記記憶手
段から並び替え先データを先頭画素から画素毎に順次読
み出して前記並び戻しアドレスととともに前記並び替え
手段に印加し、前記並び替え手段により並び替えられた
画像データが前記並び替え手段に入力画像データとは逆
の画素順で入力する場合、前記記憶手段から並び替え先
データを最後の画素から画素毎に順次読み出して、この
並び替え先データを入力画像データの画素順と対応する
ように変換して前記並び替えアドレスととともに前記並
び替え手段に印加する手段とを備えたものである。

【００１１】第４の手段の画像圧縮伸長装置は、上記第
２の目的を達成するために、請求項３記載の画像データ
並び替え並び戻し装置と、前記並び替え手段により並び
替えられた画像データを圧縮する圧縮手段と、前記圧縮
手段により圧縮されたデータを記憶するメモリと、前記
メモリから逆順で読み出された圧縮データを伸長する伸
長手段を備え、前記圧縮手段により圧縮されたデータを
伸長する伸長手段を備え、前記伸長手段により伸長され
た画像データを前記並び替え手段に入力して並び戻すこ
とを特徴とする。

【００１２】第５の手段は、請求項２または４記載の画
像圧縮伸長装置において入力画像データが、疑似中間調
処理された画像データであることを特徴とする。

【００１３】

【発明の実施の形態】＜第１の実施形態＞以下、図面を
参照して本発明の実施の形態について説明する。図１は
本発明に係る画像データ並び替え並び戻し装置の一実施
形態を示すブロック図、図２は図１の並べ替え部と制御
部を詳しく示すブロック図、図３は並べ替えアドレスと
並べ替え先データを示すタイミングチャート、図４は並
び替え並び戻し処理を示す説明図、図５は並べ替え先デ
ータの出力処理を示すフローチャート、図６は並べ替え
アドレスの出力処理を示すフローチャート、図７は並べ
替えアドレスと並べ替え先データの入れ替え処理を示す
フローチャートである。

【００１４】図１において、データ入力部１は不図示の
前段から入力する画像データ入力のインタフェースをと
り、次段のデータ並べ替え部２に画像データを転送す
る。並べ替え部２は制御部４の指示に従って画像データ
の並べ替え／並べ戻しを実行したり、並べ替え／並べ戻
しを行わないでデータ出力部３に転送する。データ出力
部３は不図示の後段との画像データ出力のインタフェー
スをとり、並べ替え／並べ戻し後の画像データを出力す
る。

【００１５】制御部４はデータ並べ替え／並べ戻しに関
する設定を保持し、設定指示を並べ替え部２に出す。制
御部４はまた、データ並べ替え情報記憶部（メモリ）５
から並べ替え先データ（並べ替え順データ）ＷＤを読み
出して並べ替え部２に転送する。ラインの管理も制御部
４で行う。メモリ５には、例えばディザパターンに応じ
て複数ライン分の並べ替え先データＷＤが記憶され、こ
れを順次読み出して繰り返し使用する。なお、メモリ５
には後述するように、並べ替え先データＷＤのみが記憶
され、並べ戻し先データは記憶されていない。

【００１６】次に図２を参照して並べ替え部２と制御部
４について詳しく説明する。並べ替え部２はデータ並べ
替え回路６とアドレス・データ入れ替え回路７を有す
る。並べ替え回路６は内部メモリの読み出し時（または
書き込み時）に、並べ替え／並べ戻し対象画素を示す読
み出しアドレス（または書き込みアドレス、以下、並べ
替え／並べ戻しアドレス）ＷＡＳと、その並べ替え／並
べ戻し先の位置を示す並べ替え先／並べ戻し先データＷ
ＤＳに基づいて画像データの並べ替え／並べ戻しを行
う。

【００１７】アドレス・データ入れ替え回路７は制御部
４からの並べ替えアドレスＷＡと並べ替え先データＷＤ
を並べ替えのためにそのままデータ並べ替え回路６に送
るか（ＷＡＳ＝ＷＡ，ＷＤＳ＝ＷＤ）、並べ戻しのため
に並べ替えアドレスＷＡと並べ替え先データＷＤを入れ
替えて（ＷＡＳ＝ＷＤ，ＷＤＳ＝ＷＡ）送るかを選択す
るセレクタを有する。アドレス・データ入れ替え回路７
には、制御部４からライトイネーブル信号（ＷＥ信号）
と、セレクト信号として並べ替え／並べ戻し（圧縮時／
伸長時）をきめるＤＥＣ信号が印加される。

【００１８】制御部４はメモリＩ／Ｆ部８と、メモリリ
ードアドレス発生回路９と、並べ替え情報アドレス発生
回路１０と制御回路１１を有する。メモリＩ／Ｆ部８は
メモリ５を制御してメモリ５からリードした並べ替え先
データＷＤをアドレス・データ入れ替え回路７に出力す
る。メモリリードアドレス発生回路９はメモリ５へのリ
ードアドレスを発生する回路であり、例えば１ラインの
並べ替えに必要な並べ替え先データＷＤを読み出すアド
レスを発生する。また、複数ライン分がメモリ５に記憶
してある場合には、ライン数に応じた読み出しアドレス
を発生する。

【００１９】並べ替え情報アドレス発生回路１０はアド
レスＷＡ＝０から１，２，３〜のようにインクリメンと
して並べ替え先データＷＤの数分だけアドレスＷＡを発
生し、例えば１ラインの並べ替えに必要な並べ替え情報
分のアドレスＷＡを発生する。１ラインの入力データ
は、並べ替え単位毎に区切られ、その中で並べ替えが行
われる。

【００２０】次に図３を参照してアドレスＷＡとデータ
ＷＤのタイミングについて説明する。並べ替え情報アド
レス発生回路１０は、メモリＩ／Ｆ部８からのデータＷ
Ｄの読み出しタイミングに合わせてアドレスＷＡを発生
する。また、並べ替え回路６がこのアドレスＷＡとデー
タＷＤを取り込めるように、制御回路１１からＷＥ信号
を図３に示すようなタイミングで発生する。

【００２１】次に図４を参照して並べ替えと並べ戻しに
ついて説明する。圧縮時の並べ替え（ＤＥＣ＝０）のと
きは、アドレスＷＡとデータＷＤの入れ替えは行わない
ので、アドレスＷＡＳにはアドレスＷＡの値を、また、
データＷＤＳにはデータＷＤの値をそのままいれる。図
４に示す例では、並べ替えの単位は８ビットであり、入
力画像データは８ビット毎に同様の並べ替えを受けて出
力される。並べ替えの方法については、８ビット単位で
みてＷＡＳ番地の入力画像データは、絶対番地でＷＤＳ
番地に移動させる。

【００２２】一例として、メモリ５の並べ替え先データ
ＷＤが ４，７，３，１，５，０，６，２ の場合、一番はじめの入力画像データｄ０について考え
ると、ＷＡＳ＝０番地の画像データはＷＤＳ＝４番地に
移動することを示し、並べ替え後の入力画像データｄ０
は図４に示すように左から５番目、絶対番地で４番地に
並べ替えられて出力画像データとして出力される。他の
画像データは図の通りである。入力画像データは８ビッ
ト毎に同様に並べ替えられて出力される。

【００２３】次に伸長時の並べ戻し（ＤＥＣ＝１）につ
いて説明する。ここで、従来技術によると、並べ戻しに
は並べ戻し専用のデータが必要となる。今、入力画像デ
ータｄ０について考えてみると、ＷＡＳ＝４番地の入力
画像データｄ０は絶対番地０番地へ移動しろという並べ
戻し先データが必要となる。８ビット全部でみると５，
３，７，２，０，４，６，１という並べ替えデータが必
要となる。

【００２４】そこで、本発明では、並べ戻しの時にはア
ドレスＷＡとデータＷＤを入れ替える。具体的に言う
と、並べ戻しアドレスＷＡＳには並べ替え先データＷＤ
の値を入れ、並べ戻し先データＷＤＳには並べ替えアド
レスＷＡの値を入れることにより、これを実現する。図
の説明をすると、データＷＤとアドレスＷＡを入れ替え
ることにより、左から順に最初のアドレス（ＷＡＳ＝４
番地）の画像データは絶対番地０番地へ移動する。

【００２５】同じく２番目のアドレス（７番地の画像デ
ータ）は１番地に移動し、３番目のアドレス（３番地の
画像データ）は２番地に移動し、……、最後のアドレス
（２番地の画像データ）は７番地に移動する。これを並
べ替え後の入力画像データ列に順次実行すれば、並べ戻
し後の出力画像データ列は、正確に元の位置に並べ戻さ
れる。このように、並べ戻し専用のデータを用意しなく
ても、並べ替え用のアドレスＷＡとデータＷＤを入れ替
えることにより並べ戻しも実現することができる。

【００２６】次に図５を参照して並べ替え先データＷＤ
の出力処理を説明する。図５は図２に示すメモリリード
アドレス発生回路９とメモリＩ／Ｆ８の処理を示し、ま
ず、メモリ５のライン先頭画素のリードアドレスをメモ
リ５に設定し（ステップＳ１）、次いでメモリ５からラ
イン先頭画素の並べ替え先データＷＤをリードする（ス
テップＳ２）。次いで１ラインに必要な並べ替え先デー
タＷＤをリードするまで、メモリ５のリードアドレスを
画素毎に１つづインクリメントして各画素の並べ替え先
データＷＤをリードし（ステップＳ３→Ｓ４→Ｓ２）、
１ラインに必要な並べ替え先データＷＤをリードすると
この処理を終了する（ステップＳ３→Ｓ５）。

【００２７】次に図６を参照して並べ替えアドレスＷＡ
の出力処理を説明する。図６は図２に示す並べ替えアド
レス発生回路１０の処理を示し、まず、並べ替えアドレ
スＷＡに「０」を設定し（ステップＳ１１）、次いでメ
モリ５からのリードデータＷＤに合わせて画素毎に並べ
替えアドレスＷＡを出力する（ステップＳ１１）。次い
で１ラインに必要な並べ替えアドレスＷＡを出力するま
で、並べ替えアドレスＷＡを画素毎に１つづインクリメ
ンとして各画素の並べ替えアドレスＷＡを出力し（ステ
ップＳ１３→Ｓ１４→Ｓ１２）、１ラインに必要な並べ
替えアドレスＷＡを出力するとこの処理を終了する（ス
テップＳ１３→Ｓ１５）。

【００２８】次に図７を参照して並べ替え／並べ戻し処
理を説明する。図７はアドレス・データ入れ替え回路７
の処理を示し、まず、ＤＥＣ信号に基づいて並べ戻しか
否かを判断する（ステップＳ２１）。そして、並べ戻し
でない場合（並べ替えの場合）には並べ替えアドレスＷ
ＡＳにアドレスＷＡを、また、並べ替え先データＷＤＳ
にメモリリードデータＷＤをそのままセットする（ステ
ップＳ２２）。他方、並べ戻しの場合）には並べ戻しア
ドレスＷＡＳにメモリリードデータＷＤを、また、並べ
戻し先データＷＤＳにアドレスＷＡをセットする（ステ
ップＳ２３）。次いで並べ替え／並べ戻しアドレスＷＡ
Ｓが示す画像データを並べ替え／並べ戻し先データＷＤ
Ｓの位置に移動し（ステップＳ２４）、１単位の並べ戻
し／並べ戻し処理を終了するとこの処理を終了する（ス
テップＳ２５→Ｓ２６）。

【００２９】＜第２の実施形態＞次に図８〜図１４を参
照して第２の実施形態について説明する。図８はデータ
並び替え部２ａと制御部４ａの構成を示し、図２に示し
たアドレス・データ入れ替え回路７の代わりにデータ変
換部７ａが設けられている。また、メモリリードアドレ
ス発生回路９ａは後述するように、逆方向処理時には逆
方向のメモリリードアドレスＷＤを発生する。並べ替え
／並べ戻しアドレスＷＡを含む他の構成は第１の実施形
態と同じであるので詳細な説明を省略する。

【００３０】データ変換部７ａは並び替え回路６に対す
る並び替え先／並び替え先データＷＤＤとして、以下に
示すようにメモリリードデータＷＤを正方向処理時には
そのまま、逆方向処理時には逆方向処理用の並べ戻しデ
ータＷＤＤに変換して出力する。

【００３１】正方向処理時： ＷＤＤ＝ＷＤ 逆方向処理時： ＷＤＤ＝（並べ替えマトリクスの主走査長−１）−ＷＤ 図９を参照してはデータ並べ替えについて説明する。図
９はある大きさ（この例では８×８画素のブロック）の
ディザ処理された画像データを並べ替える場合を簡単に
示している。まず、大前提として、画像データは８×８
画素のブロックの左上画素を基点としてディザ処理され
ている。つまり、画像の上から下へ向けて正方向でディ
ザ処理されている。データ並べ替えは、この正方向でデ
ィザ処理された画像データを対象に実施される（以下、
画像データと入力データはディザ処理されたデータを指
す）。

【００３２】正方向処理の場合、画像データは左上画素
から点線で示す矢印方向に向かって順次入力される。副
走査方向については上から下に向かう方向で入力され
る。入力された画像データは順次、データ並べ替えが行
われ、処理されたデータは次段の圧縮器（後述）へ渡さ
れてデータ圧縮される。逆方向処理の場合、画像データ
は右下画素から点線で示す矢印方向に向かって順次入力
される。副走査方向については下から上に向かう方向で
入力される。

【００３３】データ並べ替えを一番簡単な構成で表す
と、並べ替えマトリクスはディザマトリクスと同じ大き
さ（ここでは８×８画素）であり、ディザマトリクス単
位でデータ並べ替えを行う。ここで、並べ替えは並べ替
え情報（並べ替え先データＷＤ）に基づいて行われる。
入力データを１ライン処理するのに、並べ替えマトリク
スの１ライン分の並べ替え先データＷＤが必要となるの
で、並べ替え先データＷＤは入力データを１ライン処理
する中で繰り返し使用される。次のラインを処理する場
合には、次のライン用の並べ替えデータＷＤが必要とな
るが、ディザマトリクス＝並べ替えマトリクスであるの
で、並べ替え先データは副走査方向にも並べ替えマトリ
クスの単位で繰り返し利用される。

【００３４】逆方向処理の場合は、入力画像データが右
下から入力するので、メモリ５の並べ替え先データＷＤ
は並べ替えマトリクスの最終ラインから、かつ逆方向か
ら読み出す必要がある。ここで、並べ替え先データＷＤ
は、ディザマトリクスのスレッシュ値を基にして作られ
ているので、ディザ処理された入力データはこの並べ替
え先データＷＤによって並べ替えられると、白ドットは
白ドット同士、黒ドットは黒ドット同士が集まり、白・
黒それぞれのランレングスが長くなり、冗長度が増す。
そのため、ランレングス方式の符号器を次段で使用した
場合に圧縮率が高くなる。

【００３５】次に図１０を参照して並べ替え先データＷ
Ｄについて説明する。並べ替え先データＷＤは主走査方
向への移動先を示すデータであり、メモリ５には並べ替
えマトリクスの左上から右下に向かって（点線で示す矢
印の方向）順番に連続的なアドレスに格納されている。
正方向処理時は、並べ替え先データＷＤを左から右に１
ライン分順次読み出す。次のラインを処理するときに
は、その下の１ラインの並べ替え先データを読み出す
（すなわち上から下への順）。逆方向処理時は、並べ替
え先データＷＤを右から左に１ライン分順次読み出す。
次のラインを処理するときには、その上の１ラインの並
べ替えデータを読み出す（すなわち下から上への順）。

【００３６】図１１は並べ替えの簡単な例を示してい
る。今、並べ替えマトリクスの主走査長を８として、並
べ替え先データＷＤが順番に ６，０，４，２，７，１，５，３ と読み出されたとする。その時の入力画像データ列を 白、黒、白、黒、白、黒、白、黒 とすると、図１１に示すように並べ替えが行われる。す
なわち、入力画像データの０番地の白は６番地へ移動
し、１番地の黒は０番地へ移動し、・・・・、７番地の
黒は３番地へ移動する。並べ替え後の出力画像データ列
は、 黒、黒、黒、黒、白、白、白、白 となる。

【００３７】次に図１２を参照して並べ替えアドレスＷ
Ａと並べ替え先データＷＤについて説明する。並べ替え
情報アドレス発生回路１０はメモリＩ／Ｆ部８からの並
べ替え先データＷＤの読み出しタイミングに合わせて、
正方向処理時／逆方向処理時に関係なく並べ替えアドレ
スＷＡを「０」からインクリメントして発生する。ま
た、並べ替え回路６が並べ替えアドレスＷＡと並べ替え
先データＷＤを取り込めるように、制御回路１１がＷＥ
信号を図１２に示すタイミングで発生して並べ替え回路
６に出力する。

【００３８】今、正方向処理時の並べ替え先データＷＤ
を ４，７，３，１，５，０，６，２ とすると、逆方向処理時は、メモリリードアドレス発生
回路９が逆順にメモリリードアドレスを発生し、逆方向
処理時のメモリ５からのリードデータＷＤは、 ２，６，０，５，１，３，７，４ となる。また、逆方向処理時はメモリ５からのリードデ
ータＷＤを逆方向処理用の並べ替えデータに変換する必
要があるので、変換は次式で行われる。

【００３９】逆方向処理時の並べ戻し先データＷＤＤ＝
（並べ替えマトリクスの主走査長−１）−ＷＤ よって、並べ戻しデータＷＤＤは ５，１，７，２，６，４，０，３ と変換される。

【００４０】逆方向処理時に並べ替え先データＷＤの変
換が必要な理由：ここで、逆方向処理時、入力画像デー
タは右から左方向へ正方向とは逆方向に並べ替え処理さ
れ、出力画像データとして出力される。また、メモリ５
に記憶されている並べ替え先データＷＤは、何番地へ移
動させるというデータである。したがって、移動後の番
地が正方向の時には左から右に０から７となるが、逆方
向の時には右から左に０から７となる（出力画像データ
として早く出力される側が０番地となる）ため、逆方向
処理時に正方向時と同じ位置に入力画像データを移動す
るには、並べ替え先データＷＤの左右を逆にしなければ
ならない。その変換式が上記の式である。

【００４１】図１３を参照して説明すると、図１３
（ａ）に示すように正方向処理時には、入力画像データ
ｄ１は並べ替え先データＷＤ＝７なので７番地、すなわ
ち一番右に移動される。図１３（ｂ）に示すように逆方
向処理時には、入力画像データｄ１の並べ替え先データ
ＷＤ＝７であるが、７番地へ移動してしまうと一番左に
移動され、逆方向から処理した並べ戻し結果が正方向か
らの場合と異なる。よって、逆方向処理時は並べ替え先
データＷＤを並べ戻しデータＷＤＤに変換する必要があ
る。この場合ＷＤ＝７なのでＷＤＤ＝０となり、０番地
＝一番右下に移動され、正方向の時と同じ並べ替え結果
になる。

【００４２】図１３は正方向の並べ替えと逆方向の並べ
戻しを実際に行った図であり、図１３（ａ）に示す正方
向処理時の処理方向は左から右である。ここでは、並べ
替えの単位（並べ替えマトリクスの主走査）が８ビット
の場合を示す。並べ替え処理は、並べ替え先データＷＤ
が先頭から順に ４，７，３，１，５，０，６，２ なので、並べ替えマトリクス単位で、０番地の画像デー
タは４番地に移動し、１番地の画像データは７番地へ移
動し、・・・・、７番地の画像データは２番地へ移動す
る。

【００４３】今、０番地の入力画像データｄ０は４番
地、左から５番目に移動される。同じくｄ１は７番地へ
移動、・・・・、ｄ７は２番地へ移動される。並べ替え
後の出力画像データ列は ｄ５，ｄ３，ｄ７，ｄ２，ｄ０，ｄ４，ｄ６，ｄ１ の順となる。そして、入力画像データは１ライン分、こ
の並べ替えマトリクス単位で並べ替え処理を受けて出力
される。

【００４４】図１３（ｂ）に示す逆方向処理時の処理方
向は右から左である。並べ戻し先データＷＤＤは図１２
で説明したように、逆方向処理のため、逆方向から読み
出されてかつ左右の番地を逆にした形に変換されてい
る。よって、並べ戻し処理は、並べ戻し先データＷＤＤ
が先頭から順に ５，１，７，２，６，４，０，３ なので、並べ替えマトリクス単位で０番地の画像データ
は５番地に移動し、１番地の画像データは１番地へ移動
し、・・・、７番地の画像データは３番地へ移動する。

【００４５】今、０番地の入力画像データはｄ７なので
ｄ７は５番地、右から６番目に移動される。同じくｄ６
は１番地へ移動、・・ｄ０は３番地へ移動される。並べ
戻し後の出力画像データ列は ｄ１，ｄ６，ｄ４，ｄ０，ｄ２，ｄ７，ｄ３，ｄ５ の順となる。そして、入力画像データは１ライン分、こ
の並べ替えマトリクス単位で並べ戻し処理を受けて出力
される。並べ戻し後の結果を見てみると、正方向処理時
と逆方向処理時とで同じ並べ替え結果になり、入力画像
データが正しく並べ戻されているのがわかる。

【００４６】次に図１４を参照して並べ替え／並べ戻し
処理について説明する。まず、正方向処理の場合は、読
み出す並べ替え先データＷＤのライン先頭のアドレスを
制御回路１１からメモリリードアドレス発生回路９に設
定する（ステップＳ３１→Ｓ３２）。設定するとメモリ
Ｉ／Ｆ部８を通して、そのメモリリードアドレスがメモ
リ５に出力されるので、そのメモリリードアドレスに格
納された並べ替え先データＷＤがメモリ５から出力され
る（ステップＳ３４）。出力された並べ替え先データＷ
Ｄは、データ変換部７ａをスルーして並べ替え回路６に
ラッチされる。また、正方向の場合、メモリリードアド
レスを＋１インクリメントして出力し（ステップＳ３５
→Ｓ３６）、出力された並べ替え先データＷＤをさらに
ラッチする。

【００４７】１ライン分の並べ替え先データＷＤをリー
ド（ラッチ）したら、並べ替え先データＷＤのアップロ
ードは終了する。データＷＤをアップロードしている間
は、制御回路１１からＷＥ信号が、並べ替え情報アドレ
ス発生回路１０からはアドレスＷＡが図１２に示すタイ
ミングで出力されている。並べ替え先データＷＤのアッ
プロードが終了すると、入力データ１ライン分の並べ替
え処理を実行する（ステップＳ３９→Ｓ４０）。すなわ
ち、図１において、データ入力部１から入ってきた画像
データをデータ並べ替え部２で並べ替え先データＷＤを
基にして並べ替え、データ出力部３から次段に出力す
る。次ラインが無い場合は、処理を終了する（ステップ
Ｓ４１→Ｓ４２）。次ラインがある場合は、次に読み出
したい並べ替えデータのライン先頭のアドレスをメモリ
リードアドレス発生回路９に設定する（ステップＳ４１
→Ｓ３１）。以下同じである。

【００４８】逆方向処理時には、読み出したい並べ戻し
画像データのライン後端のアドレスをメモリリードアド
レス発生回路９に設定する（ステップＳ３１→Ｓ３
３）。また、並べ替え先データＷＤはデータ変換部７で
逆方向処理用の並べ戻し先データＷＤＤに変換して、並
べ替え回路６にラッチする（ステップＳ３５→Ｓ３
７）。さらに、逆方向処理時は、メモリリードアドレス
を１デクリメントして（−１する）次の並べ替え先デー
タＷＤをリードする（ステップＳ３８→Ｓ３９）。それ
以外は正方向処理時と同じである。

【００４９】＜圧縮伸長装置、記録装置＞図１５は第
１、第２の実施形態のデータ並べ替えブロック２０を備
えた圧縮伸長器と、プリンタやコピー機などの記録装置
を示す。システムバス２３からデータ並べ替えブロック
２０に入力した画像データは、並べ替え情報記憶部（メ
モリ）５の並べ替え先データＷＤに基づいて並べ替えら
れる。この並べ替え後のデータは圧縮器２１により圧縮
され、圧縮データはシステムバス２３を介して不図示の
画像データメモリに格納される。画像データメモリから
は第１の実施形態では正方向に、第２の実施形態では逆
正方向に読み出される。この読み出された圧縮データは
システムバス２３を介して伸長器２２により伸長され、
この画像データはデータ並べ替えブロック２０によりメ
モリ５の並べ替え先データＷＤに基づいて並べ戻されて
システムバス２３を介して例えばプリンタやコピー機な
どに出力される。

【００５０】

【発明の効果】以上説明したように請求項１、２記載の
発明によれば、並べ替え情報を記憶する記憶部を１つに
して１種類の並べ替えデータにより並べ替えと並べ戻し
の両方を行うことができる。

【００５１】また、請求項３、４記載の発明によれば、
並べ替え情報を記憶する記憶部を１つにして１種類の並
べ替えデータにより正方向及び逆方向からの並べ替えと
並べ戻しの両方を行うことができる。

【００５２】また、請求項５記載の発明によれば、画像
データの冗長度を下げて圧縮することができる。

【図面の簡単な説明】

【図１】本発明に係る画像データ並び替え並び戻し装置
の一実施形態を示すブロック図である。

【図２】図１の並べ替え部と制御部を詳しく示すブロッ
ク図である。

【図３】並べ替えアドレスと並べ替え先データを示すタ
イミングチャートである。

【図４】並び替え並び戻し処理を示す説明図である。

【図５】並べ替え先データの出力処理を示すフローチャ
ートである。

【図６】並べ替えアドレスの出力処理を示すフローチャ
ートである。

【図７】並べ替えアドレスと並べ替え先データの入れ替
え処理を示すフローチャートである。

【図８】第２の実施形態のデータ並べ替え部と制御部を
詳しく示すブロック図である。

【図９】ディザマトリクスと並べ替えマトリクスを示す
説明図である。

【図１０】並び替え並び戻し処理の方向を示す説明図で
ある。

【図１１】並び替え処理を簡単に示す説明図である。

【図１２】並べ替えアドレスと並べ替え先／並べ戻し先
データを示すタイミングチャートである。

【図１３】正方向処理と逆方向処理を示す説明図であ
る。

【図１４】正方向処理と逆方向処理を示すフローチャー
トである。

【図１５】画像圧縮伸長装置及び画像記録装置を示すブ
ロック図である。

【符号の説明】

５ データ並べ替え情報記憶部 ６ データ並べ替え回路 ７ アドレス・データ入れ替え回路 ７ａ データ変換回路 ９，９ａ メモリリードアドレス発生回路 １０ 並べ替えアドレス発生回路 １１，１１ａ 制御回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B047 CB25 EA02 EB13 5C052 AA17 AB04 CC11 GA01 GB01 GC05 GD01 GE04 GF02 GF03 GF05 5C059 KK08 LA00 ME05 PP02 UA02 UA05 UA36 UA38 5C078 AA05 BA22 CA01 DA01 DA02 DB04 DB16 5J064 AA02 BA08 BA15 BB13 BC01 BC02 BC24 BD01

Claims (5)

【特許請求の範囲】
1. 【請求項１】 アドレスが示す対象画素を並び替え先デ
   ータ、並び戻し先データが示す位置にそれぞれ並び替
   え、並び戻す並び替え手段と、 画素毎の並び替え先データが記憶された記憶手段と、 並び替え時及び並び戻し時に前記記憶手段から並び替え
   先データを先頭画素の分から画素毎に順次読み出す手段
   と、 並び替え時及び並び戻し時に先頭画素からの並び替えア
   ドレスを発生する手段と、 並び替え時に前記並び替えアドレスと並び替え先データ
   をそのまま前記並び替え手段に印加し、並び戻し時に前
   記並び替えアドレスを並び戻し先データとして、前記並
   び替え先データを並び戻しアドレスとして前記並び替え
   手段に印加する手段と、を備えた画像データ並び替え並
   び戻し装置。
2. 【請求項２】 請求項１記載の画像データ並び替え並び
   戻し装置と、 前記並び替え手段により並び替えられた画像データを圧
   縮する圧縮手段と、 前記圧縮手段により圧縮されたデータを記憶するメモリ
   と、 前記メモリから読み出された圧縮データを伸長する伸長
   手段を備え、 前記伸長手段により伸長された画像データを前記並び替
   え手段により並び戻すことを特徴とする画像圧縮伸長装
   置。
3. 【請求項３】 アドレスが示す対象画素を並び替え先デ
   ータ、並び戻し先データが示す位置にそれぞれ並び替
   え、並び戻す並び替え手段と、 画素毎の並び替え先データが記憶された記憶手段と、 並び替え時及び並び戻し時に先頭画素からの並び替えア
   ドレスを発生する手段と、 並び替え時に前記記憶手段から並び替え先データを先頭
   画素から画素毎に順次読み出して前記並び戻しアドレス
   ととともに前記並び替え手段に印加し、前記並び替え手
   段により並び替えられた画像データが前記並び替え手段
   に入力画像データとは逆の画素順で入力する場合、前記
   記憶手段から並び替え先データを最後の画素から画素毎
   に順次読み出して、この並び替え先データを入力画像デ
   ータの画素順と対応するように変換して前記並び替えア
   ドレスととともに前記並び替え手段に印加する手段と、
   を備えた画像データ並び替え並び戻し装置。
4. 【請求項４】 請求項３記載の画像データ並び替え並び
   戻し装置と、 前記並び替え手段により並び替えられた画像データを圧
   縮する圧縮手段と、 前記圧縮手段により圧縮されたデータを記憶するメモリ
   と、 前記メモリから逆順で読み出された圧縮データを伸長す
   る伸長手段を備え、 前記圧縮手段により圧縮されたデータを伸長する伸長手
   段を備え、 前記伸長手段により伸長された画像データを前記並び替
   え手段に入力して並び戻すことを特徴とする画像圧縮伸
   長装置。
5. 【請求項５】 入力画像データは、疑似中間調処理され
   た画像データであることを特徴とする請求項２または４
   記載の画像圧縮伸長装置。