JP2002118431A - Δς変調回路の発振検知方法及び発振抑制方法 - Google Patents

Δς変調回路の発振検知方法及び発振抑制方法

Info

Publication number
JP2002118431A
JP2002118431A JP2001227125A JP2001227125A JP2002118431A JP 2002118431 A JP2002118431 A JP 2002118431A JP 2001227125 A JP2001227125 A JP 2001227125A JP 2001227125 A JP2001227125 A JP 2001227125A JP 2002118431 A JP2002118431 A JP 2002118431A
Authority
JP
Japan
Prior art keywords
oscillation
modulation circuit
circuit
signal
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001227125A
Other languages
English (en)
Other versions
JP3473766B2 (ja
Inventor
Kiyoshi Masuda
清 増田
Toru Hayase
徹 早瀬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2001227125A priority Critical patent/JP3473766B2/ja
Publication of JP2002118431A publication Critical patent/JP2002118431A/ja
Application granted granted Critical
Publication of JP3473766B2 publication Critical patent/JP3473766B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Abstract

(57)【要約】 【課題】 ΔΣ変調によって得られた1ビット信号に応
答して、定電圧スイッチ29内の半導体電力増幅素子が
飽和域で動作し、電源からの高電圧をスイッチングし、
LPF30で平滑化することによって、音声信号を高効
率で増幅するようにしたスイッチング増幅器21におい
て、ΔΣ変調回路の発振を検知し、前記半導体電力増幅
素子の素子破壊を防止する。 【解決手段】 パルスカウント回路36は、前記1ビッ
ト信号がハイレベルまたはローレベルで連続する期間
を、前記1ビット信号のタイミングを規定するクロック
発生回路28からのクロック信号のパルス数をカウント
することで計測し、所定閾値以上となると、電源遮断回
路37を作動させ、前記定電圧スイッチ29への電源ラ
インを遮断する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ΔΣ変調回路の発
振検知方法及び発振抑制方法に関する。
【0002】
【従来の技術】前記ΔΣ変調によって得られる1ビット
信号は、後述する積分器や加算器の係数を適宜選択する
ことによって、有効周波数帯域を広くしたり、またはダ
イナミックレンジを広くしたりするなどの、音源等に合
わせた周波数特性を設定できるという優れた特徴を有し
ている。このため、CD(コンパクトディスク)やDV
D(デジタルビデオディスク)の新しい規格では、この
1ビット信号が採用され、本年から製品化が始まろうと
している。
【0003】一方、前記ΔΣ変調によって得られる1ビ
ット信号は、上述のような音響信号の記録や、機器間の
伝送にあたって使用されるだけでなく、前記1ビット信
号をそのまま半導体電力増幅素子に入力し、得られた大
電圧のスイッチングパルスにローパスフィルタを通過さ
せるだけで、電力増幅された復調アナログ音響信号を得
ることもできる。しかも、前記半導体電力増幅素子は、
従来の増幅器のように、その線形域(不飽和域)が使用
されるのではなく、非線形域(飽和域)で使用されるの
で、このようなΔΣ変調を用いるスイッチング増幅器
は、極めて高効率に電力増幅を行うことができるという
利点を有しており、製品化が目前に迫っている。
【0004】図10は、典型的な従来技術のΔΣ変調を
用いるスイッチング増幅器1の電気的構成を示すブロッ
ク図である。アナログ信号源2からのアナログの入力音
声信号は、該スイッチング増幅器1の入力回路3を介し
てΔΣ変調回路4に入力され、このΔΣ変調回路4によ
って、1ビットデジタル信号に変換される。
【0005】前記ΔΣ変調回路3は、積分器・加算器群
5と、前記積分器・加算器群5の前記加算器からの出力
をクロック発生回路6からのクロック信号に応答して1
ビット信号に量子化する量子化器7と、量子化器7から
の前記1ビット信号を1標本化クロックだけ遅延する遅
延器8と、遅延器8からの1ビット信号をデジタル/ア
ナログ変換するデジタル/アナログ変換器9と、前記ア
ナログ信号源2からの入力音声信号から前記デジタル/
アナログ変換器9からフィードバックされる音声信号を
減算する加算器10とを備えて構成されている。これに
よって、量子化器7からの1ビット信号が入力アナログ
音声信号に対応したものとなるように、フィードバック
制御が実現されている。
【0006】前記量子化器7からの1ビット信号は、定
電圧スイッチ11に与えられ、作成された前記1ビット
信号に対応した所定の定電圧のパルス信号は、ローパス
フィルタ12でアナログ音声信号に復調された後出力さ
れ、スピーカ13によって音響化される。
【0007】このように構成されるスイッチング増幅器
1は、前述のように、定電圧スイッチ11に使用される
前記半導体電力増幅素子を非線形域で使用しており、極
めて高効率に電力増幅を行うことができる。
【0008】
【発明が解決しようとする課題】前記積分器・加算器群
5は、たとえば図11で示すように、入力された前記音
声信号を順次積分してゆく縦属接続された7次の積分器
m1〜m7と、各積分器からの出力を相互に加算する加
算器kと、積分器m2〜m7の入力側にそれぞれ介在さ
れる係数器a2〜a7と、部分負帰還ループを形成する
係数器a11,a12,a13および加算器k1,k
2,k3とを備えて構成される。この図11で示すΔΣ
変調回路は、山崎他著の「音響システムとデジタル処
理」(電子通信学会編)に記載されているものである。
【0009】ΔΣ変調のアルゴリズムがこの図11で示
されているように構成される場合、各係数器a2〜a
7;a11〜a13の係数を、たとえばこの図11で示
すように選ぶと、負帰還信号を±1VP-P とした場合、
入力音声信号が±0.59VP-P が発振限界値、すなわ
ちΔΣ変調ループが発振しない許容最大入力振幅とな
る。図12(a)に、前記発振限界値の入力音声信号の
一例を表し、図12(b)に、それによって得られた1
ビット信号を表す。
【0010】したがって、前記スイッチング増幅器1で
発振が発生してしまうと、前記半導体電力増幅素子およ
びスピーカ13には直流が流れ、過電流状態となり、素
子破壊を起こしてしまうという問題がある。
【0011】本発明の目的は、半導体電力増幅素子の素
子破壊を防止することができるΔΣ変調回路を提供する
ことである。
【0012】
【課題を解決するための手段】本発明のΔΣ変調回路の
発振検知方法は、ΔΣ変調回路から出力される変調信号
がハイレベルまたはローレベルで連続している期間をカ
ウントし、そのカウント値が予め定める閾値以上である
とき、または予め定める時間当たりの前記カウント値が
予め定める閾値以上であるときの少なくともいずれか一
方の条件を満足するとき、ΔΣ変調回路に対する入力信
号が発振限界値を超えた過大レベルであると判断するこ
とを特徴とする。
【0013】したがって、上記の方法によれば、前記変
調信号が、たとえば2値ΔΣ変調信号である場合には
「1」のハイレベルのパルスまたは「0」のローレベル
のパルス、また3値ΔΣ変調信号の場合には「+1」の
ハイレベルまたは「−1」のローレベルのパルスが、パ
ルスカウント手段によってカウントされて、前記予め定
める閾値以上連続するとき、または予め定める時間当り
のパルス数が予め定める閾値以上であるときには、ΔΣ
変調回路に対する入力信号が前記発振限界値を超えた過
大レベルであると判断することができる。
【0014】また、本発明のΔΣ変調回路の発振抑制方
法は、ΔΣ変調回路の発振検知を行い、その結果、当該
ΔΣ変調回路に対する入力信号が発振限界値を超えた過
大レベルであると判断されたとき、前記入力信号を0信
号に差し替え、または入力信号を減衰させることを特徴
とする。
【0015】したがって、上記の方法によれば、ΔΣ変
調回路に対する入力信号が発振限界値を超えた過大レベ
ルであると判断したとき、これに応答して、入力信号を
0信号に差換えるか、または減衰して発振限界値以下に
抑制し、ΔΣ変調回路へ入力することにより、前記発振
限界値を超える入力信号に対して、実際のΔΣ変調回路
への入力を前記発振限界値以下に抑制することができ
る。
【0016】さらに、請求項3の発明に係るΔΣ変調回
路の発振抑制方法は、ΔΣ変調回路の発振検知を行い、
その結果、当該ΔΣ変調回路に対する入力信号が発振限
界値を超えた過大レベルであると判断されたとき、該Δ
Σ変調回路における量子化結果の入力側へのフィードバ
ックループのゲインを増大させることを特徴とする。
【0017】したがって、上記の方法によれば、ΔΣ変
調回路に対する入力信号が発振限界値を超えた過大レベ
ルであると判断したとき、これに応答して、フィードバ
ックループのゲインを増大することにより、入力信号か
ら減算される該フィードバック信号が入力信号よりも大
きくなり、前記発振限界値を超える入力信号に対して、
実際のΔΣ変調回路への入力を前記発振限界値以下に抑
制することができる。
【0018】
【発明の実施の形態】本発明の実施の一形態について、
図1〜図6に基づいて説明すれば以下のとおりである。
【0019】図1は、本発明の実施の一形態のスイッチ
ング増幅器21の電気的構成を示すブロック図である。
アナログ信号源22からのアナログの入力音声信号は、
該スイッチング増幅器21のΔΣ変調回路23に入力さ
れると、入力回路24を介して加算器25に与えられ
る。加算器25において、後述のフィードバック信号が
減算された前記入力音声信号は、積分器・加算器群26
に入力される。積分器・加算器群26は、大略的に、た
とえば後述するような、7次の積分器と、各積分器から
の出力を相互に加算する加算器となどを備えて構成さ
れ、該積分器・加算器群26からの出力は、量子化器2
7に入力される。
【0020】前記量子化器27は、クロック発生回路2
8からのクロック信号に応答して、前記積分器・加算器
群26からの出力を予め定められる量子化基準値でレベ
ル弁別し、1ビットのスイッチング信号を作成する。前
記スイッチング信号は、定電圧スイッチ29に入力さ
れ、作成された前記1ビットのスイッチング信号に対応
した所定の定電圧のパルス信号は、ローパスフィルタ3
0でアナログ音声信号に復調された後出力され、スピー
カ31によって音響化される。
【0021】前記定電圧スイッチ29からのスイッチン
グパルスはまた、アッテネータ32で減衰された後、前
記加算器25にフィードバックされ、入力音声信号から
減算される。これによって、定電圧スイッチ29からの
スイッチングパルスが入力アナログ音声信号に対応した
ものとなるように、フィードバック制御が実現されてい
る。
【0022】前記積分器・加算器群26に関連して、係
数設定回路33が設けられている。この係数設定回路3
3は、プリセット係数器34とスイッチ35とを備えて
構成されており、プリセット係数器34内には、積分器
・加算器群26内の積分器および加算器の各係数の組合
わせが、参照符a,b,cで示されるように、予めスト
アされている。各係数群a,b,cは、前記入力音声信
号の種類や、ΔΣ変調特性などに対応して、スイッチ3
5を切換えることによって、選択的に積分器・加算器群
26内の対応する積分器および加算器にそれぞれ設定さ
れる。この係数設定回路33内のスイッチ35のスイッ
チング状態は、パルスカウント回路36に与えられる。
【0023】前記パルスカウント回路36にはまた、前
記クロック発生回路28からのクロック信号が与えられ
るとともに、量子化器27からのスイッチングパルスが
与えられる。このパルスカウント回路36は、量子化器
27からのスイッチングパルスが、ハイレベルまたはロ
ーレベルで連続している期間を、前記クロック信号に応
答してカウントし、そのカウント値が予め定める閾値N
1以上であるか、または予め定める時間当りの前記ハイ
レベルまたはローレベルであるカウント値が予め定める
閾値N2以上である場合には、電源遮断回路37へ電源
遮断信号を出力する。電源遮断回路37は、電源と定電
圧スイッチ29との間に直列に介在されている。定電圧
スイッチ29は、後述する図4で示すように構成されて
おり、この場合には、電源は高電位+E0 と低電位−E
0 との定電位出力を導出している。
【0024】前記閾値N1,N2は、積分器・加算器群
26が、たとえば前記図11で示すアルゴリズムで構成
され、また係数設定回路33によって設定された係数
も、この図11で示すように選ばれるとき、N1=12
パルスであり、N2=80%程度に選ばれる。これらの
閾値N1,N2は、係数設定回路33のスイッチ35の
スイッチング状態に対応して変化される。
【0025】図2は、パルスカウント回路36の具体的
な一構成例を示すブロック図である。図2(a)は、量
子化器27の出力がn回、同一値で連続して出力された
ときにハイレベルの出力を導出するパルスカウント回路
36aの一構成例であり、図2(b)は、n>m(n,
mは正の整数)とするとき、2n 回のクロックをカウン
トする間に、ハイレベルまたはローレベルである区間が
2m +α(<2n )回以上カウントされたときにハイレ
ベルの出力を導出するパルスカウント回路36bの一構
成例である。
【0026】すなわち、パルスカウント回路36aで
は、シフトレジスタ41が入力SL1がハイレベルであ
ると、クロック信号に応答して、順次、出力Q0 ,Q1
,…,Qn に出力してゆき、総ての出力Q0 〜Qn が
ハイレベル、または総ての出力Q0 〜Qn がローレベル
となると排他的論理和ゲートG1がローレベルを出力
し、インバータB1で反転されてハイレベル出力とな
る。
【0027】また、前記パルスカウント回路36bで
は、カウンタ42が2n 回のクロックをカウントする間
に、カウンタ43がカウントするハイレベルであるパル
ス数、またはカウンタ44がカウントするローレベルで
あるパルス数が、2m +αとなると、ハイレベルが出力
される。
【0028】図3は、前記定電圧スイッチ29の一構成
例を示す電気回路図である。この定電圧スイッチ29で
は、前記高電位+E0 の電源と前記低電位−E0 の電源
との間に、半導体スイッチング素子Q11,Q12の直
列回路と、半導体スイッチング素子Q13,Q14の直
列回路とが相互に並列に配置されて構成されており、半
導体スイッチング素子Q11,Q12間の接続点が一方
の出力端子P21となり、半導体スイッチング素子Q1
3,Q14間の接続点が他方の出力端子P22となる。
【0029】半導体スイッチング素子Q11の制御入力
端子P11には、後述する1ビット信号Vo1が与えら
れ、半導体スイッチング素子Q13の制御入力端子P1
3には、もう1つの1ビット信号Vo2が入力される。
また、半導体スイッチング素子Q12の制御入力端子P
12には、前記1ビット信号Vo1の反転信号が与えら
れ、半導体スイッチング素子Q14の制御入力端子P1
4には、前記1ビット信号Vo2の反転信号が入力され
る。
【0030】この定電圧スイッチ29の動作波形を図4
で示す。図4から明らかなように、出力端子P21,P
22間には、+2E0 または−2E0 の電圧が印加され
るだけでなく、両出力端子P21,P22間が短絡状態
となる0電圧の印加タイミングを有しているので、小信
号時には0電圧を印加する期間が長くなり、電力効率の
向上を図ることができる。
【0031】図5は、電源遮断回路37の具体的な一構
成例を示すブロック図である。電源遮断回路37は、リ
レー駆動回路51と、2つのリレー52,53とを備え
て構成されている。リレー52のリレースイッチ52a
は前記高電位+E0 の電源と定電圧スイッチ29との間
の電源ラインに直列に介在され、リレー53のリレース
イッチ53aは前記低電位−E0 の電源と定電圧スイッ
チ29との間の電源ラインに直列に介在される。
【0032】リレーコイル52b,53bは、前記パル
スカウント回路36の出力に応答して、リレー駆動回路
51によって励磁/消磁が制御され、前記量子化器27
からのスイッチングパルスがハイレベルまたはローレベ
ルで連続している期間のカウント値が前記閾値N1,N
2以上である場合には、前記リレースイッチ52a,5
3aは遮断される。
【0033】図6は、ΔΣ変調回路23の具体的な一構
成例を示す電気回路図である。この図6において、図1
に対応する部分には同一の参照符号を付して示してい
る。このΔΣ変調回路23では、量子化器27は前記2
つの1ビット信号Vo1,Vo2を出力し、またその1
ビット信号Vo1,Vo2に応答した定電圧スイッチ2
9からの出力をフィードバックするために、アッテネー
タ32内には2つの可変抵抗器VR1,VR2が設けら
れるとともに、それらの可変抵抗器VR1,VR2を介
するフィードバック信号に対応して、積分器・加算器群
26内の第1段目の積分器は、アンプA11を備える積
分器M11と、アンプA12を備える積分器M12との
2つ設けられている。これに対応して、入力回路24側
では、結合コンデンサCを介して入力される音声信号V
iを反転増幅するアンプA01と、さらにそれをゲイン
1で反転増幅して正転出力とするアンプA02とが設け
られている。
【0034】前記アンプA11側では、入力回路24の
アンプA01からの出力が入力抵抗R111を介して与
えられ、アンプA12側では、アンプA02からの出力
が入力抵抗R121を介して与えられる。また、アッテ
ネータ32からのフィードバック信号は、入力抵抗R1
12,R122をそれぞれ介して、前記アンプA11,
A12にそれぞれ入力される。したがって、アンプA1
1,A12の入力側では、入力回路24からの出力とフ
ィードバック信号とが相互に加算されることになり、前
記加算器25にも対応する。積分器M11,M12から
の出力は、アンプA13によって相互に加算される。
【0035】アンプA13からの出力は、入力抵抗R2
1を介して、アンプA2を備える第2段目の積分器M2
に入力される。積分器M2からの出力は、入力抵抗R3
1を介して、アンプA3を備える第3段目の積分器M3
に入力される。積分器M2,M3間には、抵抗R23
1,R232,R233およびアンプA23から成り、
ΔΣ変調における零点制御のための部分負帰還ループが
形成されている。
【0036】積分器M3からの出力は、入力抵抗R41
を介して、アンプA4を備える第4段目の積分器M4に
入力され、その出力は、入力抵抗R51を介して、アン
プA5を備える第5段目の積分器M5に入力される。積
分器A4,A5間にも、抵抗R451,R452,R4
53およびアンプA45から成り、前記零点制御のため
の部分負帰還ループが形成されている。
【0037】前記積分器M5からの出力は、入力抵抗R
61を介して、アンプA6を備える第6段目の積分器M
6に入力され、その出力が、入力抵抗R71を介して、
アンプA7を備える第7段目の積分器M7に入力され
る。積分器M6,M7間にも、抵抗R671,R67
2,R673およびアンプA67から成る零点制御のた
めの部分負帰還ループが形成されている。
【0038】各積分器M1(M11とM12とを総称し
て表す),M2,M3,M4,M5,M6,M7からの
出力は、それぞれ抵抗R10,R20,R30,R4
0,R50,R60,R70を介して、係数処理されて
相互に加算されることになる。その加算器には、アンプ
A81から成る負側の加算器と、アンプA82から成る
正側の加算器と、それらの出力を相互に加算するアンプ
A83から成る加算器とを備えて構成されている。この
図6で示す例では、奇数次の積分器M1,M3,5,M
7からの出力はアンプA81によって加算され、偶数次
の積分器M2,M4,M6からの出力はアンプA82に
よって加算される。アンプA83からの出力が、量子化
器27に入力される。
【0039】前記量子化器27は、2つのヒステリシス
コンパレータQ1,Q2と、それらの量子化基準値を作
成する抵抗R1,R2,R3とを備えて構成されてい
る。前記抵抗R1,R2,R3の直列回路は、高電位+
5V側の電源と、低電位−5V側の電源との間に介在さ
れている。
【0040】上述のように構成されるスイッチング増幅
器21において、音源の種類などに対応して、ノイズレ
ベルの低減や発振限界値の拡大などを目的として、積分
器・加算器群26における、たとえば入力抵抗R21,
R31,R41,R51,R61,R71や、抵抗R1
0,R20,R30,R40,R50,R60,R70
などの抵抗値である係数値を係数設定回路33によって
切換えると、切換えられた係数群a,bまたはcを表す
スイッチ35のスイッチング状態はパルスカウント回路
36に与えられ、前記閾値N1,N2が決定される。
【0041】パルスカウント回路36は、前記量子化器
27からの1ビット信号Vo1,Vo2がハイレベルで
連続している期間を、前記クロック信号に応答してカウ
ントする。図5で示すΔΣ変調出力において、前記1ビ
ット信号Vo1のハイレベルは「+1」に対応し、1ビ
ット信号Vo2のハイレベルは「−1」に対応し、1ビ
ット信号Vo1,Vo2のローレベルは「0」に対応す
る。
【0042】パルスカウント回路36は、そのカウント
値が前記閾値N1またはN2以上となると、電源遮断回
路37を制御して、定電圧スイッチ29への電源ライン
を遮断する。したがって、前記係数値に応じて発振限界
値が変化しても、その発振限界値を超えると、定電圧ス
イッチ29への電源ラインが遮断され、前記半導体スイ
ッチング素子Q11〜Q14を過電流による素子破壊か
ら確実に保護することができる。
【0043】本発明の実施の他の形態について、図7お
よび図8に基づいて説明すれば以下のとおりである。
【0044】図7は、本発明の実施の他の形態のスイッ
チング増幅器61の電気的構成を示すブロック図であ
る。このスイッチング増幅器61は、前述のスイッチン
グ増幅器21に類似し、対応する部分には同一の参照符
号を付してその説明を省略する。注目すべきは、このス
イッチング増幅器61では、入力回路24に関連して、
0信号発生回路62が設けられていることである。
【0045】図8は、前記0信号発生回路62を含む入
力回路24の具体的な一構成例を示すブロック図であ
る。0信号発生回路62は、この図8で示すアナログス
イッチなどで実現され、前記パルスカウント回路36の
カウント値が前記閾値N1またはN2以上となると、入
力音声信号を0信号に差換える。具体的には、ミュート
スイッチが、前記入力回路24において、アンプA01
の入力を接地する。
【0046】したがって、前記入力音声信号が発振限界
値を超えると、積分器・加算器群26への入力は強制的
に0レベルとされ、発振を抑え、前記半導体スイッチン
グ素子Q11〜Q14を過電流による素子破壊から確実
に保護することができる。
【0047】なお、図8において、前記アナログスイッ
チの接地されている端子に、前記音声信号Viを抵抗を
介して入力することによって、パルスカウント回路36
のカウント値が前記閾値N1またはN2以上となったと
き、積分器・加算器群26への入力を、0レベルとする
のではなく、所定レベルだけ減衰することができる。
【0048】本発明の実施のさらに他の形態について、
図9に基づいて説明すれば以下のとおりである。
【0049】図9は、本発明の実施のさらに他の形態の
スイッチング増幅器71の電気的構成を示すブロック図
である。このスイッチング増幅器71は、前述のスイッ
チング増幅器21,61に類似し、対応する部分には同
一の参照符号を付してその説明を省略する。注目すべき
は、このスイッチング増幅器71では、アッテネータ3
2に関連して、ゲイン変更回路72が設けられているこ
とである。ゲイン変更回路72は、前記パルスカウント
回路36のカウント値が前記閾値N1またはN2以上と
なると、前記アッテネータ32内の可変抵抗器VR1,
VR2の抵抗値を変化し、該アッテネータ32による減
衰率を小さくして、フィードバックループのゲインを増
大させる。したがって、音声信号Viから減算される該
フィードバック信号が音声信号Viよりも大きくなり、
前記発振限界値を超える音声信号Viに対して、実際の
積分器・加算器群26への入力を前記発振限界値以下に
抑制し、発振を抑え、前記半導体スイッチング素子Q1
1〜Q14を過電流による素子破壊から確実に保護する
ことができる。
【0050】
【発明の効果】以上のように、本発明のΔΣ変調回路の
発振検知方法によれば、ΔΣ変調回路から出力される変
調信号がハイレベルまたはローレベルで連続している期
間をカウントし、そのカウント値が予め定める閾値以上
であるとき、または予め定める時間当たりの前記カウン
ト値が予め定める閾値以上であるときの少なくともいず
れか一方の条件を満足するとき、ΔΣ変調回路に対する
入力信号が発振限界値を超えた過大レベルであると判断
することにより、前記変調信号が、たとえば2値ΔΣ変
調信号である場合であっても、また3値ΔΣ変調信号の
場合であっても、ΔΣ変調回路に対する入力信号が前記
発振限界値を超えた過大レベルであることを的確に判断
することができる。
【0051】また、本発明のΔΣ変調回路の発振抑制方
法によれば、ΔΣ変調回路の発振検知を行い、その結
果、当該ΔΣ変調回路に対する入力信号が発振限界値を
超えた過大レベルであると判断されたとき、前記入力信
号を0信号に差し替え、または入力信号を減衰させるこ
とにより、前記発振限界値を超える入力信号に対して、
実際のΔΣ変調回路への入力を前記発振限界値以下に抑
制することができるため、例えば、当該ΔΣ変調回路を
用いたスイッチング増幅器において、当該スイッチング
増幅器を構成する半導体電力増幅素子の破壊を未然に防
止することができる。
【0052】さらに、本発明のΔΣ変調回路の発振抑制
方法によれば、ΔΣ変調回路の発振検知を行い、その結
果、当該ΔΣ変調回路に対する入力信号が発振限界値を
超えた過大レベルであると判断されたとき、該ΔΣ変調
回路における量子化結果の入力側へのフィードバックル
ープのゲインを増大させることにより、入力信号から減
算される該フィードバック信号が入力信号よりも大きく
なり、前記発振限界値を超える入力信号に対して、実際
のΔΣ変調回路への入力を前記発振限界値以下に抑制す
ることができるため、例えば、当該ΔΣ変調回路を用い
たスイッチング増幅器において、当該スイッチング増幅
器を構成する半導体電力増幅素子の破壊を未然に防止す
ることができる。
【図面の簡単な説明】
【図1】本発明の実施の一形態のスイッチング増幅器の
電気的構成を示すブロック図である。
【図2】図1で示すスイッチング増幅器におけるパルス
カウント回路の一構成例を示すブロック図である。
【図3】図1で示すスイッチング増幅器におる定電圧ス
イッチの一構成例を示す電気回路図である。
【図4】図3で示す定電圧スイッチの動作を説明するた
めの波形図である。
【図5】図1で示すスイッチング増幅器における電源遮
断定回路の一構成例を示すブロック図である。
【図6】図1で示すΔΣ変調回路の具体的な一構成例を
示す電気回路図である。
【図7】本発明の実施の他の形態のスイッチング増幅器
の電気的構成を示すブロック図である。
【図8】図7で示すスイッチング増幅器における0信号
発生回路の一構成例を含む入力回路の電器回路図であ
る。
【図9】本発明の実施のさらに他の形態のスイッチング
増幅器の電気的構成を示すブロック図である。
【図10】典型的な従来技術のスイッチング増幅器の電
気的構成を示すブロック図である。
【図11】ΔΣ変調回路における積分器・加算器群の一
構成例を示すブロック図である。
【図12】図11で示すΔΣ変調回路の動作を説明する
ための波形図である。
【符号の説明】
21,61,71 スイッチング増幅器 22 アナログ信号源 23 ΔΣ変調回路 24 入力回路 25 加算器 26 積分器・加算器群 27 量子化器 28 クロック発生回路 29 定電圧スイッチ(スイッチング回路) 30 ローパスフィルタ 31 スピーカ 32 アッテネータ(フィードバックループ) 33 係数設定回路(係数設定手段) 34 プリセット係数器 35 スイッチ 36 パルスカウント回路(パルスカウント手段) 37 電源遮断回路(電源遮断手段) 51 リレー駆動回路 52,53 リレー 52a,53a リレースイッチ 52b,53b リレーコイル 62 0信号発生回路(入力回路) 72 ゲイン変更回路(ゲイン変更手段) M11,M12,M2〜M7 積分器 Q1,Q2 ヒステリシスコンパレータ Q11〜Q14 半導体スイッチング素子 R1〜R3 抵抗 VR1,VR2 可変抵抗器
フロントページの続き Fターム(参考) 5J064 AA02 BA03 BC08 BC09 BC16 BC19 BC22 BC24 BC25 BD03 5J090 AA02 AA41 CA36 CA54 CA57 DN02 FA18 HA09 HA19 HA25 HA26 HA29 HA38 HA41 KA01 KA04 KA15 KA17 KA23 KA26 KA31 KA33 KA34 KA35 KA36 KA42 KA53 KA62 MA11 SA05 TA01 TA06 5J091 AA02 AA41 CA36 CA54 CA57 FA18 HA09 HA19 HA25 HA26 HA29 HA38 HA41 KA01 KA04 KA15 KA17 KA23 KA26 KA31 KA33 KA34 KA35 KA36 KA42 KA53 KA62 MA11 SA05 TA01 TA06

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 入力信号をΔΣ変調するΔΣ変調回路の
    発振検知方法であって、 ΔΣ変調回路から出力される変調信号がハイレベルまた
    はローレベルで連続している期間をカウントし、そのカ
    ウント値が予め定める閾値以上であるとき、または予め
    定める時間当たりの前記カウント値が予め定める閾値以
    上であるときの少なくともいずれか一方の条件を満足す
    るとき、ΔΣ変調回路に対する入力信号が発振限界値を
    超えた過大レベルであると判断することを特徴とするΔ
    Σ変調回路の発振検知方法。
  2. 【請求項2】 入力信号をΔΣ変調するΔΣ変調回路の
    発振抑制方法であって、 ΔΣ変調回路の発振検知を行い、その結果、当該ΔΣ変
    調回路に対する入力信号が発振限界値を超えた過大レベ
    ルであると判断されたとき、前記入力信号を0信号に差
    し替え、または入力信号を減衰させることを特徴とする
    ΔΣ変調回路の発振抑制方法。
  3. 【請求項3】 入力信号をΔΣ変調するΔΣ変調回路の
    発振抑制方法であって、 ΔΣ変調回路の発振検知を行い、その結果、当該ΔΣ変
    調回路に対する入力信号が発振限界値を超えた過大レベ
    ルであると判断されたとき、該ΔΣ変調回路における量
    子化結果の入力側へのフィードバックループのゲインを
    増大させることを特徴とするΔΣ変調回路の発振抑制方
    法。
  4. 【請求項4】 請求項1記載の発振検知方法を用いて、
    ΔΣ変調回路の発振検知を行うことを特徴とする請求項
    2又は請求項3記載のΔΣ変調回路の発振抑制方法。
JP2001227125A 2001-07-27 2001-07-27 Δς変調回路の発振検知方法及び発振抑制方法 Expired - Lifetime JP3473766B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001227125A JP3473766B2 (ja) 2001-07-27 2001-07-27 Δς変調回路の発振検知方法及び発振抑制方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001227125A JP3473766B2 (ja) 2001-07-27 2001-07-27 Δς変調回路の発振検知方法及び発振抑制方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP37211298A Division JP3445179B2 (ja) 1998-12-28 1998-12-28 Δς変調を用いるスイッチング増幅器

Publications (2)

Publication Number Publication Date
JP2002118431A true JP2002118431A (ja) 2002-04-19
JP3473766B2 JP3473766B2 (ja) 2003-12-08

Family

ID=19059832

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001227125A Expired - Lifetime JP3473766B2 (ja) 2001-07-27 2001-07-27 Δς変調回路の発振検知方法及び発振抑制方法

Country Status (1)

Country Link
JP (1) JP3473766B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008521269A (ja) * 2004-11-16 2008-06-19 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 干渉に対する耐性保護のための非侵入性フィルタを有する連続時間型シグマ−デルタアナログ−デジタル変換器
JP2008263258A (ja) * 2007-04-10 2008-10-30 Matsushita Electric Ind Co Ltd デルタシグマ変調回路とそれを用いたデルタシグマad変換装置
JPWO2008044725A1 (ja) * 2006-10-13 2010-02-18 パナソニック株式会社 Δς型変調器を搭載する半導体装置及び半導体システム

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008521269A (ja) * 2004-11-16 2008-06-19 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 干渉に対する耐性保護のための非侵入性フィルタを有する連続時間型シグマ−デルタアナログ−デジタル変換器
JPWO2008044725A1 (ja) * 2006-10-13 2010-02-18 パナソニック株式会社 Δς型変調器を搭載する半導体装置及び半導体システム
US7868803B2 (en) 2006-10-13 2011-01-11 Panasonic Corporation Semiconductor device having ΔΣ modulator, and semiconductor system
JP4680295B2 (ja) * 2006-10-13 2011-05-11 パナソニック株式会社 Δς型変調器を搭載する半導体装置及び半導体システム
JP2008263258A (ja) * 2007-04-10 2008-10-30 Matsushita Electric Ind Co Ltd デルタシグマ変調回路とそれを用いたデルタシグマad変換装置
US7619550B2 (en) 2007-04-10 2009-11-17 Panasonic Corporation Delta-sigma AD converter apparatus using delta-sigma modulator circuit provided with reset circuit resetting integrator

Also Published As

Publication number Publication date
JP3473766B2 (ja) 2003-12-08

Similar Documents

Publication Publication Date Title
US7078964B2 (en) Detection of DC output levels from a class D amplifier
JP2001502156A (ja) ディジタル信号増幅装置
KR102374789B1 (ko) 차지 펌프 잡음을 감소시키기 위한 신호 경로의 잡음 전달 함수의 제어
US10404248B2 (en) Calibration of a dual-path pulse width modulation system
US7113030B2 (en) Class-D power amplifier capable of eliminating excessive response phenomenon when returning to a steady state from an abnormal state and an amplification method thereof
JP2000307359A (ja) Δς変調を用いるスイッチング増幅器
JP2000269761A (ja) Δς変調を用いるスイッチング増幅器
JP3445179B2 (ja) Δς変調を用いるスイッチング増幅器
KR100565103B1 (ko) 스위칭 증폭기에서의 출력 펄스 폭 변조 방법 및 그 장치
US7170360B2 (en) Device and method for digital pulse width modulation
JP3473766B2 (ja) Δς変調回路の発振検知方法及び発振抑制方法
JP4675138B2 (ja) スイッチング増幅器
JP2005223667A (ja) オーディオ信号増幅方法および装置
JP3904508B2 (ja) デジタルスイッチングアンプ
JP2002237729A (ja) スイッチング増幅回路
JP3388173B2 (ja) フィードバック回路
EP2555423B1 (en) Digital amplifier
JP3556497B2 (ja) 信号変換回路
US10020778B1 (en) Reducing audio artifacts in an amplifier with configurable final output stage
JP3103908B2 (ja) デジタル/アナログ変換回路
JP2822734B2 (ja) ノイズシェイパ
JP2003046342A (ja) 増幅器
US20230231572A1 (en) Semiconductor device
JP2012065266A (ja) デルタシグマ変調器
JP2948848B2 (ja) ディザ回路

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20030902

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080919

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080919

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090919

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090919

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100919

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110919

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120919

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130919

Year of fee payment: 10

EXPY Cancellation because of completion of term