JP3445179B2 - Δς変調を用いるスイッチング増幅器 - Google Patents
Δς変調を用いるスイッチング増幅器Info
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- JP3445179B2 JP3445179B2 JP37211298A JP37211298A JP3445179B2 JP 3445179 B2 JP3445179 B2 JP 3445179B2 JP 37211298 A JP37211298 A JP 37211298A JP 37211298 A JP37211298 A JP 37211298A JP 3445179 B2 JP3445179 B2 JP 3445179B2
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- switching
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Description
【０００１】
【発明の属する技術分野】本発明は、音響信号に関連し
て好適に実施され、該音響信号などを高効率で増幅する
ことができるΔΣ変調を用いるスイッチング増幅器に関
する。
て好適に実施され、該音響信号などを高効率で増幅する
ことができるΔΣ変調を用いるスイッチング増幅器に関
する。
【０００２】
【従来の技術】前記ΔΣ変調によって得られる１ビット
信号は、後述する積分器や加算器の係数を適宜選択する
ことによって、有効周波数帯域を広くしたり、またはダ
イナミックレンジを広くしたりするなどの、音源等に合
わせた周波数特性を設定できるという優れた特徴を有し
ている。このため、ＣＤ（コンパクトディスク）やＤＶ
Ｄ（デジタルビデオディスク）の新しい規格では、この
１ビット信号が採用され、本年から製品化が始まろうと
している。
信号は、後述する積分器や加算器の係数を適宜選択する
ことによって、有効周波数帯域を広くしたり、またはダ
イナミックレンジを広くしたりするなどの、音源等に合
わせた周波数特性を設定できるという優れた特徴を有し
ている。このため、ＣＤ（コンパクトディスク）やＤＶ
Ｄ（デジタルビデオディスク）の新しい規格では、この
１ビット信号が採用され、本年から製品化が始まろうと
している。
【０００３】一方、前記ΔΣ変調によって得られる１ビ
ット信号は、上述のような音響信号の記録や、機器間の
伝送にあたって使用されるだけでなく、前記１ビット信
号をそのまま半導体電力増幅素子に入力し、得られた大
電圧のスイッチングパルスにローパスフィルタを通過さ
せるだけで、電力増幅された復調アナログ音響信号を得
ることもできる。しかも、前記半導体電力増幅素子は、
従来の増幅器のように、その線形域（不飽和域）が使用
されるのではなく、非線形域（飽和域）で使用されるの
で、このようなΔΣ変調を用いるスイッチング増幅器
は、極めて高効率に電力増幅を行うことができるという
利点を有しており、製品化が目前に迫っている。
ット信号は、上述のような音響信号の記録や、機器間の
伝送にあたって使用されるだけでなく、前記１ビット信
号をそのまま半導体電力増幅素子に入力し、得られた大
電圧のスイッチングパルスにローパスフィルタを通過さ
せるだけで、電力増幅された復調アナログ音響信号を得
ることもできる。しかも、前記半導体電力増幅素子は、
従来の増幅器のように、その線形域（不飽和域）が使用
されるのではなく、非線形域（飽和域）で使用されるの
で、このようなΔΣ変調を用いるスイッチング増幅器
は、極めて高効率に電力増幅を行うことができるという
利点を有しており、製品化が目前に迫っている。
【０００４】図１０は、典型的な従来技術のΔΣ変調を
用いるスイッチング増幅器１の電気的構成を示すブロッ
ク図である。アナログ信号源２からのアナログの入力音
声信号は、該スイッチング増幅器１の入力回路３を介し
てΔΣ変調回路４に入力され、このΔΣ変調回路４によ
って、１ビットデジタル信号に変換される。
用いるスイッチング増幅器１の電気的構成を示すブロッ
ク図である。アナログ信号源２からのアナログの入力音
声信号は、該スイッチング増幅器１の入力回路３を介し
てΔΣ変調回路４に入力され、このΔΣ変調回路４によ
って、１ビットデジタル信号に変換される。
【０００５】前記ΔΣ変調回路３は、積分器・加算器群
５と、前記積分器・加算器群５の前記加算器からの出力
をクロック発生回路６からのクロック信号に応答して１
ビット信号に量子化する量子化器７と、量子化器７から
の前記１ビット信号を１標本化クロックだけ遅延する遅
延器８と、遅延器８からの１ビット信号をデジタル／ア
ナログ変換するデジタル／アナログ変換器９と、前記ア
ナログ信号源２からの入力音声信号から前記デジタル／
アナログ変換器９からフィードバックされる音声信号を
減算する加算器１０とを備えて構成されている。これに
よって、量子化器７からの１ビット信号が入力アナログ
音声信号に対応したものとなるように、フィードバック
制御が実現されている。
５と、前記積分器・加算器群５の前記加算器からの出力
をクロック発生回路６からのクロック信号に応答して１
ビット信号に量子化する量子化器７と、量子化器７から
の前記１ビット信号を１標本化クロックだけ遅延する遅
延器８と、遅延器８からの１ビット信号をデジタル／ア
ナログ変換するデジタル／アナログ変換器９と、前記ア
ナログ信号源２からの入力音声信号から前記デジタル／
アナログ変換器９からフィードバックされる音声信号を
減算する加算器１０とを備えて構成されている。これに
よって、量子化器７からの１ビット信号が入力アナログ
音声信号に対応したものとなるように、フィードバック
制御が実現されている。
【０００６】前記量子化器７からの１ビット信号は、定
電圧スイッチ１１に与えられ、作成された前記１ビット
信号に対応した所定の定電圧のパルス信号は、ローパス
フィルタ１２でアナログ音声信号に復調された後出力さ
れ、スピーカ１３によって音響化される。
電圧スイッチ１１に与えられ、作成された前記１ビット
信号に対応した所定の定電圧のパルス信号は、ローパス
フィルタ１２でアナログ音声信号に復調された後出力さ
れ、スピーカ１３によって音響化される。
【０００７】このように構成されるスイッチング増幅器
１は、前述のように、定電圧スイッチ１１に使用される
前記半導体電力増幅素子を非線形域で使用しており、極
めて高効率に電力増幅を行うことができる。
１は、前述のように、定電圧スイッチ１１に使用される
前記半導体電力増幅素子を非線形域で使用しており、極
めて高効率に電力増幅を行うことができる。
【０００８】
【発明が解決しようとする課題】前記積分器・加算器群
５は、たとえば図１１で示すように、入力された前記音
声信号を順次積分してゆく縦属接続された７次の積分器
ｍ１〜ｍ７と、各積分器からの出力を相互に加算する加
算器ｋと、積分器ｍ２〜ｍ７の入力側にそれぞれ介在さ
れる係数器ａ２〜ａ７と、部分負帰還ループを形成する
係数器ａ１１，ａ１２，ａ１３および加算器ｋ１，ｋ
２，ｋ３とを備えて構成される。この図１１で示すΔΣ
変調回路は、山崎他著の「音響システムとデジタル処
理」（電子通信学会編）に記載されているものである。
５は、たとえば図１１で示すように、入力された前記音
声信号を順次積分してゆく縦属接続された７次の積分器
ｍ１〜ｍ７と、各積分器からの出力を相互に加算する加
算器ｋと、積分器ｍ２〜ｍ７の入力側にそれぞれ介在さ
れる係数器ａ２〜ａ７と、部分負帰還ループを形成する
係数器ａ１１，ａ１２，ａ１３および加算器ｋ１，ｋ
２，ｋ３とを備えて構成される。この図１１で示すΔΣ
変調回路は、山崎他著の「音響システムとデジタル処
理」（電子通信学会編）に記載されているものである。
【０００９】ΔΣ変調のアルゴリズムがこの図１１で示
されているように構成される場合、各係数器ａ２〜ａ
７；ａ１１〜ａ１３の係数を、たとえばこの図１１で示
すように選ぶと、負帰還信号を±１ＶP-P とした場合、
入力音声信号が±０．５９ＶP-P が発振限界値、すなわ
ちΔΣ変調ループが発振しない許容最大入力振幅とな
る。図１２（ａ）に、前記発振限界値の入力音声信号の
一例を表し、図１２（ｂ）に、それによって得られた１
ビット信号を表す。
されているように構成される場合、各係数器ａ２〜ａ
７；ａ１１〜ａ１３の係数を、たとえばこの図１１で示
すように選ぶと、負帰還信号を±１ＶP-P とした場合、
入力音声信号が±０．５９ＶP-P が発振限界値、すなわ
ちΔΣ変調ループが発振しない許容最大入力振幅とな
る。図１２（ａ）に、前記発振限界値の入力音声信号の
一例を表し、図１２（ｂ）に、それによって得られた１
ビット信号を表す。
【００１０】したがって、前記スイッチング増幅器１で
発振が発生してしまうと、前記半導体電力増幅素子およ
びスピーカ１３には直流が流れ、過電流状態となり、素
子破壊を起こしてしまうという問題がある。
発振が発生してしまうと、前記半導体電力増幅素子およ
びスピーカ１３には直流が流れ、過電流状態となり、素
子破壊を起こしてしまうという問題がある。
【００１１】本発明の目的は、半導体電力増幅素子の素
子破壊を防止することができるΔΣ変調を用いるスイッ
チング増幅器を提供することである。
子破壊を防止することができるΔΣ変調を用いるスイッ
チング増幅器を提供することである。
【００１２】
【課題を解決するための手段】請求項１の発明に係るΔ
Σ変調を用いるスイッチング増幅器は、ΔΣ変調回路が
入力信号をΔΣ変調し、その変調信号に応答してスイッ
チング回路が電源からの予め定める定電圧をスイッチン
グし、そのスイッチング出力をローパスフィルタによっ
てアナログ変換して出力するΔΣ変調を用いるスイッチ
ング増幅器において、前記ΔΣ変調のために用いられる
標本化クロックに応答し、前記変調信号のパルス数をカ
ウントするパルスカウント手段と、前記電源からスイッ
チング回路への電源ラインに直列に介在され、前記パル
スカウント手段の出力に応答し、前記変調信号がハイレ
ベルまたはローレベルで連続するカウント値が予め定め
る閾値以上であるとき、または予め定める時間当りの前
記ハイレベルまたはローレベルであるカウント値が予め
定める閾値以上であるときの少なくともいずれか一方の
条件を満足するとき、前記電源ラインを遮断する電源遮
断手段とを含むことを特徴とする。
Σ変調を用いるスイッチング増幅器は、ΔΣ変調回路が
入力信号をΔΣ変調し、その変調信号に応答してスイッ
チング回路が電源からの予め定める定電圧をスイッチン
グし、そのスイッチング出力をローパスフィルタによっ
てアナログ変換して出力するΔΣ変調を用いるスイッチ
ング増幅器において、前記ΔΣ変調のために用いられる
標本化クロックに応答し、前記変調信号のパルス数をカ
ウントするパルスカウント手段と、前記電源からスイッ
チング回路への電源ラインに直列に介在され、前記パル
スカウント手段の出力に応答し、前記変調信号がハイレ
ベルまたはローレベルで連続するカウント値が予め定め
る閾値以上であるとき、または予め定める時間当りの前
記ハイレベルまたはローレベルであるカウント値が予め
定める閾値以上であるときの少なくともいずれか一方の
条件を満足するとき、前記電源ラインを遮断する電源遮
断手段とを含むことを特徴とする。
【００１３】上記の構成によれば、前記変調信号が、た
とえば２値ΔΣ変調信号である場合には「１」のハイレ
ベルのパルスまたは「０」のローレベルのパルス、また
３値ΔΣ変調信号の場合には「＋１」のハイレベルまた
は「−１」のローレベルのパルスが、パルスカウント手
段によってカウントされて、前記予め定める閾値以上連
続するとき、または予め定める時間当りのパルス数が予
め定める閾値以上であるときには、ΔΣ変調回路に対す
る入力信号が前記発振限界値を超えた過大レベルである
と判断することができる。これに応答して、電源遮断手
段は、スイッチング回路への電源ラインを遮断する。
とえば２値ΔΣ変調信号である場合には「１」のハイレ
ベルのパルスまたは「０」のローレベルのパルス、また
３値ΔΣ変調信号の場合には「＋１」のハイレベルまた
は「−１」のローレベルのパルスが、パルスカウント手
段によってカウントされて、前記予め定める閾値以上連
続するとき、または予め定める時間当りのパルス数が予
め定める閾値以上であるときには、ΔΣ変調回路に対す
る入力信号が前記発振限界値を超えた過大レベルである
と判断することができる。これに応答して、電源遮断手
段は、スイッチング回路への電源ラインを遮断する。
【００１４】したがって、半導体電力増幅素子が過電流
状態となることを未然に防止することができ、素子破壊
を防止することができる。
状態となることを未然に防止することができ、素子破壊
を防止することができる。
【００１５】また、請求項２の発明に係るΔΣ変調を用
いるスイッチング増幅器は、ΔΣ変調回路が入力信号を
ΔΣ変調し、その変調信号に応答してスイッチング回路
が電源からの予め定める定電圧をスイッチングし、その
スイッチング出力をローパスフィルタによってアナログ
変換して出力するΔΣ変調を用いるスイッチング増幅器
において、前記ΔΣ変調のために用いられる標本化クロ
ックに応答し、前記変調信号のパルス数をカウントする
パルスカウント手段と、前記ΔΣ変調回路への入力信号
ラインに介在され、前記パルスカウント手段の出力に応
答し、前記変調信号がハイレベルまたはローレベルで連
続するカウント値が予め定める閾値以上であるとき、ま
たは予め定める時間当りの前記ハイレベルまたはローレ
ベルであるカウント値が予め定める閾値以上であるとき
の少なくともいずれか一方の条件を満足するとき、前記
入力信号を０信号に差換え、または入力信号を減衰する
入力回路とを含むことを特徴とする。
いるスイッチング増幅器は、ΔΣ変調回路が入力信号を
ΔΣ変調し、その変調信号に応答してスイッチング回路
が電源からの予め定める定電圧をスイッチングし、その
スイッチング出力をローパスフィルタによってアナログ
変換して出力するΔΣ変調を用いるスイッチング増幅器
において、前記ΔΣ変調のために用いられる標本化クロ
ックに応答し、前記変調信号のパルス数をカウントする
パルスカウント手段と、前記ΔΣ変調回路への入力信号
ラインに介在され、前記パルスカウント手段の出力に応
答し、前記変調信号がハイレベルまたはローレベルで連
続するカウント値が予め定める閾値以上であるとき、ま
たは予め定める時間当りの前記ハイレベルまたはローレ
ベルであるカウント値が予め定める閾値以上であるとき
の少なくともいずれか一方の条件を満足するとき、前記
入力信号を０信号に差換え、または入力信号を減衰する
入力回路とを含むことを特徴とする。
【００１６】上記の構成によれば、前記変調信号が、た
とえば２値ΔΣ変調信号である場合には「１」のハイレ
ベルのパルスまたは「０」のローレベルのパルス、また
３値ΔΣ変調信号の場合には「＋１」のハイレベルまた
は「−１」のローレベルのパルスが、パルスカウント手
段によってカウントされて、前記予め定める閾値以上連
続するとき、または予め定める時間当りのパルス数が予
め定める閾値以上であるときには、ΔΣ変調回路に対す
る入力信号が前記発振限界値を超えた過大レベルである
と判断することができる。これに応答して、入力回路
は、入力信号を零信号に差換えるか、または減衰して発
振限界値以下に抑制し、ΔΣ変調回路へ入力する。
とえば２値ΔΣ変調信号である場合には「１」のハイレ
ベルのパルスまたは「０」のローレベルのパルス、また
３値ΔΣ変調信号の場合には「＋１」のハイレベルまた
は「−１」のローレベルのパルスが、パルスカウント手
段によってカウントされて、前記予め定める閾値以上連
続するとき、または予め定める時間当りのパルス数が予
め定める閾値以上であるときには、ΔΣ変調回路に対す
る入力信号が前記発振限界値を超えた過大レベルである
と判断することができる。これに応答して、入力回路
は、入力信号を零信号に差換えるか、または減衰して発
振限界値以下に抑制し、ΔΣ変調回路へ入力する。
【００１７】したがって、半導体電力増幅素子が過電流
状態となることを未然に防止することができ、素子破壊
を防止することができる。
状態となることを未然に防止することができ、素子破壊
を防止することができる。
【００１８】さらにまた、請求項３の発明に係るΔΣ変
調を用いるスイッチング増幅器は、ΔΣ変調回路が入力
信号をΔΣ変調し、その変調信号に応答してスイッチン
グ回路が電源からの予め定める定電圧をスイッチング
し、そのスイッチング出力をローパスフィルタによって
アナログ変換して出力するΔΣ変調を用いるスイッチン
グ増幅器において、前記ΔΣ変調のために用いられる標
本化クロックに応答し、前記変調信号のパルス数をカウ
ントするパルスカウント手段と、前記ΔΣ変調回路にお
ける量子化結果の入力側へのフィードバックループに介
在され、前記パルスカウント手段の出力に応答し、前記
変調信号がハイレベルまたはローレベルで連続するカウ
ント値が予め定める閾値以上であるとき、または予め定
める時間当りの前記ハイレベルまたはローレベルである
カウント値が予め定める閾値以上であるときの少なくと
もいずれか一方の条件を満足するとき、前記フィードバ
ックループのゲインを増大させるゲイン変更手段とを含
むことを特徴とする。
調を用いるスイッチング増幅器は、ΔΣ変調回路が入力
信号をΔΣ変調し、その変調信号に応答してスイッチン
グ回路が電源からの予め定める定電圧をスイッチング
し、そのスイッチング出力をローパスフィルタによって
アナログ変換して出力するΔΣ変調を用いるスイッチン
グ増幅器において、前記ΔΣ変調のために用いられる標
本化クロックに応答し、前記変調信号のパルス数をカウ
ントするパルスカウント手段と、前記ΔΣ変調回路にお
ける量子化結果の入力側へのフィードバックループに介
在され、前記パルスカウント手段の出力に応答し、前記
変調信号がハイレベルまたはローレベルで連続するカウ
ント値が予め定める閾値以上であるとき、または予め定
める時間当りの前記ハイレベルまたはローレベルである
カウント値が予め定める閾値以上であるときの少なくと
もいずれか一方の条件を満足するとき、前記フィードバ
ックループのゲインを増大させるゲイン変更手段とを含
むことを特徴とする。
【００１９】上記の構成によれば、前記変調信号が、た
とえば２値ΔΣ変調信号である場合には「１」のハイレ
ベルのパルスまたは「０」のローレベルのパルス、また
３値ΔΣ変調信号の場合には「＋１」のハイレベルまた
は「−１」のローレベルのパルスが、パルスカウント手
段によってカウントされて、前記予め定める閾値以上連
続するとき、または予め定める時間当りのパルス数が予
め定める閾値以上であるときには、ΔΣ変調回路に対す
る入力信号が前記発振限界値を超えた過大レベルである
と判断することができる。これに応答して、ゲイン変更
手段は、フィードバックループのゲインを増大する。前
記フィードバックループによって、前記量子化結果は入
力側へ負帰還されている。
とえば２値ΔΣ変調信号である場合には「１」のハイレ
ベルのパルスまたは「０」のローレベルのパルス、また
３値ΔΣ変調信号の場合には「＋１」のハイレベルまた
は「−１」のローレベルのパルスが、パルスカウント手
段によってカウントされて、前記予め定める閾値以上連
続するとき、または予め定める時間当りのパルス数が予
め定める閾値以上であるときには、ΔΣ変調回路に対す
る入力信号が前記発振限界値を超えた過大レベルである
と判断することができる。これに応答して、ゲイン変更
手段は、フィードバックループのゲインを増大する。前
記フィードバックループによって、前記量子化結果は入
力側へ負帰還されている。
【００２０】したがって、入力信号から減算される該フ
ィードバック信号が入力信号よりも大きくなり、前記発
振限界値を超える入力信号に対して、実際のΔΣ変調回
路への入力を前記発振限界値以下に抑制し、スイッチン
グ回路における前記半導体電力増幅素子の素子破壊を未
然に防止することができる。
ィードバック信号が入力信号よりも大きくなり、前記発
振限界値を超える入力信号に対して、実際のΔΣ変調回
路への入力を前記発振限界値以下に抑制し、スイッチン
グ回路における前記半導体電力増幅素子の素子破壊を未
然に防止することができる。
【００２１】また、請求項４の発明に係るΔΣ変調を用
いるスイッチング増幅器では、前記フィードバックルー
プは、量子化結果の取出しを前記スイッチング回路の出
力とし、前記入力側への帰還をデジタル／アナログ変換
器に代えて減衰器によって行い、前記フィードバックゲ
インの増大を前記減衰器の減衰率を小さくすることで実
現することを特徴とする。
いるスイッチング増幅器では、前記フィードバックルー
プは、量子化結果の取出しを前記スイッチング回路の出
力とし、前記入力側への帰還をデジタル／アナログ変換
器に代えて減衰器によって行い、前記フィードバックゲ
インの増大を前記減衰器の減衰率を小さくすることで実
現することを特徴とする。
【００２２】上記の構成によれば、前記フィードバック
信号には、前記ΔΣ変調回路の量子化ノイズにスイッチ
ング回路のスイッチングノイズを含めることができ、前
記ΔΣ変調回路からスイッチング回路によって形成され
るΔΣ変調ループでは、これらのノイズを抑制するよう
にフィードバック制御を行うことができる。
信号には、前記ΔΣ変調回路の量子化ノイズにスイッチ
ング回路のスイッチングノイズを含めることができ、前
記ΔΣ変調回路からスイッチング回路によって形成され
るΔΣ変調ループでは、これらのノイズを抑制するよう
にフィードバック制御を行うことができる。
【００２３】さらにまた、請求項５の発明に係るΔΣ変
調を用いるスイッチング増幅器では、前記閾値は、前記
ΔΣ変調回路の発振限界値に対応した値であり、該ΔΣ
変調回路内のパラメータ変化に連動して変化されること
を特徴とする。
調を用いるスイッチング増幅器では、前記閾値は、前記
ΔΣ変調回路の発振限界値に対応した値であり、該ΔΣ
変調回路内のパラメータ変化に連動して変化されること
を特徴とする。
【００２４】上記の構成によれば、アルゴリズムが変化
するような場合でなく、同じアルゴリズムであっても、
係数が変化するような場合でも、それぞれのパラメータ
に対応して発振限界値が定められることになる。したが
って、音源等に合わせて、たとえば有効周波数帯域を重
視するのか、またはダイナミックレンジを重視するのか
などに対応して前記パラメータを変化させると、前記閾
値も連動して変化され、発振限界値を超える過大入力に
よる半導体電力増幅素子の素子破壊を未然に防止するこ
とができる。
するような場合でなく、同じアルゴリズムであっても、
係数が変化するような場合でも、それぞれのパラメータ
に対応して発振限界値が定められることになる。したが
って、音源等に合わせて、たとえば有効周波数帯域を重
視するのか、またはダイナミックレンジを重視するのか
などに対応して前記パラメータを変化させると、前記閾
値も連動して変化され、発振限界値を超える過大入力に
よる半導体電力増幅素子の素子破壊を未然に防止するこ
とができる。
【００２５】
【発明の実施の形態】本発明の実施の一形態について、
図１〜図６に基づいて説明すれば以下のとおりである。
図１〜図６に基づいて説明すれば以下のとおりである。
【００２６】図１は、本発明の実施の一形態のスイッチ
ング増幅器２１の電気的構成を示すブロック図である。
アナログ信号源２２からのアナログの入力音声信号は、
該スイッチング増幅器２１のΔΣ変調回路２３に入力さ
れると、入力回路２４を介して加算器２５に与えられ
る。加算器２５において、後述のフィードバック信号が
減算された前記入力音声信号は、積分器・加算器群２６
に入力される。積分器・加算器群２６は、大略的に、た
とえば後述するような、７次の積分器と、各積分器から
の出力を相互に加算する加算器となどを備えて構成さ
れ、該積分器・加算器群２６からの出力は、量子化器２
７に入力される。
ング増幅器２１の電気的構成を示すブロック図である。
アナログ信号源２２からのアナログの入力音声信号は、
該スイッチング増幅器２１のΔΣ変調回路２３に入力さ
れると、入力回路２４を介して加算器２５に与えられ
る。加算器２５において、後述のフィードバック信号が
減算された前記入力音声信号は、積分器・加算器群２６
に入力される。積分器・加算器群２６は、大略的に、た
とえば後述するような、７次の積分器と、各積分器から
の出力を相互に加算する加算器となどを備えて構成さ
れ、該積分器・加算器群２６からの出力は、量子化器２
７に入力される。
【００２７】前記量子化器２７は、クロック発生回路２
８からのクロック信号に応答して、前記積分器・加算器
群２６からの出力を予め定められる量子化基準値でレベ
ル弁別し、１ビットのスイッチング信号を作成する。前
記スイッチング信号は、定電圧スイッチ２９に入力さ
れ、作成された前記１ビットのスイッチング信号に対応
した所定の定電圧のパルス信号は、ローパスフィルタ３
０でアナログ音声信号に復調された後出力され、スピー
カ３１によって音響化される。
８からのクロック信号に応答して、前記積分器・加算器
群２６からの出力を予め定められる量子化基準値でレベ
ル弁別し、１ビットのスイッチング信号を作成する。前
記スイッチング信号は、定電圧スイッチ２９に入力さ
れ、作成された前記１ビットのスイッチング信号に対応
した所定の定電圧のパルス信号は、ローパスフィルタ３
０でアナログ音声信号に復調された後出力され、スピー
カ３１によって音響化される。
【００２８】前記定電圧スイッチ２９からのスイッチン
グパルスはまた、アッテネータ３２で減衰された後、前
記加算器２５にフィードバックされ、入力音声信号から
減算される。これによって、定電圧スイッチ２９からの
スイッチングパルスが入力アナログ音声信号に対応した
ものとなるように、フィードバック制御が実現されてい
る。
グパルスはまた、アッテネータ３２で減衰された後、前
記加算器２５にフィードバックされ、入力音声信号から
減算される。これによって、定電圧スイッチ２９からの
スイッチングパルスが入力アナログ音声信号に対応した
ものとなるように、フィードバック制御が実現されてい
る。
【００２９】前記積分器・加算器群２６に関連して、係
数設定回路３３が設けられている。この係数設定回路３
３は、プリセット係数器３４とスイッチ３５とを備えて
構成されており、プリセット係数器３４内には、積分器
・加算器群２６内の積分器および加算器の各係数の組合
わせが、参照符ａ，ｂ，ｃで示されるように、予めスト
アされている。各係数群ａ，ｂ，ｃは、前記入力音声信
号の種類や、ΔΣ変調特性などに対応して、スイッチ３
５を切換えることによって、選択的に積分器・加算器群
２６内の対応する積分器および加算器にそれぞれ設定さ
れる。この係数設定回路３３内のスイッチ３５のスイッ
チング状態は、パルスカウント回路３６に与えられる。
数設定回路３３が設けられている。この係数設定回路３
３は、プリセット係数器３４とスイッチ３５とを備えて
構成されており、プリセット係数器３４内には、積分器
・加算器群２６内の積分器および加算器の各係数の組合
わせが、参照符ａ，ｂ，ｃで示されるように、予めスト
アされている。各係数群ａ，ｂ，ｃは、前記入力音声信
号の種類や、ΔΣ変調特性などに対応して、スイッチ３
５を切換えることによって、選択的に積分器・加算器群
２６内の対応する積分器および加算器にそれぞれ設定さ
れる。この係数設定回路３３内のスイッチ３５のスイッ
チング状態は、パルスカウント回路３６に与えられる。
【００３０】前記パルスカウント回路３６にはまた、前
記クロック発生回路２８からのクロック信号が与えられ
るとともに、量子化器２７からのスイッチングパルスが
与えられる。このパルスカウント回路３６は、量子化器
２７からのスイッチングパルスが、ハイレベルまたはロ
ーレベルで連続している期間を、前記クロック信号に応
答してカウントし、そのカウント値が予め定める閾値Ｎ
１以上であるか、または予め定める時間当りの前記ハイ
レベルまたはローレベルであるカウント値が予め定める
閾値Ｎ２以上である場合には、電源遮断回路３７へ電源
遮断信号を出力する。電源遮断回路３７は、電源と定電
圧スイッチ２９との間に直列に介在されている。定電圧
スイッチ２９は、後述する図４で示すように構成されて
おり、この場合には、電源は高電位＋Ｅ0 と低電位−Ｅ
0 との定電位出力を導出している。
記クロック発生回路２８からのクロック信号が与えられ
るとともに、量子化器２７からのスイッチングパルスが
与えられる。このパルスカウント回路３６は、量子化器
２７からのスイッチングパルスが、ハイレベルまたはロ
ーレベルで連続している期間を、前記クロック信号に応
答してカウントし、そのカウント値が予め定める閾値Ｎ
１以上であるか、または予め定める時間当りの前記ハイ
レベルまたはローレベルであるカウント値が予め定める
閾値Ｎ２以上である場合には、電源遮断回路３７へ電源
遮断信号を出力する。電源遮断回路３７は、電源と定電
圧スイッチ２９との間に直列に介在されている。定電圧
スイッチ２９は、後述する図４で示すように構成されて
おり、この場合には、電源は高電位＋Ｅ0 と低電位−Ｅ
0 との定電位出力を導出している。
【００３１】前記閾値Ｎ１，Ｎ２は、積分器・加算器群
２６が、たとえば前記図１１で示すアルゴリズムで構成
され、また係数設定回路３３によって設定された係数
も、この図１１で示すように選ばれるとき、Ｎ１＝１２
パルスであり、Ｎ２＝８０％程度に選ばれる。これらの
閾値Ｎ１，Ｎ２は、係数設定回路３３のスイッチ３５の
スイッチング状態に対応して変化される。
２６が、たとえば前記図１１で示すアルゴリズムで構成
され、また係数設定回路３３によって設定された係数
も、この図１１で示すように選ばれるとき、Ｎ１＝１２
パルスであり、Ｎ２＝８０％程度に選ばれる。これらの
閾値Ｎ１，Ｎ２は、係数設定回路３３のスイッチ３５の
スイッチング状態に対応して変化される。
【００３２】図２は、パルスカウント回路３６の具体的
な一構成例を示すブロック図である。図２（ａ）は、量
子化器２７の出力がｎ回、同一値で連続して出力された
ときにハイレベルの出力を導出するパルスカウント回路
３６ａの一構成例であり、図２（ｂ）は、ｎ＞ｍ（ｎ，
ｍは正の整数）とするとき、２n 回のクロックをカウン
トする間に、ハイレベルまたはローレベルである区間が
２m ＋α（＜２n ）回以上カウントされたときにハイレ
ベルの出力を導出するパルスカウント回路３６ｂの一構
成例である。
な一構成例を示すブロック図である。図２（ａ）は、量
子化器２７の出力がｎ回、同一値で連続して出力された
ときにハイレベルの出力を導出するパルスカウント回路
３６ａの一構成例であり、図２（ｂ）は、ｎ＞ｍ（ｎ，
ｍは正の整数）とするとき、２n 回のクロックをカウン
トする間に、ハイレベルまたはローレベルである区間が
２m ＋α（＜２n ）回以上カウントされたときにハイレ
ベルの出力を導出するパルスカウント回路３６ｂの一構
成例である。
【００３３】すなわち、パルスカウント回路３６ａで
は、シフトレジスタ４１が入力ＳＬ１がハイレベルであ
ると、クロック信号に応答して、順次、出力Ｑ0 ，
Ｑ1 ，…，Ｑn に出力してゆき、総ての出力Ｑ0 〜Ｑn
がハイレベル、または総ての出力Ｑ0 〜Ｑn がローレベ
ルとなると排他的論理和ゲートＧ１がローレベルを出力
し、インバータＢ１で反転されてハイレベル出力とな
る。
は、シフトレジスタ４１が入力ＳＬ１がハイレベルであ
ると、クロック信号に応答して、順次、出力Ｑ0 ，
Ｑ1 ，…，Ｑn に出力してゆき、総ての出力Ｑ0 〜Ｑn
がハイレベル、または総ての出力Ｑ0 〜Ｑn がローレベ
ルとなると排他的論理和ゲートＧ１がローレベルを出力
し、インバータＢ１で反転されてハイレベル出力とな
る。
【００３４】また、前記パルスカウント回路３６ｂで
は、カウンタ４２が２n 回のクロックをカウントする間
に、カウンタ４３がカウントするハイレベルであるパル
ス数、またはカウンタ４４がカウントするローレベルで
あるパルス数が、２m ＋αとなると、ハイレベルが出力
される。
は、カウンタ４２が２n 回のクロックをカウントする間
に、カウンタ４３がカウントするハイレベルであるパル
ス数、またはカウンタ４４がカウントするローレベルで
あるパルス数が、２m ＋αとなると、ハイレベルが出力
される。
【００３５】図３は、前記定電圧スイッチ２９の一構成
例を示す電気回路図である。この定電圧スイッチ２９で
は、前記高電位＋Ｅ0 の電源と前記低電位−Ｅ0 の電源
との間に、半導体スイッチング素子Ｑ１１，Ｑ１２の直
列回路と、半導体スイッチング素子Ｑ１３，Ｑ１４の直
列回路とが相互に並列に配置されて構成されており、半
導体スイッチング素子Ｑ１１，Ｑ１２間の接続点が一方
の出力端子Ｐ２１となり、半導体スイッチング素子Ｑ１
３，Ｑ１４間の接続点が他方の出力端子Ｐ２２となる。
例を示す電気回路図である。この定電圧スイッチ２９で
は、前記高電位＋Ｅ0 の電源と前記低電位−Ｅ0 の電源
との間に、半導体スイッチング素子Ｑ１１，Ｑ１２の直
列回路と、半導体スイッチング素子Ｑ１３，Ｑ１４の直
列回路とが相互に並列に配置されて構成されており、半
導体スイッチング素子Ｑ１１，Ｑ１２間の接続点が一方
の出力端子Ｐ２１となり、半導体スイッチング素子Ｑ１
３，Ｑ１４間の接続点が他方の出力端子Ｐ２２となる。
【００３６】半導体スイッチング素子Ｑ１１の制御入力
端子Ｐ１１には、後述する１ビット信号Ｖｏ１が与えら
れ、半導体スイッチング素子Ｑ１３の制御入力端子Ｐ１
３には、もう１つの１ビット信号Ｖｏ２が入力される。
また、半導体スイッチング素子Ｑ１２の制御入力端子Ｐ
１２には、前記１ビット信号Ｖｏ１の反転信号が与えら
れ、半導体スイッチング素子Ｑ１４の制御入力端子Ｐ１
４には、前記１ビット信号Ｖｏ２の反転信号が入力され
る。
端子Ｐ１１には、後述する１ビット信号Ｖｏ１が与えら
れ、半導体スイッチング素子Ｑ１３の制御入力端子Ｐ１
３には、もう１つの１ビット信号Ｖｏ２が入力される。
また、半導体スイッチング素子Ｑ１２の制御入力端子Ｐ
１２には、前記１ビット信号Ｖｏ１の反転信号が与えら
れ、半導体スイッチング素子Ｑ１４の制御入力端子Ｐ１
４には、前記１ビット信号Ｖｏ２の反転信号が入力され
る。
【００３７】この定電圧スイッチ２９の動作波形を図４
で示す。図４から明らかなように、出力端子Ｐ２１，Ｐ
２２間には、＋２Ｅ0 または−２Ｅ0 の電圧が印加され
るだけでなく、両出力端子Ｐ２１，Ｐ２２間が短絡状態
となる０電圧の印加タイミングを有しているので、小信
号時には０電圧を印加する期間が長くなり、電力効率の
向上を図ることができる。
で示す。図４から明らかなように、出力端子Ｐ２１，Ｐ
２２間には、＋２Ｅ0 または−２Ｅ0 の電圧が印加され
るだけでなく、両出力端子Ｐ２１，Ｐ２２間が短絡状態
となる０電圧の印加タイミングを有しているので、小信
号時には０電圧を印加する期間が長くなり、電力効率の
向上を図ることができる。
【００３８】図５は、電源遮断回路３７の具体的な一構
成例を示すブロック図である。電源遮断回路３７は、リ
レー駆動回路５１と、２つのリレー５２，５３とを備え
て構成されている。リレー５２のリレースイッチ５２ａ
は前記高電位＋Ｅ0 の電源と定電圧スイッチ２９との間
の電源ラインに直列に介在され、リレー５３のリレース
イッチ５３ａは前記低電位−Ｅ0 の電源と定電圧スイッ
チ２９との間の電源ラインに直列に介在される。
成例を示すブロック図である。電源遮断回路３７は、リ
レー駆動回路５１と、２つのリレー５２，５３とを備え
て構成されている。リレー５２のリレースイッチ５２ａ
は前記高電位＋Ｅ0 の電源と定電圧スイッチ２９との間
の電源ラインに直列に介在され、リレー５３のリレース
イッチ５３ａは前記低電位−Ｅ0 の電源と定電圧スイッ
チ２９との間の電源ラインに直列に介在される。
【００３９】リレーコイル５２ｂ，５３ｂは、前記パル
スカウント回路３６の出力に応答して、リレー駆動回路
５１によって励磁／消磁が制御され、前記量子化器２７
からのスイッチングパルスがハイレベルまたはローレベ
ルで連続している期間のカウント値が前記閾値Ｎ１，Ｎ
２以上である場合には、前記リレースイッチ５２ａ，５
３ａは遮断される。
スカウント回路３６の出力に応答して、リレー駆動回路
５１によって励磁／消磁が制御され、前記量子化器２７
からのスイッチングパルスがハイレベルまたはローレベ
ルで連続している期間のカウント値が前記閾値Ｎ１，Ｎ
２以上である場合には、前記リレースイッチ５２ａ，５
３ａは遮断される。
【００４０】図６は、ΔΣ変調回路２３の具体的な一構
成例を示す電気回路図である。この図６において、図１
に対応する部分には同一の参照符号を付して示してい
る。このΔΣ変調回路２３では、量子化器２７は前記２
つの１ビット信号Ｖｏ１，Ｖｏ２を出力し、またその１
ビット信号Ｖｏ１，Ｖｏ２に応答した定電圧スイッチ２
９からの出力をフィードバックするために、アッテネー
タ３２内には２つの可変抵抗器ＶＲ１，ＶＲ２が設けら
れるとともに、それらの可変抵抗器ＶＲ１，ＶＲ２を介
するフィードバック信号に対応して、積分器・加算器群
２６内の第１段目の積分器は、アンプＡ１１を備える積
分器Ｍ１１と、アンプＡ１２を備える積分器Ｍ１２との
２つ設けられている。これに対応して、入力回路２４側
では、結合コンデンサＣを介して入力される音声信号Ｖ
ｉを反転増幅するアンプＡ０１と、さらにそれをゲイン
１で反転増幅して正転出力とするアンプＡ０２とが設け
られている。
成例を示す電気回路図である。この図６において、図１
に対応する部分には同一の参照符号を付して示してい
る。このΔΣ変調回路２３では、量子化器２７は前記２
つの１ビット信号Ｖｏ１，Ｖｏ２を出力し、またその１
ビット信号Ｖｏ１，Ｖｏ２に応答した定電圧スイッチ２
９からの出力をフィードバックするために、アッテネー
タ３２内には２つの可変抵抗器ＶＲ１，ＶＲ２が設けら
れるとともに、それらの可変抵抗器ＶＲ１，ＶＲ２を介
するフィードバック信号に対応して、積分器・加算器群
２６内の第１段目の積分器は、アンプＡ１１を備える積
分器Ｍ１１と、アンプＡ１２を備える積分器Ｍ１２との
２つ設けられている。これに対応して、入力回路２４側
では、結合コンデンサＣを介して入力される音声信号Ｖ
ｉを反転増幅するアンプＡ０１と、さらにそれをゲイン
１で反転増幅して正転出力とするアンプＡ０２とが設け
られている。
【００４１】前記アンプＡ１１側では、入力回路２４の
アンプＡ０１からの出力が入力抵抗Ｒ１１１を介して与
えられ、アンプＡ１２側では、アンプＡ０２からの出力
が入力抵抗Ｒ１２１を介して与えられる。また、アッテ
ネータ３２からのフィードバック信号は、入力抵抗Ｒ１
１２，Ｒ１２２をそれぞれ介して、前記アンプＡ１１，
Ａ１２にそれぞれ入力される。したがって、アンプＡ１
１，Ａ１２の入力側では、入力回路２４からの出力とフ
ィードバック信号とが相互に加算されることになり、前
記加算器２５にも対応する。積分器Ｍ１１，Ｍ１２から
の出力は、アンプＡ１３によって相互に加算される。
アンプＡ０１からの出力が入力抵抗Ｒ１１１を介して与
えられ、アンプＡ１２側では、アンプＡ０２からの出力
が入力抵抗Ｒ１２１を介して与えられる。また、アッテ
ネータ３２からのフィードバック信号は、入力抵抗Ｒ１
１２，Ｒ１２２をそれぞれ介して、前記アンプＡ１１，
Ａ１２にそれぞれ入力される。したがって、アンプＡ１
１，Ａ１２の入力側では、入力回路２４からの出力とフ
ィードバック信号とが相互に加算されることになり、前
記加算器２５にも対応する。積分器Ｍ１１，Ｍ１２から
の出力は、アンプＡ１３によって相互に加算される。
【００４２】アンプＡ１３からの出力は、入力抵抗Ｒ２
１を介して、アンプＡ２を備える第２段目の積分器Ｍ２
に入力される。積分器Ｍ２からの出力は、入力抵抗Ｒ３
１を介して、アンプＡ３を備える第３段目の積分器Ｍ３
に入力される。積分器Ｍ２，Ｍ３間には、抵抗Ｒ２３
１，Ｒ２３２，Ｒ２３３およびアンプＡ２３から成り、
ΔΣ変調における零点制御のための部分負帰還ループが
形成されている。
１を介して、アンプＡ２を備える第２段目の積分器Ｍ２
に入力される。積分器Ｍ２からの出力は、入力抵抗Ｒ３
１を介して、アンプＡ３を備える第３段目の積分器Ｍ３
に入力される。積分器Ｍ２，Ｍ３間には、抵抗Ｒ２３
１，Ｒ２３２，Ｒ２３３およびアンプＡ２３から成り、
ΔΣ変調における零点制御のための部分負帰還ループが
形成されている。
【００４３】積分器Ｍ３からの出力は、入力抵抗Ｒ４１
を介して、アンプＡ４を備える第４段目の積分器Ｍ４に
入力され、その出力は、入力抵抗Ｒ５１を介して、アン
プＡ５を備える第５段目の積分器Ｍ５に入力される。積
分器Ａ４，Ａ５間にも、抵抗Ｒ４５１，Ｒ４５２，Ｒ４
５３およびアンプＡ４５から成り、前記零点制御のため
の部分負帰還ループが形成されている。
を介して、アンプＡ４を備える第４段目の積分器Ｍ４に
入力され、その出力は、入力抵抗Ｒ５１を介して、アン
プＡ５を備える第５段目の積分器Ｍ５に入力される。積
分器Ａ４，Ａ５間にも、抵抗Ｒ４５１，Ｒ４５２，Ｒ４
５３およびアンプＡ４５から成り、前記零点制御のため
の部分負帰還ループが形成されている。
【００４４】前記積分器Ｍ５からの出力は、入力抵抗Ｒ
６１を介して、アンプＡ６を備える第６段目の積分器Ｍ
６に入力され、その出力が、入力抵抗Ｒ７１を介して、
アンプＡ７を備える第７段目の積分器Ｍ７に入力され
る。積分器Ｍ６，Ｍ７間にも、抵抗Ｒ６７１，Ｒ６７
２，Ｒ６７３およびアンプＡ６７から成る零点制御のた
めの部分負帰還ループが形成されている。
６１を介して、アンプＡ６を備える第６段目の積分器Ｍ
６に入力され、その出力が、入力抵抗Ｒ７１を介して、
アンプＡ７を備える第７段目の積分器Ｍ７に入力され
る。積分器Ｍ６，Ｍ７間にも、抵抗Ｒ６７１，Ｒ６７
２，Ｒ６７３およびアンプＡ６７から成る零点制御のた
めの部分負帰還ループが形成されている。
【００４５】各積分器Ｍ１（Ｍ１１とＭ１２とを総称し
て表す），Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７からの
出力は、それぞれ抵抗Ｒ１０，Ｒ２０，Ｒ３０，Ｒ４
０，Ｒ５０，Ｒ６０，Ｒ７０を介して、係数処理されて
相互に加算されることになる。その加算器には、アンプ
Ａ８１から成る負側の加算器と、アンプＡ８２から成る
正側の加算器と、それらの出力を相互に加算するアンプ
Ａ８３から成る加算器とを備えて構成されている。この
図６で示す例では、奇数次の積分器Ｍ１，Ｍ３，５，Ｍ
７からの出力はアンプＡ８１によって加算され、偶数次
の積分器Ｍ２，Ｍ４，Ｍ６からの出力はアンプＡ８２に
よって加算される。アンプＡ８３からの出力が、量子化
器２７に入力される。
て表す），Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７からの
出力は、それぞれ抵抗Ｒ１０，Ｒ２０，Ｒ３０，Ｒ４
０，Ｒ５０，Ｒ６０，Ｒ７０を介して、係数処理されて
相互に加算されることになる。その加算器には、アンプ
Ａ８１から成る負側の加算器と、アンプＡ８２から成る
正側の加算器と、それらの出力を相互に加算するアンプ
Ａ８３から成る加算器とを備えて構成されている。この
図６で示す例では、奇数次の積分器Ｍ１，Ｍ３，５，Ｍ
７からの出力はアンプＡ８１によって加算され、偶数次
の積分器Ｍ２，Ｍ４，Ｍ６からの出力はアンプＡ８２に
よって加算される。アンプＡ８３からの出力が、量子化
器２７に入力される。
【００４６】前記量子化器２７は、２つのヒステリシス
コンパレータＱ１，Ｑ２と、それらの量子化基準値を作
成する抵抗Ｒ１，Ｒ２，Ｒ３とを備えて構成されてい
る。前記抵抗Ｒ１，Ｒ２，Ｒ３の直列回路は、高電位＋
５Ｖ側の電源と、低電位−５Ｖ側の電源との間に介在さ
れている。
コンパレータＱ１，Ｑ２と、それらの量子化基準値を作
成する抵抗Ｒ１，Ｒ２，Ｒ３とを備えて構成されてい
る。前記抵抗Ｒ１，Ｒ２，Ｒ３の直列回路は、高電位＋
５Ｖ側の電源と、低電位−５Ｖ側の電源との間に介在さ
れている。
【００４７】上述のように構成されるスイッチング増幅
器２１において、音源の種類などに対応して、ノイズレ
ベルの低減や発振限界値の拡大などを目的として、積分
器・加算器群２６における、たとえば入力抵抗Ｒ２１，
Ｒ３１，Ｒ４１，Ｒ５１，Ｒ６１，Ｒ７１や、抵抗Ｒ１
０，Ｒ２０，Ｒ３０，Ｒ４０，Ｒ５０，Ｒ６０，Ｒ７０
などの抵抗値である係数値を係数設定回路３３によって
切換えると、切換えられた係数群ａ，ｂまたはｃを表す
スイッチ３５のスイッチング状態はパルスカウント回路
３６に与えられ、前記閾値Ｎ１，Ｎ２が決定される。
器２１において、音源の種類などに対応して、ノイズレ
ベルの低減や発振限界値の拡大などを目的として、積分
器・加算器群２６における、たとえば入力抵抗Ｒ２１，
Ｒ３１，Ｒ４１，Ｒ５１，Ｒ６１，Ｒ７１や、抵抗Ｒ１
０，Ｒ２０，Ｒ３０，Ｒ４０，Ｒ５０，Ｒ６０，Ｒ７０
などの抵抗値である係数値を係数設定回路３３によって
切換えると、切換えられた係数群ａ，ｂまたはｃを表す
スイッチ３５のスイッチング状態はパルスカウント回路
３６に与えられ、前記閾値Ｎ１，Ｎ２が決定される。
【００４８】パルスカウント回路３６は、前記量子化器
２７からの１ビット信号Ｖｏ１，Ｖｏ２がハイレベルで
連続している期間を、前記クロック信号に応答してカウ
ントする。図５で示すΔΣ変調出力において、前記１ビ
ット信号Ｖｏ１のハイレベルは「＋１」に対応し、１ビ
ット信号Ｖｏ２のハイレベルは「−１」に対応し、１ビ
ット信号Ｖｏ１，Ｖｏ２のローレベルは「０」に対応す
る。
２７からの１ビット信号Ｖｏ１，Ｖｏ２がハイレベルで
連続している期間を、前記クロック信号に応答してカウ
ントする。図５で示すΔΣ変調出力において、前記１ビ
ット信号Ｖｏ１のハイレベルは「＋１」に対応し、１ビ
ット信号Ｖｏ２のハイレベルは「−１」に対応し、１ビ
ット信号Ｖｏ１，Ｖｏ２のローレベルは「０」に対応す
る。
【００４９】パルスカウント回路３６は、そのカウント
値が前記閾値Ｎ１またはＮ２以上となると、電源遮断回
路３７を制御して、定電圧スイッチ２９への電源ライン
を遮断する。したがって、前記係数値に応じて発振限界
値が変化しても、その発振限界値を超えると、定電圧ス
イッチ２９への電源ラインが遮断され、前記半導体スイ
ッチング素子Ｑ１１〜Ｑ１４を過電流による素子破壊か
ら確実に保護することができる。
値が前記閾値Ｎ１またはＮ２以上となると、電源遮断回
路３７を制御して、定電圧スイッチ２９への電源ライン
を遮断する。したがって、前記係数値に応じて発振限界
値が変化しても、その発振限界値を超えると、定電圧ス
イッチ２９への電源ラインが遮断され、前記半導体スイ
ッチング素子Ｑ１１〜Ｑ１４を過電流による素子破壊か
ら確実に保護することができる。
【００５０】本発明の実施の他の形態について、図７お
よび図８に基づいて説明すれば以下のとおりである。
よび図８に基づいて説明すれば以下のとおりである。
【００５１】図７は、本発明の実施の他の形態のスイッ
チング増幅器６１の電気的構成を示すブロック図であ
る。このスイッチング増幅器６１は、前述のスイッチン
グ増幅器２１に類似し、対応する部分には同一の参照符
号を付してその説明を省略する。注目すべきは、このス
イッチング増幅器６１では、入力回路２４に関連して、
０信号発生回路６２が設けられていることである。
チング増幅器６１の電気的構成を示すブロック図であ
る。このスイッチング増幅器６１は、前述のスイッチン
グ増幅器２１に類似し、対応する部分には同一の参照符
号を付してその説明を省略する。注目すべきは、このス
イッチング増幅器６１では、入力回路２４に関連して、
０信号発生回路６２が設けられていることである。
【００５２】図８は、前記０信号発生回路６２を含む入
力回路２４の具体的な一構成例を示すブロック図であ
る。０信号発生回路６２は、この図８で示すアナログス
イッチなどで実現され、前記パルスカウント回路３６の
カウント値が前記閾値Ｎ１またはＮ２以上となると、入
力音声信号を０信号に差換える。具体的には、ミュート
スイッチが、前記入力回路２４において、アンプＡ０１
の入力を接地する。
力回路２４の具体的な一構成例を示すブロック図であ
る。０信号発生回路６２は、この図８で示すアナログス
イッチなどで実現され、前記パルスカウント回路３６の
カウント値が前記閾値Ｎ１またはＮ２以上となると、入
力音声信号を０信号に差換える。具体的には、ミュート
スイッチが、前記入力回路２４において、アンプＡ０１
の入力を接地する。
【００５３】したがって、前記入力音声信号が発振限界
値を超えると、積分器・加算器群２６への入力は強制的
に０レベルとされ、発振を抑え、前記半導体スイッチン
グ素子Ｑ１１〜Ｑ１４を過電流による素子破壊から確実
に保護することができる。
値を超えると、積分器・加算器群２６への入力は強制的
に０レベルとされ、発振を抑え、前記半導体スイッチン
グ素子Ｑ１１〜Ｑ１４を過電流による素子破壊から確実
に保護することができる。
【００５４】なお、図８において、前記アナログスイッ
チの接地されている端子に、前記音声信号Ｖｉを抵抗を
介して入力することによって、パルスカウント回路３６
のカウント値が前記閾値Ｎ１またはＮ２以上となったと
き、積分器・加算器群２６への入力を、０レベルとする
のではなく、所定レベルだけ減衰することができる。
チの接地されている端子に、前記音声信号Ｖｉを抵抗を
介して入力することによって、パルスカウント回路３６
のカウント値が前記閾値Ｎ１またはＮ２以上となったと
き、積分器・加算器群２６への入力を、０レベルとする
のではなく、所定レベルだけ減衰することができる。
【００５５】本発明の実施のさらに他の形態について、
図９に基づいて説明すれば以下のとおりである。
図９に基づいて説明すれば以下のとおりである。
【００５６】図９は、本発明の実施のさらに他の形態の
スイッチング増幅器７１の電気的構成を示すブロック図
である。このスイッチング増幅器７１は、前述のスイッ
チング増幅器２１，６１に類似し、対応する部分には同
一の参照符号を付してその説明を省略する。注目すべき
は、このスイッチング増幅器７１では、アッテネータ３
２に関連して、ゲイン変更回路７２が設けられているこ
とである。ゲイン変更回路７２は、前記パルスカウント
回路３６のカウント値が前記閾値Ｎ１またはＮ２以上と
なると、前記アッテネータ３２内の可変抵抗器ＶＲ１，
ＶＲ２の抵抗値を変化し、該アッテネータ３２による減
衰率を小さくして、フィードバックループのゲインを増
大させる。したがって、音声信号Ｖｉから減算される該
フィードバック信号が音声信号Ｖｉよりも大きくなり、
前記発振限界値を超える音声信号Ｖｉに対して、実際の
積分器・加算器群２６への入力を前記発振限界値以下に
抑制し、発振を抑え、前記半導体スイッチング素子Ｑ１
１〜Ｑ１４を過電流による素子破壊から確実に保護する
ことができる。
スイッチング増幅器７１の電気的構成を示すブロック図
である。このスイッチング増幅器７１は、前述のスイッ
チング増幅器２１，６１に類似し、対応する部分には同
一の参照符号を付してその説明を省略する。注目すべき
は、このスイッチング増幅器７１では、アッテネータ３
２に関連して、ゲイン変更回路７２が設けられているこ
とである。ゲイン変更回路７２は、前記パルスカウント
回路３６のカウント値が前記閾値Ｎ１またはＮ２以上と
なると、前記アッテネータ３２内の可変抵抗器ＶＲ１，
ＶＲ２の抵抗値を変化し、該アッテネータ３２による減
衰率を小さくして、フィードバックループのゲインを増
大させる。したがって、音声信号Ｖｉから減算される該
フィードバック信号が音声信号Ｖｉよりも大きくなり、
前記発振限界値を超える音声信号Ｖｉに対して、実際の
積分器・加算器群２６への入力を前記発振限界値以下に
抑制し、発振を抑え、前記半導体スイッチング素子Ｑ１
１〜Ｑ１４を過電流による素子破壊から確実に保護する
ことができる。
【００５７】
【発明の効果】請求項１の発明に係るΔΣ変調を用いる
スイッチング増幅器は、以上のように、ΔΣ変調のため
に用いられる標本化クロックに応答して、変調信号がハ
イレベルまたはローレベルで連続するパルス数をカウン
トし、そのカウント値が予め定める閾値以上であると
き、または予め定める時間当りの前記ハイレベルまたは
ローレベルであるカウント値が予め定める閾値以上であ
るときの少なくともいずれか一方の条件を満足すると
き、ΔΣ変調回路に対する入力信号が発振限界値を超え
た過大レベルであると判断し、スイッチング回路への電
源ラインを遮断する。
スイッチング増幅器は、以上のように、ΔΣ変調のため
に用いられる標本化クロックに応答して、変調信号がハ
イレベルまたはローレベルで連続するパルス数をカウン
トし、そのカウント値が予め定める閾値以上であると
き、または予め定める時間当りの前記ハイレベルまたは
ローレベルであるカウント値が予め定める閾値以上であ
るときの少なくともいずれか一方の条件を満足すると
き、ΔΣ変調回路に対する入力信号が発振限界値を超え
た過大レベルであると判断し、スイッチング回路への電
源ラインを遮断する。
【００５８】それゆえ、半導体電力増幅素子が過電流状
態となることを未然に防止することができ、素子破壊を
防止することができる。
態となることを未然に防止することができ、素子破壊を
防止することができる。
【００５９】また、請求項２の発明に係るΔΣ変調を用
いるスイッチング増幅器は、以上のように、ΔΣ変調の
ために用いられる標本化クロックに応答して、変調信号
がハイレベルまたはローレベルで連続するパルス数をカ
ウントし、そのカウント値が予め定める閾値以上である
とき、または予め定める時間当りの前記ハイレベルまた
はローレベルであるカウント値が予め定める閾値以上で
あるときの少なくともいずれか一方の条件を満足すると
き、ΔΣ変調回路に対する入力信号が発振限界値を超え
た過大レベルであると判断し、入力信号を０信号に差換
え、または入力信号を減衰する。
いるスイッチング増幅器は、以上のように、ΔΣ変調の
ために用いられる標本化クロックに応答して、変調信号
がハイレベルまたはローレベルで連続するパルス数をカ
ウントし、そのカウント値が予め定める閾値以上である
とき、または予め定める時間当りの前記ハイレベルまた
はローレベルであるカウント値が予め定める閾値以上で
あるときの少なくともいずれか一方の条件を満足すると
き、ΔΣ変調回路に対する入力信号が発振限界値を超え
た過大レベルであると判断し、入力信号を０信号に差換
え、または入力信号を減衰する。
【００６０】それゆえ、半導体電力増幅素子が過電流状
態となることを未然に防止することができ、素子破壊を
防止することができる。
態となることを未然に防止することができ、素子破壊を
防止することができる。
【００６１】さらにまた、請求項３の発明に係るΔΣ変
調を用いるスイッチング増幅器は、以上のように、ΔΣ
変調のために用いられる標本化クロックに応答して、変
調信号がハイレベルまたはローレベルで連続するパルス
数をカウントし、そのカウント値が予め定める閾値以上
であるとき、または予め定める時間当りの前記ハイレベ
ルまたはローレベルであるカウント値が予め定める閾値
以上であるときの少なくともいずれか一方の条件を満足
するとき、ΔΣ変調回路に対する入力信号が発振限界値
を超えた過大レベルであると判断し、量子化結果を入力
側へ負帰還するフィードバックループのゲインを増大す
る。
調を用いるスイッチング増幅器は、以上のように、ΔΣ
変調のために用いられる標本化クロックに応答して、変
調信号がハイレベルまたはローレベルで連続するパルス
数をカウントし、そのカウント値が予め定める閾値以上
であるとき、または予め定める時間当りの前記ハイレベ
ルまたはローレベルであるカウント値が予め定める閾値
以上であるときの少なくともいずれか一方の条件を満足
するとき、ΔΣ変調回路に対する入力信号が発振限界値
を超えた過大レベルであると判断し、量子化結果を入力
側へ負帰還するフィードバックループのゲインを増大す
る。
【００６２】それゆえ、入力信号から減算される該フィ
ードバック信号が入力信号よりも大きくなり、前記発振
限界値を超える入力信号に対して、実際のΔΣ変調回路
への入力を前記発振限界値以下に抑制し、スイッチング
回路における前記半導体電力増幅素子の素子破壊を未然
に防止することができる。
ードバック信号が入力信号よりも大きくなり、前記発振
限界値を超える入力信号に対して、実際のΔΣ変調回路
への入力を前記発振限界値以下に抑制し、スイッチング
回路における前記半導体電力増幅素子の素子破壊を未然
に防止することができる。
【００６３】また、請求項４の発明に係るΔΣ変調を用
いるスイッチング増幅器は、以上のように、前記フィー
ドバックループの量子化結果の取出しをスイッチング回
路の出力とし、入力側への帰還をデジタル／アナログ変
換器に代えて減衰器によって行い、前記フィードバック
ゲインの増大を前記減衰器の減衰率を小さくすることで
実現する。
いるスイッチング増幅器は、以上のように、前記フィー
ドバックループの量子化結果の取出しをスイッチング回
路の出力とし、入力側への帰還をデジタル／アナログ変
換器に代えて減衰器によって行い、前記フィードバック
ゲインの増大を前記減衰器の減衰率を小さくすることで
実現する。
【００６４】それゆえ、前記フィードバック信号には、
前記ΔΣ変調回路の量子化ノイズにスイッチング回路の
スイッチングノイズを含めることができ、前記ΔΣ変調
回路からスイッチング回路によって形成されるΔΣ変調
ループでは、これらのノイズを抑制するようにフィード
バック制御を行うことができる。
前記ΔΣ変調回路の量子化ノイズにスイッチング回路の
スイッチングノイズを含めることができ、前記ΔΣ変調
回路からスイッチング回路によって形成されるΔΣ変調
ループでは、これらのノイズを抑制するようにフィード
バック制御を行うことができる。
【００６５】さらにまた、請求項５の発明に係るΔΣ変
調を用いるスイッチング増幅器は、以上のように、前記
閾値を、前記ΔΣ変調回路の発振限界値に対応した値と
し、該ΔΣ変調回路内のパラメータ変化に連動して変化
させ、それぞれのパラメータに対応して発振限界値に対
応させる。
調を用いるスイッチング増幅器は、以上のように、前記
閾値を、前記ΔΣ変調回路の発振限界値に対応した値と
し、該ΔΣ変調回路内のパラメータ変化に連動して変化
させ、それぞれのパラメータに対応して発振限界値に対
応させる。
【００６６】それゆえ、音源等に合わせて前記パラメー
タを変化させると、前記閾値も連動して変化され、発振
限界値を超える過大入力による半導体電力増幅素子の素
子破壊を未然に防止することができる。
タを変化させると、前記閾値も連動して変化され、発振
限界値を超える過大入力による半導体電力増幅素子の素
子破壊を未然に防止することができる。
【図１】本発明の実施の一形態のスイッチング増幅器の
電気的構成を示すブロック図である。
電気的構成を示すブロック図である。
【図２】図１で示すスイッチング増幅器におけるパルス
カウント回路の一構成例を示すブロック図である。
カウント回路の一構成例を示すブロック図である。
【図３】図１で示すスイッチング増幅器におる定電圧ス
イッチの一構成例を示す電気回路図である。
イッチの一構成例を示す電気回路図である。
【図４】図３で示す定電圧スイッチの動作を説明するた
めの波形図である。
めの波形図である。
【図５】図１で示すスイッチング増幅器における電源遮
断定回路の一構成例を示すブロック図である。
断定回路の一構成例を示すブロック図である。
【図６】図１で示すΔΣ変調回路の具体的な一構成例を
示す電気回路図である。
示す電気回路図である。
【図７】本発明の実施の他の形態のスイッチング増幅器
の電気的構成を示すブロック図である。
の電気的構成を示すブロック図である。
【図８】図７で示すスイッチング増幅器における０信号
発生回路の一構成例を含む入力回路の電器回路図であ
る。
発生回路の一構成例を含む入力回路の電器回路図であ
る。
【図９】本発明の実施のさらに他の形態のスイッチング
増幅器の電気的構成を示すブロック図である。
増幅器の電気的構成を示すブロック図である。
【図１０】典型的な従来技術のスイッチング増幅器の電
気的構成を示すブロック図である。
気的構成を示すブロック図である。
【図１１】ΔΣ変調回路における積分器・加算器群の一
構成例を示すブロック図である。
構成例を示すブロック図である。
【図１２】図１１で示すΔΣ変調回路の動作を説明する
ための波形図である。
ための波形図である。
２１，６１，７１ スイッチング増幅器
２２ アナログ信号源
２３ ΔΣ変調回路
２４ 入力回路
２５ 加算器
２６ 積分器・加算器群
２７ 量子化器
２８ クロック発生回路
２９ 定電圧スイッチ（スイッチング回路）
３０ ローパスフィルタ
３１ スピーカ
３２ アッテネータ（フィードバックループ）
３３ 係数設定回路（係数設定手段）
３４ プリセット係数器
３５ スイッチ
３６ パルスカウント回路（パルスカウント手段）
３７ 電源遮断回路（電源遮断手段）
５１ リレー駆動回路
５２，５３ リレー
５２ａ，５３ａ リレースイッチ
５２ｂ，５３ｂ リレーコイル
６２ ０信号発生回路（入力回路）
７２ ゲイン変更回路（ゲイン変更手段）
Ｍ１１，Ｍ１２，Ｍ２〜Ｍ７ 積分器
Ｑ１，Ｑ２ ヒステリシスコンパレータ
Ｑ１１〜Ｑ１４ 半導体スイッチング素子
Ｒ１〜Ｒ３ 抵抗
ＶＲ１，ＶＲ２ 可変抵抗器
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭58−92111（ＪＰ，Ａ)
特開 平４−115722（ＪＰ，Ａ)
特開 平９−294074（ＪＰ，Ａ)
特開 平５−63457（ＪＰ，Ａ)
特開 平５−176387（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 3/217
H03M 3/02
Claims (5)
- 【請求項１】ΔΣ変調回路が入力信号をΔΣ変調し、そ
の変調信号に応答してスイッチング回路が電源からの予
め定める定電圧をスイッチングし、そのスイッチング出
力をローパスフィルタによってアナログ変換して出力す
るΔΣ変調を用いるスイッチング増幅器において、 前記ΔΣ変調のために用いられる標本化クロックに応答
し、前記変調信号のパルス数をカウントするパルスカウ
ント手段と、 前記電源からスイッチング回路への電源ラインに直列に
介在され、前記パルスカウント手段の出力に応答し、前
記変調信号がハイレベルまたはローレベルで連続するカ
ウント値が予め定める閾値以上であるとき、または予め
定める時間当りの前記ハイレベルまたはローレベルであ
るカウント値が予め定める閾値以上であるときの少なく
ともいずれか一方の条件を満足するとき、前記電源ライ
ンを遮断する電源遮断手段とを含むことを特徴とするΔ
Σ変調を用いるスイッチング増幅器。 - 【請求項２】ΔΣ変調回路が入力信号をΔΣ変調し、そ
の変調信号に応答してスイッチング回路が電源からの予
め定める定電圧をスイッチングし、そのスイッチング出
力をローパスフィルタによってアナログ変換して出力す
るΔΣ変調を用いるスイッチング増幅器において、 前記ΔΣ変調のために用いられる標本化クロックに応答
し、前記変調信号のパルス数をカウントするパルスカウ
ント手段と、 前記ΔΣ変調回路への入力信号ラインに介在され、前記
パルスカウント手段の出力に応答し、前記変調信号がハ
イレベルまたはローレベルで連続するカウント値が予め
定める閾値以上であるとき、または予め定める時間当り
の前記ハイレベルまたはローレベルであるカウント値が
予め定める閾値以上であるときの少なくともいずれか一
方の条件を満足するとき、前記入力信号を０信号に差換
え、または入力信号を減衰する入力回路とを含むことを
特徴とするΔΣ変調を用いるスイッチング増幅器。 - 【請求項３】ΔΣ変調回路が入力信号をΔΣ変調し、そ
の変調信号に応答してスイッチング回路が電源からの予
め定める定電圧をスイッチングし、そのスイッチング出
力をローパスフィルタによってアナログ変換して出力す
るΔΣ変調を用いるスイッチング増幅器において、 前記ΔΣ変調のために用いられる標本化クロックに応答
し、前記変調信号のパルス数をカウントするパルスカウ
ント手段と、 前記ΔΣ変調回路における量子化結果の入力側へのフィ
ードバックループに介在され、前記パルスカウント手段
の出力に応答し、前記変調信号がハイレベルまたはロー
レベルで連続するカウント値が予め定める閾値以上であ
るとき、または予め定める時間当りの前記ハイレベルま
たはローレベルであるカウント値が予め定める閾値以上
であるときの少なくともいずれか一方の条件を満足する
とき、前記フィードバックループのゲインを増大させる
ゲイン変更手段とを含むことを特徴とするΔΣ変調を用
いるスイッチング増幅器。 - 【請求項４】前記フィードバックループは、量子化結果
の取出しを前記スイッチング回路の出力とし、前記入力
側への帰還をデジタル／アナログ変換器に代えて減衰器
によって行い、前記フィードバックゲインの増大を前記
減衰器の減衰率を小さくすることで実現することを特徴
とする請求項３記載のΔΣ変調を用いるスイッチング増
幅器。 - 【請求項５】前記閾値は、前記ΔΣ変調回路の発振限界
値に対応した値であり、該ΔΣ変調回路内のパラメータ
変化に連動して変化されることを特徴とする請求項１〜
４のいずれかに記載のΔΣ変調を用いるスイッチング増
幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37211298A JP3445179B2 (ja) | 1998-12-28 | 1998-12-28 | Δς変調を用いるスイッチング増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37211298A JP3445179B2 (ja) | 1998-12-28 | 1998-12-28 | Δς変調を用いるスイッチング増幅器 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001227125A Division JP3473766B2 (ja) | 2001-07-27 | 2001-07-27 | Δς変調回路の発振検知方法及び発振抑制方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000196375A JP2000196375A (ja) | 2000-07-14 |
| JP3445179B2 true JP3445179B2 (ja) | 2003-09-08 |
Family
ID=18499876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37211298A Expired - Lifetime JP3445179B2 (ja) | 1998-12-28 | 1998-12-28 | Δς変調を用いるスイッチング増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3445179B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003021769A1 (fr) * | 2001-09-04 | 2003-03-13 | Shindengen Electric Manufacturing Co., Ltd. | Appareil d'amplification de commutation |
| JP4770292B2 (ja) * | 2004-07-02 | 2011-09-14 | ヤマハ株式会社 | パルス幅変調増幅器 |
| JP4580348B2 (ja) * | 2006-01-31 | 2010-11-10 | 富士通株式会社 | アナログ−デジタル変換器 |
| JP7219581B2 (ja) * | 2018-10-15 | 2023-02-08 | 日清紡マイクロデバイス株式会社 | Ｄ級増幅回路 |
| US11310879B1 (en) * | 2021-02-05 | 2022-04-19 | Monolithic Power Systems, Inc. | Adaptive feedback control in LED driving circuits |
-
1998
- 1998-12-28 JP JP37211298A patent/JP3445179B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000196375A (ja) | 2000-07-14 |
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