JP2002100750A - Ｓｏｉ基板及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 チャージアップによる不具合を低減し得る。
半導体装置形成時に混入する金属不純物等を除去し得
る。 【解決手段】 シリコン基板本体１０の表面に沿って基
板本体内部に形成された埋込みシリコン酸化層１６と、
埋込みシリコン酸化層上の基板本体表面に複数の半導体
装置が形成されるＳＯＩ層１０ａとを備えたＳＯＩ基板
が、埋込みシリコン酸化層が半導体装置同士の隣接が予
定される部分に線幅０．０５〜１０μｍの線状のシリコ
ン非酸化領域１７を有するように形成され、ＳＯＩ層に
シリコン非酸化領域に交差しかつ埋込みシリコン酸化層
に到達する深さを有する、半導体装置同士を絶縁分離す
るための分離酸化層２３が形成され、シリコン非酸化領
域の下部の基板本体内部に基板本体より低抵抗の半導体
層３４が形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＳＩＭＯＸ（Sepa
rarion by IMplanted OXygen）法により作製されたＳＯ
Ｉ（Silicon-On-Insulator）構造を有するＳＯＩ基板の
製造方法に関する。更に詳しくは、ＳＯＩ層に複数の半
導体装置が形成される前のＳＯＩ基板の製造方法に関す
るものである。

【０００２】

【従来の技術】ＳＯＩ基板のなかでＳＩＭＯＸ法により
作製されたＳＯＩ基板は単結晶シリコン基板中に高濃度
の酸素イオン（¹⁶Ｏ⁺）を注入した後、高温でアニール
処理することによりＳｉとＯとを反応させてシリコン基
板内部に埋込みシリコン酸化層を形成することを基本概
念とするものである。しかし、このＳＩＭＯＸ法による
ＳＯＩ基板は埋込みシリコン酸化層によりシリコン基板
が上下に分断されているため、ＳＯＩ層に半導体装置を
形成する時は、各装置間を分離する例えばフィールド酸
化膜と埋込みシリコン酸化層で半導体装置は外部と電気
的に隔離される。このＳＯＩ基板を用いて半導体装置を
形成すると、半導体装置を形成する際に生じる電荷が半
導体装置の形成領域であるＳＯＩ層に過剰に蓄積する現
象（チャージアップ）を起こすため、ゲート酸化膜など
を破壊する不具合を生じたり、半導体装置の形成時に混
入する金属不純物等が装置の特性劣化を引起こす等の問
題を生じる。

【０００３】上記問題を解決する方法として各素子形成
領域にゲッタリング層を設ける方法が提案されている
（特開平１０−３２１７１６）。この方法では、素子間
分離のために設けられた溝の側面に多結晶シリコン層を
設け、素子形成領域に侵入した金属不純物等がこの多結
晶シリコン層にゲッタリングされるようにしている。従
って、金属不純物等による素子特性の劣化が防止され、
信頼性の高い半導体装置を提供することができる。

【０００４】

【発明が解決しようとする課題】しかし、上記特開平１
０−３２１７１６号公報に示す方法では、混入する金属
不純物等を効果的にゲッタリングして素子特性の劣化を
低減することはできるが、チャージアップによる特性劣
化に対しては対応できていない。本発明の目的は、チャ
ージアップによる不具合を低減し得るＳＯＩ基板の製造
方法を提供することにある。本発明の別の目的は、半導
体装置形成時に混入する金属不純物等を除去し得るＳＯ
Ｉ基板の製造方法を提供することにある。

【０００５】

【課題を解決するための手段】請求項１に係る発明は、
図３に示すように、シリコン基板本体１０の表面に沿っ
て基板本体１０内部に形成された埋込みシリコン酸化層
１６と、埋込みシリコン酸化層１６上の基板本体１０表
面に複数の半導体装置が形成されるＳＯＩ層１０ａとを
備えたＳＯＩ基板において、埋込みシリコン酸化層１６
が半導体装置同士の隣接が予定される部分に線幅０．０
５〜１０μｍの線状のシリコン非酸化領域１７を有する
ように形成され、ＳＯＩ層１０ａにシリコン非酸化領域
１７に交差しかつ埋込みシリコン酸化層１６に到達する
深さを有する、半導体装置同士を絶縁分離するための分
離酸化層２３が形成され、シリコン非酸化領域１７の下
部の基板本体１０内部に基板本体１０より低抵抗の半導
体層３４が形成されたことを特徴とするＳＯＩ基板であ
る。請求項１に係る発明では、埋込みシリコン酸化層１
６を半導体装置同士の隣接が予定される部分に線幅０．
０５〜１０μｍの線状のシリコン非酸化領域１７を有す
るように形成したため、半導体装置を形成する際に生じ
るＳＯＩ層１０ａへの電荷の蓄積を防ぐことができる。
ＳＯＩ層１０ａにシリコン非酸化領域１７に交差しかつ
埋込みシリコン酸化層１６に到達する深さを有する半導
体装置同士を絶縁分離するための分離酸化層を形成した
ため、半導体装置同士を電気的に分離できる。シリコン
非酸化領域１７の下部の基板本体１０内部に基板本体１
０より低抵抗の半導体層３４を形成したため、ＳＯＩ層
１０ａに蓄積した電荷の解放を容易にするとともに、半
導体装置の形成時に混入する金属不純物等を低抵抗の半
導体層３４に捕獲することができ、半導体装置形成領域
の清浄を保持できる。

【０００６】請求項２に係る発明は、シリコン基板本体
の表面に沿って基板本体内部に埋込みシリコン酸化層を
形成することにより、埋込みシリコン酸化層上の基板本
体表面にＳＯＩ層を形成した後、ＳＯＩ層に複数の半導
体装置を形成するためのＳＯＩ基板の製造方法におい
て、埋込みシリコン酸化層を半導体装置同士の隣接が予
定される部分に線幅０．０５〜１０μｍの線状のシリコ
ン非酸化領域を有するように形成する工程と、ＳＯＩ層
にシリコン非酸化領域に交差しかつ埋込みシリコン酸化
層に到達する深さを有する、半導体装置同士を絶縁分離
するための分離酸化層を形成する工程と、シリコン非酸
化領域の下部の基板本体内部に基板本体より低抵抗の半
導体層を形成する工程を含むことを特徴とするＳＯＩ基
板の製造方法である。請求項２に係る発明では、埋込み
シリコン酸化層を形成するときに半導体装置同士の隣接
が予定される部分に線幅０．０５〜１０μｍの線状のシ
リコン非酸化領域を形成することにより、シリコン非酸
化領域より半導体装置の形成時に蓄積した電荷を解放で
きる。シリコン非酸化領域は線幅０．０５〜１０μｍで
ある。好ましくは線幅０．２〜２μｍである。線幅が
０．０５μｍ未満ではパターン不良が起こり、線幅が１
０μｍを越えると半導体装置（トランジスタ）形成領域
が減少する不具合がある。ＳＯＩ層に半導体装置同士を
絶縁分離するための分離酸化層を形成することで基板間
の絶縁を図ることができる。シリコン非酸化領域の下部
の基板本体内部に基板本体より低抵抗の半導体層を形成
することにより、この層がデバイス製造時に混入する金
属不純物等を除去するゲッタリング層として機能するた
め、デバイスの動作不良を低減できる。

【０００７】請求項３に係る発明は、請求項２に係る発
明であって、図４に示すように、埋込みシリコン酸化層
１６の形成工程が、シリコン基板本体１０の表面全体に
表面酸化膜１１を形成する工程と、半導体装置同士の隣
接が予定される線幅０．０５〜１０μｍの線状の部分を
残して表面酸化膜１１を除去する工程と、表面酸化膜１
１を除去した基板本体１０の表面上方から酸素イオン１
４を注入する工程と、基板本体１０をアニール処理して
基板本体１０の内部に埋込みシリコン酸化層１６を形成
する工程と、表面酸化膜１１の残部を除去する工程を含
み、図５に示すように、分離酸化層２３の形成工程が、
ＳＯＩ層１０ａ表面全体に表面酸化膜２１を形成する工
程と、半導体装置同士の隣接が予定される線幅０．０５
〜１０μｍの線状の部分の表面酸化膜２１を除去する工
程と、表面酸化膜２１を除去した基板本体１０の表面上
方からエッチング処理して埋込みシリコン酸化層１６に
到達する深さまでＳＯＩ層１０ａを除去する工程と、除
去領域２４にＳＯＩ層１０ａ表面と同じ高さまでシリコ
ン酸化膜を堆積して半導体装置同士を絶縁分離するため
の分離酸化層２３を形成する工程と、表面酸化膜２１の
残部を除去する工程を含み、図６に示すように、低抵抗
の半導体層３４の形成工程が、基板本体１０の表面全体
に表面酸化膜３１を形成する工程と、シリコン非酸化領
域１７の部分の表面酸化膜３１を除去する工程と、表面
酸化膜３１を除去した基板本体１０の表面上方からドー
パント３３を注入してシリコン非酸化領域１７の下部の
基板本体１０内部に基板本体１０より低抵抗の半導体層
３４を形成する工程と、表面酸化膜３１の残部を除去す
る工程を含むＳＯＩ基板の製造方法である。請求項３に
係る発明では、上記工程によりＳＯＩ基板を製造するこ
とにより、半導体装置の形成時におけるチャージアップ
による不具合を低減し、かつ混入した金属不純物等を除
去できるＳＯＩ基板が得られる。

【０００８】

【発明の実施の形態】本発明のＳＯＩ基板はＳＩＭＯＸ
法により製造された半導体装置を形成する前の基板であ
る。このＳＯＩ基板は、図３に示すように、基板本体１
０の内部に形成された埋込みシリコン酸化層１６がシリ
コン非酸化領域１７を有し、シリコン非酸化領域１７の
下方に基板本体１０より低抵抗の半導体層３４が形成さ
れたことを特徴とする。埋込みシリコン酸化層１６にシ
リコン非酸化領域１７が穴のように形成されているた
め、半導体装置などの形成時に蓄積した電荷を解放でき
る。シリコン非酸化領域１７の下方に形成された半導体
層３４が混入した金属不純物等をゲッタリングするため
金属不純物等による半導体装置の特性劣化を抑制し、ま
たこの半導体層３４は基板本体１０よりも低抵抗である
ため、蓄積した電荷を容易に解放することができる。

【０００９】次に本発明のＳＯＩ基板の製造方法につい
て、図面に基づいて、各工程順に説明する。 埋込みシリコン酸化層の形成工程 先ず図４に示すように、シリコン基板本体１０の表面全
体に表面酸化膜１１を形成する（図４（ａ））。この表
面酸化膜１１はシリコン酸化膜（ＳｉＯ₂膜）であり、
基板本体１０を熱酸化することにより、又は化学気相成
長（ＣＶＤ、Chemical Vapor Deposition）法により形
成される。また、表面酸化膜１１の厚さは０．１〜２μ
ｍの範囲内に形成される。表面酸化膜１１の厚さを０．
１〜２μｍの範囲に限定したのは、厚さが０．１μｍ未
満では後述する酸素イオンが表面酸化膜を通過して基板
本体に注入されるおそれがあるためであり、厚さが０．
１〜２μｍの範囲であれば酸素イオンを十分に遮断する
ことができる。

【００１０】次いで、表面酸化膜１１の表面にフォトリ
ソグラフィにより半導体装置同士の隣接が予定される線
幅０．０５〜１０μｍの線状の部分のパターンのレジス
ト層１２を形成する（図４（ｂ）及び図４（ｃ））。表
面酸化膜１１の表面全体にレジスト層を塗布し、このレ
ジスト層１２をフォトマスク１３を用いて露光し（図４
（ｂ））、現像及びリンスを経て、レジスト層１２に上
記パターンを形成する（図４（ｃ））。なお、図４はポ
ジ型レジストを用いているが、ネガ型レジストでもよ
く、ネガ型レジストを用いる場合にはポジ型レジスト層
と逆のパターンのレジスト層を形成する。

【００１１】上記レジスト層１２をマスクにして表面酸
化膜１１を基板本体１０の表面に対して垂直方向に異方
性エッチングを行う（図４（ｄ）及び図４（ｅ））。異
方性エッチングは本実施の形態では反応性イオンエッチ
ングである。反応性イオンエッチングでは、図示しない
が、反応室内に設置された２枚の対向電極のうち下側電
極に基板本体を載せ、これらの電極に高周波電圧を印可
してプラズマを誘起することで、ＣＦ₄またはＳＦ₆等の
エッチングガスより反応性の高いラディカルイオン核種
を形成し、プラズマ及び基板本体に生じる自己バイアス
電位差により基板本体に数十から数百ｅＶの上記ラディ
カルイオンが入射し、このラディカルイオンによるスパ
ッタ作用と化学反応の両方の効果で表面酸化膜のエッチ
ングが進行する。このため、表面酸化膜の内周縁はアン
ダカットのない垂直なエッチング形状となる（図４
（ｅ））。なお、異方性エッチングとして後述するＥＣ
Ｒプラズマエッチングを用いてもよい。エッチング終了
後は、硫酸過水等によりレジスト層１２を除去し（図４
（ｆ））、その後表面酸化膜の表面を洗浄する。

【００１２】次に表面酸化膜１１をマスクにして基板本
体１０の表面に垂直に酸素イオン１４を注入する（図４
（ｇ））。この時の酸素イオン１４の注入条件は注入量
が２×１０¹⁷／ｃｍ²〜２×１０¹⁸／ｃｍ²、好ましくは
２×１０¹⁷／ｃｍ²〜５×１０¹⁷であり、注入エネルギ
が４０ｋｅＶ〜２００ｋｅＶ、好ましくは６０ｋｅＶ〜
１８０ｋｅＶである。酸素イオン１４注入後に、基板本
体１０をアニール処理する（図４（ｈ））。このアニー
ル処理は、基板本体１０をアルゴン及び酸素の混合ガス
雰囲気中、或いは窒素及び酸素の混合ガス雰囲気中で、
１３００℃以上、好ましくは１３５０〜１３８０℃の範
囲内に２〜１０時間保持した後に冷却する処理である。
これにより基板本体１０の酸素イオン１４が注入された
部分の酸化が促進されて、基板本体１０の内部に埋込み
シリコン酸化層１６が形成される。更に上記基板本体１
０をフッ酸アンモニウム水溶液及びフッ酸の混合液（エ
ッチング液）に浸漬して表面酸化膜１１を除去する（図
４（ｉ））。この埋込みシリコン酸化層の形成工程で
は、図１（ａ）に示すように、基板１０内部にシリコン
非酸化領域１７を有する埋込みシリコン酸化層１６が形
成される。図１（ｂ）は図１（ａ）のＡ−Ａ線断面図を
示す。

【００１３】 分離酸化層の形成工程 先ず、図５に示すように、ＳＯＩ層の表面全体１０ａに
表面酸化膜２１を形成する（図５（ａ））。表面酸化膜
の形成は前述したの工程での酸化膜製造方法と同様の
方法を用いてよい。次いで、表面酸化膜２１の表面にフ
ォトリソグラフィにより半導体装置同士の隣接が予定さ
れる線幅０．０５〜１０μｍの線状の部分を除いたパタ
ーンのレジスト層２２を形成する（図５（ｂ）及び図５
（ｃ））。上記レジスト層２２をマスクにして表面酸化
膜２１を基板本体１０の表面に対して垂直方向に異方性
エッチングを行う（図５（ｄ）及び図５（ｅ））。エッ
チング終了後は、硫酸過水等によりレジスト層２２を除
去し（図５（ｆ））、表面酸化膜２１の表面を洗浄す
る。

【００１４】次に表面酸化膜２１をマスクにしてＳＯＩ
層１０ａを基板本体１０の表面に対して垂直方向に異方
性エッチングを行う（図５（ｇ）及び図５（ｈ））。こ
こで行うエッチングはの工程で形成した埋込みシリコ
ン酸化層１６に到達する深さまでエッチングする。これ
によりＳＯＩ層１０ａに除去領域２４（図５（ｈ）点線
部分）が形成される。次に、ＳＯＩ層１０ａに形成され
た除去領域２４にシリコン酸化膜を形成する（図５
（ｉ））。シリコン酸化膜はＣＶＤ法により形成され、
除去領域２４にＳＯＩ層１０ａ表面と同じ高さまで堆積
する。基板本体１０をエッチング液に接触させて基板表
面に沿って表面酸化膜１１を除去する（図５（ｊ））。
この分離酸化層の形成工程では、図２に示すように、半
導体装置同士の隣接が予定される線幅０．０５〜１０μ
ｍの線状の部分に分離酸化層２３が形成される。

【００１５】 低抵抗の半導体層の形成工程 図６に示すように、シリコン基板本体１０の表面全体に
表面酸化膜３１を形成する（図６（ａ））。この表面酸
化膜３１は前述したの工程の表面酸化膜１１及びの
工程の表面酸化膜２１と同様の方法により形成される。
次いで、表面酸化膜３１の表面にフォトリソグラフィに
よりシリコン非酸化領域１７の部分を除いたパターンの
レジスト層３２を形成する（図６（ｂ）及び図６
（ｃ））。上記レジスト層３２をマスクにして表面酸化
膜３１を基板本体１０の表面に対して垂直方向に異方性
エッチングを行う（図６（ｄ）及び図６（ｅ））。エッ
チング終了後は、硫酸過水等によりレジスト層３２を除
去し（図６（ｆ））、その後表面酸化膜３１の表面を洗
浄する。

【００１６】次に表面酸化膜３１をマスクにして基板本
体１０の表面に垂直にドーパント３３を注入する（図６
（ｇ））。ドーパント３３は基板がｎ型であればＰ、Ｓ
ｂ及びＡｓが、基板がｐ型であればＢが選択される。ド
ーパント３３の注入条件は、例えばドーパントがＢの場
合、注入量が１０¹³／ｃｍ²〜１０¹⁶／ｃｍ²、好ましく
は１０¹⁴／ｃｍ²〜１０¹⁵／ｃｍ²であり、注入エネルギ
が４０ｋｅＶ〜３００ｋｅＶ、好ましくは６０ｋｅＶ〜
２００ｋｅＶである。

【００１７】これによりシリコン非酸化領域１７の下部
の基板本体１０内部にドーパント３３が拡散し、基板本
体１０より低抵抗の半導体層３４が形成される。最後に
基板本体１０をフッ酸アンモニウム水溶液及びフッ酸の
混合液（エッチング液）に浸漬して表面酸化膜３１を除
去する（図６（ｈ））。この低抵抗の半導体層の形成工
程では、図３に示すように、シリコン非酸化領域１７の
下部の基板本体１０内部に基板本体１０より低抵抗の半
導体層３４が形成される。このように、上記〜の各
工程により本発明のＳＯＩ基板が製造できる。

【００１８】次に、本発明のＳＯＩ基板を用いて半導体
装置を形成した場合について、図面に基づいて説明す
る。図７（ａ）及び（ｂ）に示すように、ＳＯＩ層１０
ａの上にゲート酸化膜４１を形成し、その上にゲート電
極４２を所定パターンに形成する。しかる後、ゲート電
極４２をマスクとしてイオン注入を行い、ＳＯＩ層１０
ａに所定導電型の不純物拡散層４３，４４を形成する。
形成時に生じた電荷はシリコン非酸化領域１７より基板
下方に向かって解放され、混入した金属不純物等はシリ
コン非酸化領域１７の下方に形成した半導体層３４に捕
獲される。所定パターン形成後はシリコン非酸化領域１
７及びシリコン非酸化領域の上方のＳＯＩ層１０ａをエ
ッチングにより除去し、ＣＶＤ法によりシリコン酸化層
を形成して半導体層３４を埋める。これにより、図８
（ａ）及び（ｂ）に示すように、ゲート電極４２をゲー
ト、一対の不純物拡散層４３，４４をソース／ドレイン
とするＭＯＳトランジスタ４６が形成される。

【００１９】

【発明の効果】以上述べたように、本発明によれば、シ
リコン基板本体の表面に沿って基板本体内部に形成され
た埋込みシリコン酸化層と、埋込みシリコン酸化層上の
基板本体表面に複数の半導体装置が形成されるＳＯＩ層
とを備えたＳＯＩ基板が、埋込みシリコン酸化層を半導
体装置同士の隣接が予定される部分に線幅０．０５〜１
０μｍの線状のシリコン非酸化領域を有するように形成
したので、半導体装置の形成時にＳＯＩ層に電荷が蓄積
するのを防ぎ、ＳＯＩ層にシリコン非酸化領域に交差し
かつ埋込みシリコン酸化層に到達する深さを有する、半
導体装置同士を絶縁分離するための分離酸化層を形成し
たので、半導体装置同士を電気的に分離でき、シリコン
非酸化領域の下部の基板本体内部に基板本体より低抵抗
の半導体層を形成したため、ＳＯＩ層に蓄積した電荷の
解放を容易にするとともに、半導体装置の形成時に混入
する金属不純物等を低抵抗の半導体層に捕獲することが
でき、デバイス領域の清浄を保持できる。従って、半導
体装置形成時に生じるチャージアップによる不具合を低
減し、混入する金属不純物等を除去し得るＳＯＩ基板が
得られる。

【図面の簡単な説明】

【図１】（ａ） シリコン非酸化領域を有する埋込みシ
リコン酸化層が形成されたＳＯＩ基板の断面図。 （ｂ） 図１（ａ）のＡ−Ａ線断面図。

【図２】分離酸化層が形成されたＳＯＩ基板の平面図。

【図３】本発明のＳＯＩ基板の断面図。

【図４】本発明の埋込みシリコン酸化層を形成する工程
を説明する基板の断面図。

【図５】本発明の分離酸化層を形成する工程を説明する
基板の断面図。

【図６】本発明の低抵抗の半導体層を形成する工程を説
明する基板の断面図。

【図７】（ａ） 本発明のＳＯＩ基板を用いて作製され
たトランジスタの断面図。 （ｂ） 図７（ａ）の平面図。

【図８】（ａ） 本発明のＳＯＩ基板を用いて作製され
た低抵抗の半導体層を酸化膜により埋没して各半導体装
置間を分離したトランジスタの断面図。 （ｂ） 図８（ａ）の平面図。

【符号の説明】

１０ シリコン基板本体 １０ａ ＳＯＩ層 １１，２１，３１ 表面酸化膜 １２，２２，３２ レジスト層 １３ フォトマスク １４ 酸素イオン １６ 埋込みシリコン酸化層 １７ シリコン非酸化領域 ２３ 分離酸化層 ２４ 除去領域 ３３ ドーパント ３４ 半導体層

Claims (3)

【特許請求の範囲】
1. 【請求項１】 シリコン基板本体(10)の表面に沿って前
   記基板本体(10)内部に形成された埋込みシリコン酸化層
   (16)と、前記埋込みシリコン酸化層(16)上の前記基板本
   体(10)表面に複数の半導体装置が形成されるＳＯＩ層(1
   0a)とを備えたＳＯＩ基板において、 前記埋込みシリコン酸化層(16)が前記半導体装置同士の
   隣接が予定される部分に線幅０．０５〜１０μｍの線状
   のシリコン非酸化領域(17)を有するように形成され、 前記ＳＯＩ層(10a)に前記シリコン非酸化領域(17)に交
   差しかつ前記埋込みシリコン酸化層(16)に到達する深さ
   を有する、前記半導体装置同士を絶縁分離するための分
   離酸化層(23)が形成され、 前記シリコン非酸化領域(17)の下部の前記基板本体(10)
   内部に前記基板本体(10)より低抵抗の半導体層(34)が形
   成されたことを特徴とするＳＯＩ基板。
2. 【請求項２】 シリコン基板本体(10)の表面に沿って前
   記基板本体(10)内部に埋込みシリコン酸化層(16)を形成
   することにより、前記埋込みシリコン酸化層(16)上の前
   記基板本体(10)表面にＳＯＩ層(10a)を形成した後、前
   記ＳＯＩ層(10a)に複数の半導体装置を形成するための
   ＳＯＩ基板の製造方法において、 前記埋込みシリコン酸化層(16)を前記半導体装置同士の
   隣接が予定される部分に線幅０．０５〜１０μｍの線状
   のシリコン非酸化領域(17)を有するように形成する工程
   と、 前記ＳＯＩ層(10a)に前記シリコン非酸化領域(17)に交
   差しかつ前記埋込みシリコン酸化層(16)に到達する深さ
   を有する、前記半導体装置同士を絶縁分離するための分
   離酸化層(23)を形成する工程と、 前記シリコン非酸化領域(17)の下部の前記基板本体(10)
   内部に前記基板本体(10)より低抵抗の半導体層(34)を形
   成する工程を含むことを特徴とするＳＯＩ基板の製造方
   法。
3. 【請求項３】 埋込みシリコン酸化層(16)の形成工程
   が、シリコン基板本体(10)の表面全体に表面酸化膜(11)
   を形成する工程と、半導体装置同士の隣接が予定される
   線幅０．０５〜１０μｍの線状の部分を残して前記表面
   酸化膜(11)を除去する工程と、前記表面酸化膜(11)を除
   去した基板本体(10)の表面上方から酸素イオン(14)を注
   入する工程と、前記基板本体(10)をアニール処理して前
   記基板本体(10)の内部に埋込みシリコン酸化層(16)を形
   成する工程と、前記表面酸化膜(11)の残部を除去する工
   程を含み、 分離酸化層(23)の形成工程が、ＳＯＩ層(10a)表面全体
   に表面酸化膜(21)を形成する工程と、半導体装置同士の
   隣接が予定される線幅０．０５〜１０μｍの線状の部分
   の表面酸化膜(21)を除去する工程と、前記表面酸化膜(2
   1)を除去した基板本体(10)の表面上方からエッチング処
   理して埋込みシリコン酸化層(16)に到達する深さまで前
   記ＳＯＩ層(10a)を除去する工程と、除去領域(24)にＳ
   ＯＩ層(10a)表面と同じ高さまでシリコン酸化膜を堆積
   して半導体装置同士を絶縁分離するための分離酸化層(2
   3)を形成する工程と、前記表面酸化膜(21)の残部を除去
   する工程を含み、 低抵抗の半導体層(34)の形成工程が、前記基板本体(10)
   の表面全体に表面酸化膜(31)を形成する工程と、シリコ
   ン非酸化領域(17)の部分の前記表面酸化膜(31)を除去す
   る工程と、前記表面酸化膜(31)を除去した基板本体(10)
   の表面上方からドーパント(33)を注入して前記シリコン
   非酸化領域(17)の下部の前記基板本体(10)内部に基板本
   体(10)より低抵抗の半導体層(34)を形成する工程と、前
   記表面酸化膜(31)の残部を除去する工程を含む請求項２
   記載のＳＯＩ基板の製造方法。