JP2002090419A

JP2002090419A - 半導体試験装置

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Publication number: JP2002090419A
Application number: JP2000290356A
Authority: JP
Inventors: Jun Hashimoto; 純橋本
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2000-09-20
Filing date: 2000-09-20
Publication date: 2002-03-27
Anticipated expiration: 2020-09-20
Also published as: JP4378046B2

Abstract

(57)【要約】【課題】キャリブレーションに係る要素の変化を検出す
る手段を備えて、ボード交換に係る校正管理を的確に行
える半導体試験装置を提供する。【解決手段】半導体試験装置自身を校正する機能を備え
る半導体試験装置において、少なくともキャリブレーシ
ョンに係るボードの個々に対して個々のボードを識別で
きるボードＩＤをボードに付与するボードＩＤ付与手段
を具備し、ボードＩＤを備える個々のボードが装着され
ているボードのスロット位置情報を管理するボードスロ
ット位置管理手段を具備し、ボードＩＤ付与手段とボー
ドスロット位置管理手段とに基づいて、各ボード毎にシ
ステム・イニシャライズ若しくはタイミング・キャリブ
レーションの実行の可否を判断し、判断に基づく対象ボ
ードに対して校正を実行する校正実行制御手段を具備す
る半導体試験装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体試験装置
が備える校正（キャリブレーション）の管理を的確に行
える半導体試験装置に関する。特に、校正対象の装置、
例えば交換可能なボードの個々に対して、ボード交換に
係る校正管理を的確に行えるようにする半導体試験装置
に関する。

【０００２】

【従来の技術】図１は半導体試験装置の概念構成図であ
る。この要部構成要素はタイミング発生器ＴＧと、パタ
ーン発生器ＡＬＰＧと、プログラマブル・データ・セレ
クタＰＤＳと、波形整形器ＦＣと、ピンエレクトロニク
スＰＥと、ＰＰＳ６０と、ＶＩ７０と、ＶＯ８０と、論
理比較器ＳＣと、アドレス・フェイル・メモリＡＦＭと
を備える。ここで、半導体試験装置は公知であり技術的
に良く知られている為、本願に係る要部を除き、その他
の信号や構成要素、及びその詳細説明については説明を
要しない。

【０００３】タイミング発生器（Timing Generator）Ｔ
Ｇは、基準となるタイミングエッジのパルスやタイミン
グ情報を発生するものである。例えば、試験周期（テス
トレート）ＲＣＬＫ１や、波形整形用のＡ、Ｂ、Ｃクロ
ック（ＡＣＬＫ〜ＣＣＬＫ）や、ストローブ用や、ドラ
イバ・イネーブル用の信号を発生する。また、タイミン
グエッジの全チャンネル数はシステム構成にもよるが、
数千チャンネルにも及ぶ。この為、複数枚に分割された
同一回路内容のボードが、当該ユニットのボードスロッ
トに実装されて使用に供される。

【０００４】波形整形器ＦＣは、ＡＬＰＧからのパター
ンデータをＰＤＳを介して受けて、ＴＧからのＡ、Ｂ、
Ｃクロックに基づいて、波形モードであるＮＲＺやＲＺ
やＥＯＲ（ＳＢＣ）等の波形を目的とする時間位相関係
で波形整形して出力するものである。また、テスタチャ
ンネルはシステム構成にもよるが、例えば１０００チャ
ンネル以上にも及ぶ。この為、複数枚に分割された同一
回路内容のボードが、当該ユニットのボードスロットに
実装されて使用に供される。尚、パーピン型テスタで
は、テスタピン単位に前記ＦＣ機能と上記ＴＧ機能とを
同一ボードに実装する構成形態のものもある。

【０００５】ＰＰＳ（Programmable Power Supply）６
０は、主にＤＵＴへ直流電源を供給する複数チャンネル
備える可変電源であり、且つ、実用精度の電源電流測定
機能を内蔵している。また、ＰＰＳのチャンネル数はシ
ステム構成にもよるが、数十チャンネル備えている。こ
の為、複数枚に分割された同一回路内容のボードが、当
該ユニットのボードスロットに実装されて使用に供され
る。

【０００６】ＶＩ（Voltage Input）７０は、ピンエレ
クトロニクスＰＥ内に備える多数チャンネルのドライバ
ＤＲへ、所定の直流電圧を個々に供給する。即ち、ＤＵ
Ｔへ印加する波形の出力振幅となるハイ／ローの直流電
圧レベル（ＶＩＨ、ＶＩＬ）を供給する。また、ＶＩの
チャンネル数はシステム構成にもよるが、例えば１００
０チャンネル以上備えている。この為、複数枚に分割さ
れた同一回路内容のボードが、当該ユニットのボードス
ロットに実装されて使用に供される。

【０００７】ＶＯ（Voltage-Output）８０は、ピンエレ
クトロニクスＰＥ内に備える多数チャンネルのコンパレ
ータＣＰへ、所定の直流電圧を個々に供給する。即ち、
ＤＵＴからのアナログ出力信号を論理信号に変換する為
のスレッショルド・レベル電圧となる、基準の比較用電
圧（ＶＯＨ、ＶＯＬ）を供給する。また、ＶＯのチャン
ネル数はシステム構成にもよるが、例えば１０００チャ
ンネル以上備えている。この為、複数枚に分割された同
一回路内容のボードが、当該ユニットのボードスロット
に実装されて使用に供される。

【０００８】上述したように、各ユニットには、同一回
路内容のボードを複数枚実装されているものが多くあ
る。このボードは、当該ユニットの他のボードスロット
に差し替え交換が可能な共通ボード形態となっている。
この為、例えば、デバイス試験に適用されないチャンネ
ルのボードを、適用対象のボードスロットへ移動実装さ
れる場合や、２カ所のボードを入れ替えたりする場合も
ある。また、システムの診断プログラムで不良が特定さ
れたボードは、対応するスペアボードへ直ちに交換され
て、システムの稼働率の低下を最小に抑えるようにして
いる。

【０００９】ところで、同一回路内容のボードであって
も、周知のように、実装部品のばらつきに伴って、回路
の伝搬遅延量の偏差や、リニアリティ誤差や、温度依存
特性のばらつき等がある。また、ボードを実装するスロ
ット位置によって周囲温度に違いが存在する場合があ
る。これらに伴う特性ばらつきは、後述するキャリブレ
ーション機能によって、補正されるようにしている。

【００１０】次に、半導体試験装置はキャリブレーショ
ン機能を備えていて、システム・イニシャライズと、タ
イミング・キャリブレーションとの２種類がある。両者
のキャリブレーション実行（校正実行）について図２を
参照しながら説明する。一方の、システム・イニシャラ
イズは、テスト・プログラムに依存しない要素の補正で
あって、半導体試験装置の電源投入後、所定の安定時間
（例えば３０分）経過後にシステムが、通常、自動的に
システム・イニシャライズ・プログラム”／ＩＮＩＴ”
を起動して実行する。尚、ユーザーからもシステム・イ
ニシャライズ・プログラム”／ＩＮＩＴ”を起動させる
ことができ、昼夜連続稼働されるシステムの場合等に実
用される。このシステム・イニシャライズの主な補正項
目としては、ＴＧの各エッジのスキュー補正、リニアリ
ティ補正、ドライバ出力レベルのオフセット補正、コン
パレータのスレッショルド・レベルの電圧オフセット補
正、その他がある。上記システム・イニシャライズの実
行により得られたイニシャライズ・データ１００は記憶
装置へ保存され、各ユニットが備える補正レジスタや補
正メモリへ所定に設定される。

【００１１】他方のタイミング・キャリブレーション
は、ユーザーのテストプログラムに依存する、主にタイ
ミングに係る要素の補正である。例えば、標準キャリブ
レーション（標準タイミング・キャリブレーション）
と、任意レベル・キャリブレーション（ドライバ任意レ
ベル・タイミング・キャリブレーション）とがある。こ
の起動は、テストプログラム中の”CALL CALB”命令の
記述により起動され、標準キャリブレーションや任意レ
ベル・キャリブレーション等のＣＡＬパラメータの記
述、即ちＣＡＬ条件に基づいて所定に実行される。

【００１２】但し、以前のキャリブレーション実施によ
り生成された同一ＣＡＬ条件のＣＡＬデータが記憶装置
のＣＡＬファイル２００に存在する場合には、今回の環
境温度が所定温度の変化以内であれば、ＣＡＬファイル
２００に保存してある保存ＣＡＬデータを読み出して適
用される結果、実際のＣＡＬ実行とはならない。テスト
プログラムは、種々のタイミング条件に頻繁に変更して
試験実施され得る。これに伴い、タイミング条件の変更
の為にキャリブレーションが”CALL CALB”命令により
起動されるが、２度目以降のキャリブレーション実行
は、上記保存ＣＡＬデータの適用によって、無用のキャ
リブレーション実行時間が削減される。これによって、
デバイス試験のスループットの低下を防止可能としてい
る。尚、タイミング・キャリブレーションの主なＣＡＬ
対象項目としては、例えばドライバ・ピン間スキュー、
コンパレータ・ピン間スキュー、ドライバ・コンパレ
ータ間スキュー、ドライバ I/Oタイミング、その他があ
る。

【００１３】次に、キャリブレーションに関する不具合
について以下に説明する。半導体試験装置は所定の測定
精度を維持する為に、上述したキャリブレーション機能
を備えていて、半導体試験装置の機種によって更新動作
の条件は異なるが、次の更新動作条件で実行されるもの
と仮定する。一方のシステム・イニシャライズ用のイニ
シャライズ・データ１００の更新動作条件としては、電
源を再投入して装置全体の温度が安定した経時後にシス
テム・イニシャライズが実施される。即ち、常に更新さ
れる。このことは、電源を再投入の都度、イニシャライ
ズ・データ１００が更新されるので、その都度リニアリ
ティ補正量やオフセット補正量が変化する可能性があ
る。補正はデジタルデータにより行われる為、例えば最
下位側の１〜２ビットが電源再投入の都度変化する可能
性がある。もしも前記補正量が変化すれば、電源再投入
の前後におけるデバイスの相関性が、例えば±３０〜±
５０ピコ秒異なってくる場合があり得る。このことは、
特に、相関性が重要視される場合においては好ましくな
く、この点において実用上の難点がある。

【００１４】他方のタイミング・キャリブレーション用
のＣＡＬファイル２００は、各ＣＡＬ条件毎に記憶装置
に保存されている。この為、電源再投入後において、テ
ストプログラム中の”CALL CALB”命令により起動され
ても、同一ＣＡＬ条件のものが記憶装置に存在する場合
は、その補正データが適用される為、更新されないこと
になる。ここで、電源の再投入には、単なる操業の停止
後の電源投入と、不具合ボードの交換等のメンテナンス
作業後の電源投入とがある。例えばスペアボードに交換
したり、ボードのスロット位置を入れ替えたりした後の
電源再投入においては、更新されないので、正規の正し
いキャリブレーション状態ではなくなる。この結果、正
確なタイミング精度でデバイス試験が測定されなくなる
可能性がある。

【００１５】ところで、共通的に適用される各ボードは
ボード自身を特定する識別手段を備えていない。この
為、通常は、作業者が全てキャリブレーション更新をす
るように指示したり、交換した当該ボードに係るキャリ
ブレーション更新をするように指示したりしている。し
かしながら、このような人為作業を要することは、デバ
イス試験の信頼性の観点からは好ましくなく、この点で
実用上の難点がある。

【００１６】また、メンテナンス作業の中で、寿命とな
ったユニット電源の交換や、システムを構成するボード
やオプションボード等を増減する場合があり、これらに
伴いユニット電源の電源電圧を調整する場合がある。ま
た、経時変化によりユニット電源の電源電圧が変化する
場合もある。これらに伴って、電源電圧値が更新実行時
の条件とは許容出来ない変化を示す場合がある。このよ
うな場合にも、タイミング・キャリブレーションを実際
に実行させて、更新する必要性が生じる。

【００１７】

【発明が解決しようとする課題】上述説明したように従
来技術においては、単なる操業の停止後の電源再投入な
のか、ボード交換等のメンテナンス作業後の電源再投入
なのか、どのボードを交換したのかが、システム自身が
自動的に認識することができない。これに伴って、第１
に、イニシャライズ・データは常に更新される結果、単
なる電源再投入の場合には、電源再投入の前後における
デバイスの相関性が重要な場合には、以前のＣＡＬ条件
を適用した方が好ましい場合がある。第２に、旧のＣＡ
Ｌ条件のままで、デバイス試験が実施されてしまう可能
性がある。第３に、ユニット電源の電源電圧が変化した
場合においてもＣＡＬ条件を更新した方が望ましい。こ
れらの観点においては、好ましくなく実用上の難点があ
る。そこで、本発明が解決しようとする課題は、キャリ
ブレーションに係る要素の変化を検出する手段を備え
て、ボード交換に係る校正管理を的確に行える半導体試
験装置を提供することである。

【００１８】

【課題を解決するための手段】上記課題を解決するため
に、半導体試験装置自身を校正する機能を備える半導体
試験装置において、少なくともキャリブレーションに係
るボードの個々に対して個々のボードを識別できるボー
ドＩＤを当該ボードに付与するボードＩＤ付与手段を具
備し、ボードＩＤを備える個々のボードが装着されてい
るボードのスロット位置情報を管理するボードスロット
位置管理手段を具備し、上記ボードＩＤ付与手段と上記
ボードスロット位置管理手段とに基づいて、各ボード毎
にシステム・イニシャライズ若しくはタイミング・キャ
リブレーションの実行の可否を判断し、前記判断に基づ
く対象ボードに対して校正（システム・イニシャライズ
若しくはタイミング・キャリブレーションの一方又は両
方の校正）を実行する校正実行制御手段を具備し、以上
を具備することを特徴とする半導体試験装置である。上
記発明によれば、キャリブレーションに係る要素の変化
を検出する手段を備えて、ボード交換に係る校正管理を
的確に行える半導体試験装置が実現できる。

【００１９】上記課題を解決するために、半導体試験装
置自身を校正して測定精度を維持管理するキャリブレー
ション機能を備える半導体試験装置において、少なくと
もキャリブレーションに係るボードの個々に対して個々
のボードを識別できるボードＩＤを当該ボードに付与し
て読出しするボードＩＤ付与手段を具備し、ボードＩＤ
を備える個々のボードが装着されているボードのスロッ
ト位置情報を管理するボードスロット位置管理手段を具
備し、個々のボードＩＤ毎に、システム・イニシャライ
ズ若しくはタイミング・キャリブレーションが実行され
たときの環境情報を保存するキャリブレーション環境情
報管理手段を具備し、上記ボードＩＤ付与手段と上記ボ
ードスロット位置管理手段と上記キャリブレーション環
境情報管理手段とに基づいて、各ボード毎にシステム・
イニシャライズ若しくはタイミング・キャリブレーショ
ンの実行の可否を判断し、前記判断に基づく対象ボード
に対してシステム・イニシャライズ若しくはタイミング
・キャリブレーションの一方又は両方を実行する校正実
行制御手段を具備し、以上を具備することを特徴とする
半導体試験装置がある。

【００２０】また、上述対象とする校正は電源投入後に
行われるシステム・イニシャライズ若しくは試験条件に
依存するタイミング・キャリブレーションの一方を対象
とする校正、又は両方を対象とする校正である、ことを
特徴とする上述半導体試験装置がある。

【００２１】また、上述ボードＩＤ付与手段の一態様と
しては、無電源となっても消えない不揮発性記憶手段
（例えばフラッシュメモリ）を各ボードへ読出し可能に
備え、前記不揮発性記憶手段へ固有のＩＤ値を付与して
適用する、ことを特徴とする上述半導体試験装置があ
る。

【００２２】また、上述ボードスロット位置管理手段の
一態様としては、当該ボードが装着されている装着位置
を示す位置情報を上記不揮発性記憶手段へ格納し、若し
くは半導体試験装置の記憶装置（例えばハードディスク
ＨＤＤ）へボードＩＤに対応付けして格納管理する、こ
とを特徴とする上述半導体試験装置がある。

【００２３】また、上述キャリブレーション環境情報管
理手段の一態様としては、ボードＩＤと、校正実行時の
適用電源の電源電圧Ｖ１、Ｖ２とに基づいて校正実行を
管理する管理手段、を少なくとも備えることを特徴とす
る上述半導体試験装置がある。また、上述キャリブレー
ション環境情報管理手段の一態様としては、ボードＩＤ
と、校正実行時の環境温度Ｔ３とに基づいて校正実行を
管理する管理手段、を少なくとも備えることを特徴とす
る上述半導体試験装置がある。また、上述キャリブレー
ション環境情報管理手段の一態様としては、ボードＩＤ
と、校正実行時のキャリブレーション更新日時Ｄ４とに
基づいて校正実行を管理する管理手段、を少なくとも備
えることを特徴とする上述半導体試験装置がある。

【００２４】また、上述キャリブレーション環境情報管
理手段の一態様としては、ボードＩＤと、上記ボードス
ロット位置管理手段とに基づいて、交換されたボードを
検出し、当該ボードを対象として校正実行を管理する管
理手段、を少なくとも備えることを特徴とする上述半導
体試験装置がある。

【００２５】

【発明の実施の形態】以下に本発明を適用した実施の形
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。
更に、実施の形態で説明されている要素や接続関係の形
容は、一例でありその形容内容のみに限定するものでは
ない。

【００２６】本発明について、図３と図４と図５と図６
と図７と図８と図９とを参照して以下に説明する。尚、
従来構成に対応する要素は同一符号を付し、また重複す
る部位の説明は省略する。

【００２７】本願に係る要部構成は、図３に示すよう
に、校正に係るボードを対象としてボードＩＤ付与手段
ＭＵ１〜ＭＵ６と、記憶装置へボードＩＤ管理ファイル
３００と、を追加して備える構成としている。他は同一
要素であるからして説明を要しない。

【００２８】ボードＩＤ管理ファイル３００の一形態
が、図９に示すボードＩＤのみとする管理情報の例で
は、各装置のボードのスロット位置＃１〜＃５に対し
て、キャリブレーション実行時点に当該スロットへ実装
されていたボードのボードＩＤの情報を更新保存する。
ここで、キャリブレーションを適用するボードはシステ
ム・イニシャライズとタイミング・キャリブレーション
とで異なる場合があり、また両方に適用される場合とが
ある為に、前記ボードＩＤの情報はシステム・イニシャ
ライズ用とタイミング・キャリブレーション用とに分け
て個別に備えておく。図９の場合は、システム・イニシ
ャライズ用とタイミング・キャリブレーション用との両
方とも使用されるボードの場合と仮定する。

【００２９】ボードＩＤの更新は、実際にキャリブレー
ション実行されたボードのみが、当該ボードＩＤを読み
出して管理ファイルの対応する格納位置へ格納して更新
する。この図９では、スロット位置＃１にはボードＩ
Ｄ”８０１”、＃２にはボードＩＤ”８０２”、＃３に
はボードＩＤ”８０３”、＃４にはボードＩＤ”８０
４”、＃５にはボードＩＤ”８０５”、が保存されてい
て、実装ボードと対応しているものと仮定する。

【００３０】ボードＩＤ付与手段は、少なくとも各ボー
ドを個別に特定可能とするボードＩＤを付与して備え
る。この為に、無電源となっても消えない記憶手段、例
えばフラッシュメモリを各ボード毎に備える。ここの具
体例では、校正実行時の管理情報（キャリブレーション
環境情報）、例えば環境温度、電源電圧、更新日時も記
録する例である。前記実行時の管理情報は、キャリブレ
ーション実行時期が異なるので、システム・イニシャラ
イズ用とタイミング・キャリブレーション用とで、別々
に備えるようにし、キャリブレーション実行毎に当該管
理情報を更新する。

【００３１】ここで、図６（ａ）に具体装置構成例とし
て５個のスロット番号と、２つの直流電源ＰＳ１、ＰＳ
２との場合を示す。図に示すスロット番号＃１〜＃５は
同一ボードが実装可能なスロットと仮定し、これに適用
する直流電源ＰＳ１、ＰＳ２が２種類使用されるものと
仮定する。各スロット番号＃１〜＃５には個別のアドレ
スが割り付けられていて、制御ＣＰＵはテスタバスＴＢ
ＵＳを介して個別にフラッシュメモリをアクセスでき
る。従って、スロット番号＃１〜＃５のフラッシュメモ
リの内容であるボードＩＤ値を読み出すことで個別のボ
ードを特定できる。

【００３２】フラッシュメモリに格納する管理情報であ
る記録要素の一形態例を図６（ｂ）に示す。記録要素と
しては、不変情報のボードＩＤ、適用電源の電源電圧Ｖ
１、Ｖ２、環境温度Ｔ３、及びキャリブレーション更新
日時Ｄ４がある。

【００３３】ボードＩＤは、当初にボードＩＤ値が初期
設定され、以後は不変の情報である。ここでは、ボード
ＩＤの値として８０１〜８０５が初期設定されたボード
が実装されているものと仮定する。

【００３４】電源電圧Ｖ１、Ｖ２は、キャリブレーショ
ン実行時における直流電源ＰＳ１、ＰＳ２の電圧を、半
導体試験装置が備える電源電圧モニタ装置で測定して記
録する。ここでは、スロット番号＃１〜＃５の全てが同
時にキャリブレーション実行され、Ｖ１＝５．０１ｖ、
Ｖ２＝−４．５３ｖの同一電圧値が記録されているもの
と仮定する。環境温度Ｔ３は、キャリブレーション実行
時における当該装置の気温を半導体試験装置が備える温
度測定装置で測定した結果を記録する。ここでは、スロ
ット番号＃１〜＃５の全てがキャリブレーション実行さ
れたものとすると、同一の温度値２４．５℃が各々記録
される。キャリブレーション更新日時Ｄ４は、キャリブ
レーション実行時の日付と時間情報とが記録される。

【００３５】尚、上述ではボードＩＤと他の記録要素を
フラッシュメモリ側へ格納する一形態例を示したが、フ
ラッシュメモリへは少なくともボードＩＤのみを格納
し、記憶装置ＨＤＤのボードＩＤ管理ファイル３００側
へはキャリブレーション実行時のボードＩＤと上述管理
情報とを格納する格納形態としても実現できる。

【００３６】上記管理情報を備えることにより、システ
ム・イニシャライズと、タイミング・キャリブレーショ
ンの実行に際して、実際にキャリブレーション実施すべ
きか否か、あるいはキャリブレーション対象のボードを
指定してキャリブレーション実施する、等をシステムが
所望に管理することが可能となる。

【００３７】次に、本発明のタイミング・キャリブレー
ションの処理手順について、図４を参照して説明する。
これは、テストプログラムから”CALL CALB”命令によ
って頻繁に呼び出される。ステップ４０４は、スロット
番号とボードＩＤとの管理情報に基づいて、各スロット
位置のボードＩＤが以前と同一か否かを判定し、もしも
同一であればステップ４０８へ進み、もしも異なるボー
ドＩＤのときはボードが交換されたことを示しているの
でステップ４１０へ進む。例えば、電源再投入後におい
て、図６（ｃ）と、図９との管理情報である、と仮定す
ると、図６Ａに示すスロット位置ではボードＩＤが”８
０９”であり、図９とは異なっている。これからスロッ
ト番号＃５のボードは交換されていることが判る。ま
た、電源再投入後において、図７（ａ）と、図９との管
理情報と仮定すると、図７Ａ、Ｂに示すスロット位置で
はボードＩＤが図９とは異なっている。この場合にはス
ロット番号＃１のボードＩＤが”８０２”であり、＃２
のボードＩＤが”８０１”であるからして、２枚のボー
ドが交換されていることが判る。

【００３８】ステップ４０８は、現時点の装置温度、電
源電圧、更新日時等を受けて、これと各ボード毎に保存
しておいた管理情報とを比較した結果が、所定の許容条
件を越えた場合にはステップ４１２へ進み、それ以外に
はステップ４１４へ進む。第１に、装置温度の場合を示
す。現時点の装置温度を測定し、これと各ボード毎に保
存しておいた環境温度Ｔ３との温度差ΔＴを各々求め、
求めた温度差ΔＴが所望の許容温度以上、例えば±２．
０℃以上の場合にはステップ４１２へ進む。許容温度以
上の例を示す。図７Ｄに示すように、以前のキャリブレ
ーション時の環境温度が２４．０℃とし、現在の装置温
度が２１．９℃と仮定すると、ΔＴ＝２４．０−２１．
９＝２．１℃であるからして許容温度以上として検出さ
れる。これにより、装置温度の変化に伴う誤差要因を最
小限にすることができる。

【００３９】第２に、電源電圧の場合を示す。現時点の
装置の電源電圧Ｖ１、Ｖ２を測定し、これと各ボード毎
に保存しておいた電源電圧Ｖ１、Ｖ２との電圧差ΔＶを
各々求め、求めた電圧差ΔＶが所望の許容電圧以上、例
えば±０．３０ｖ以上の場合にはステップ４１２へ進
む。許容電圧以上の例を示す。図７Ｃに示す以前のキャ
リブレーション時の電源電圧Ｖ１が４．８９Ｖとし、現
在の電源電圧Ｖ１が５．２０ｖと仮定すると、ΔＶ＝
５．２０−４．８９＝０．３１ｖであるからして許容電
圧以上として検出される。これにより、電源電圧の変化
に伴う誤差要因を最小限にすることができる。

【００４０】第３に、更新日時の場合を示す。キャリブ
レーション更新日時Ｄ４の情報を用いて、一定期間毎、
例えば１週間の期間、あるいは１ヶ月の期間、キャリブ
レーション実行されなかった場合は強制的にキャリブレ
ーションを実行させたい場合がある。ボードは何らかの
要因でわずかではあるが、回路の特性が変化してくるも
のがあり、これに伴って、タイミング誤差等を生じる可
能性がある。主にこの経時変化に伴う誤差を防止するも
のである。この検出は、現在の日時情報をシステムから
得て、各ボードのキャリブレーション更新日時Ｄ４との
差を算出し、得られた結果が所定期間以上となるボード
が存在した場合は、ステップ４１２へ進む。これによ
り、経時変化に伴う誤差要因を最小限にすることができ
る。

【００４１】ステップ４１０は、ボード交換されたボー
ド、即ち当該スロットにおいて以前と異なるボードＩＤ
のボードを対象としてタイミング・キャリブレーション
を実行して生成した当該ＣＡＬ条件のＣＡＬファイルを
更新保存し、且つ、各ボードのキャリブレーション環境
情報を更新する。尚、前記は更新すべき特定ボードを対
象としてキャリブレーション実行する具体例であった
が、要求される測定精度とデバイス試験のスループット
との兼ね合いにもよるが、所望により、当該ボード以外
の他のボードも含めて一括して全ボードをキャリブレー
ション実行して更新保存するキャリブレーション形態と
しても良い。

【００４２】ステップ４１２は、許容条件を越えた場合
であり、対象ボードのタイミング・キャリブレーション
を実行して生成した当該ＣＡＬ条件のＣＡＬファイルを
更新保存し、且つ、対応するボードのキャリブレーショ
ン環境情報を更新する。尚、所望により、当該ボード以
外の他のボードも含めて一括して全ボードをキャリブレ
ーション実行して更新保存するキャリブレーション形態
としても良い。

【００４３】ステップ４１４は、更新条件が存在しない
ので、実際のキャリブレーションを行わずに終了する。
通常、テストプログラムからは”CALL CALB”命令によ
って頻繁に呼び出される。しかし、同一キャリブレーシ
ョン条件では一度キャリブレーション実行すれば足りる
ので、多くの場合は、この何もしないで終了する処理と
なる。

【００４４】次に、図５に示す本発明のシステム・イニ
シャライズの処理手順を示して説明する。これは、電源
再投入後の所定経時後に起動される。ステップ３０２
は、電源投入後、システムが安定状態に至る迄の所定経
時待ちである。

【００４５】ステップ３０４は、スロット番号とボード
ＩＤとの管理情報に基づいて、各スロット位置のボード
ＩＤが以前と同一か否かを判定し、もしも同一であれば
ステップ３０８へ進み、もしも異なるボードＩＤのとき
はボードが交換されたことを示しているのでステップ３
１０へ進む。これによれば、ボード交換の有無を検出で
きる利点が得られる。ここで、ボード交換の検出例を示
す。電源再投入後において、上述と同様にして、図６
（ｃ）と、図９との管理情報と仮定すると、図６Ａに示
すスロット番号＃５ではボードＩＤが”８０９”であ
り、図９の”８０５”とは異なっている。これからスロ
ット番号＃５のボードは交換されていることが判る。

【００４６】ステップ３０８は、現時点の装置温度、電
源電圧、更新日時等を受けて、これと各ボード毎に保存
しておいた管理情報とを比較した結果が、所定の許容条
件を越えた場合にはステップ３１２へ進み、それ以外に
はステップ３１４へ進む。

【００４７】ステップ３１０は、ボード交換されたボー
ド、即ち当該スロットにおいて以前と異なるボードＩＤ
のボードを対象としてシステム・イニシャライズを実行
して得た補正値であるイニシャライズ・データ１００を
更新保存し、且つ、各ボードのキャリブレーション環境
情報を更新する。尚、所望により、当該ボード以外の他
のボードも含めて一括して全ボードをシステム・イニシ
ャライズを実行して更新保存する形態がある。

【００４８】ステップ３１２は、許容条件を越えた場合
であり、対象ボードのシステム・イニシャライズを実行
して得た補正値であるイニシャライズ・データ１００を
更新保存し、且つ、対応するボードのキャリブレーショ
ン環境情報を更新する。尚、所望により、当該ボード以
外の他のボードも含めて一括して全ボードをシステム・
イニシャライズを実行して更新保存する形態がある。

【００４９】ステップ３１４は、更新条件が存在しない
ので、実際のシステム・イニシャライズを行わずに終了
する。これによれば、単なる電源のＯＮ／ＯＦＦの場合
にはイニシャライズ・データ１００が更新されないよう
にできることとなる結果、特に、電源再投入の前後にお
けるデバイスの相関性が維持される利点が得られること
となり、相関性が特に重要視される場合においては大き
な利点となる。

【００５０】尚、本発明の技術的思想は、上述実施の形
態の具体構成例、接続形態例に限定されるものではな
い。更に、本発明の技術的思想に基づき、上述実施の形
態を適宜変形して広汎に応用してもよい。例えば、キャ
リブレーション環境情報を取得して判定処理する手段を
備えず、ボードＩＤ付与手段を備えるようにしても良
い。この場合にもボード交換の有無が検出されるからし
て、システム・イニシャライズやタイミング・キャリブ
レーションの実行の可否を的確に判断できる大きな利点
が得られる。

【００５１】また、上述実施例では、キャリブレーショ
ン環境情報として、直流電源の電源電圧と、環境温度Ｔ
３とを適用する具体例で説明したが、恒温装置を備える
半導体試験装置の場合には、所望により環境温度Ｔ３の
要素は削除しても良い。

【００５２】また、上述実施例では、キャリブレーショ
ン環境情報の格納場所として図６、図７に示すように、
各ボードのフラッシュメモリへ格納する具体例で説明し
たが、所望により、図８に示すように、記憶装置のボー
ドＩＤ管理ファイル３００側へキャリブレーション環境
情報を格納するようにしても良い。この場合にも上述と
ほぼ同等の機能が実現できる。

【００５３】

【発明の効果】本発明は、上述の説明内容からして、下
記に記載される効果を奏する。上述説明したように本発
明によれば、個々のボードを識別する固有のボードＩＤ
を付与するボードＩＤ付与手段を備え、このボードＩＤ
により各ボードスロットのボードが交換されたか否かを
検出することにより、システム・イニシャライズやタイ
ミング・キャリブレーションの実行の可否を的確に判断
できる大きな利点が得られる。これにより、無用なキャ
リブレーションの実行が除外されて、常に最良のキャリ
ブレーション状態でデバイス試験が行える利点が得られ
る。また、人為的なキャリブレーションミスも解消でき
る利点が得られる。

【００５４】また、ボード交換の有無をシステムが認識
可能となる利点が得られる。これにより、電源再投入後
において、キャリブレーション不要なボードに対しては
キャリブレーションを除外することが可能となる利点が
得られ、必要とするボードのみを対象としてシステム・
イニシャライズやタイミング・キャリブレーションを実
施すれば良いこととなる利点が得られる。更に、無用な
キャリブレーションの実行が除外できる利点が得られる
結果、特に、電源再投入の前後におけるデバイスの相関
性を維持したい場合には好ましく有利である。

【００５５】更に、キャリブレーション環境情報を格納
する手段を備える場合には、装置の現在の環境温度や電
源電圧等の環境条件が以前のキャリブレーション実行時
点の環境条件と所定以上変化したことを検出可能となる
結果、環境条件の変化に伴うシステム・イニシャライズ
やタイミング・キャリブレーションの実行の可否につい
ても的確に判断できる大きな利点が得られる。これによ
り、無用なキャリブレーション実行が回避され、且つ、
常に最良のキャリブレーション状態でデバイス試験が行
える利点が得られる。従って、本発明の技術的効果は大
であり、産業上の経済効果も大である。

【図面の簡単な説明】

【図１】従来の、半導体試験装置の概念構成図。

【図２】システム・イニシャライズと、タイミング・キ
ャリブレーションとを説明する図。

【図３】本発明の、半導体試験装置の概念構成図。

【図４】本発明の、タイミング・キャリブレーションの
処理手順。

【図５】本発明の、システム・イニシャライズの処理手
順。

【図６】スロット番号と使用する直流電源の説明図と、
本発明の、フラッシュメモリに格納する格納データ例。

【図７】本発明の、フラッシュメモリに格納する他の格
納データ例。

【図８】本発明の、キャリブレーション環境情報の格納
場所として、記憶装置側への格納を示す他の格納形態
例。

【図９】本発明の、図６又は図７に対応して、記憶装置
へ格納する管理情報の例。

【符号の説明】

ＭＵ１〜ＭＵ６ボードＩＤ付与手段ＰＳ１，ＰＳ２直流電源６０ＰＰＳ（Programmable Power Supply）７０ＶＩ（Voltage Input）８０ＶＯ（Voltage-Output）１００イニシャライズ・データ２００ＣＡＬファイル３００ボードＩＤ管理ファイルＤＵＴ被試験デバイスＦＣ波形整形器ＰＥピンエレクトロニクスＳＣ論理比較器ＴＢＵＳテスタバスＴＧタイミング発生器

Claims

【特許請求の範囲】

【請求項１】半導体試験装置自身を校正する機能を備
える半導体試験装置において、少なくともキャリブレーションに係るボードの個々に対
して個々のボードを識別できるボードＩＤを当該ボード
に付与するボードＩＤ付与手段と、ボードＩＤを備える個々のボードが装着されているボー
ドのスロット位置情報を管理するボードスロット位置管
理手段と、該ボードＩＤ付与手段と該ボードスロット位置管理手段
とに基づいて、各ボード毎にシステム・イニシャライズ
若しくはタイミング・キャリブレーションの実行の可否
を判断し、前記判断に基づく対象ボードに対して校正を
実行する校正実行制御手段と、を具備することを特徴とする半導体試験装置。
【請求項２】半導体試験装置自身を校正して測定精度
を維持管理するキャリブレーション機能を備える半導体
試験装置において、少なくともキャリブレーションに係るボードの個々に対
して個々のボードを識別できるボードＩＤを当該ボード
に付与するボードＩＤ付与手段と、ボードＩＤを備える個々のボードが装着されているボー
ドのスロット位置情報を管理するボードスロット位置管
理手段と、個々のボードＩＤ毎に、システム・イニシャライズ若し
くはタイミング・キャリブレーションが実行されたとき
の環境情報を保存するキャリブレーション環境情報管理
手段と、該ボードＩＤ付与手段と該ボードスロット位置管理手段
と該キャリブレーション環境情報管理手段とに基づい
て、各ボード毎にシステム・イニシャライズ若しくはタ
イミング・キャリブレーションの実行の可否を判断し、
前記判断に基づく対象ボードに対してシステム・イニシ
ャライズ若しくはタイミング・キャリブレーションの一
方又は両方を実行する校正実行制御手段と、を具備することを特徴とする半導体試験装置。
【請求項３】対象とする校正は電源投入後に行われる
システム・イニシャライズ若しくはタイミング・キャリ
ブレーションの一方を対象とする校正、又は両方を対象
とする校正である、ことを特徴とする請求項１又は２記
載の半導体試験装置。
【請求項４】該ボードＩＤ付与手段は、無電源となっ
ても消えない不揮発性記憶手段を各ボードへ備え、該不
揮発性記憶手段へ固有のＩＤ値を付与して適用する、こ
とを特徴とする請求項１又は２記載の半導体試験装置。
【請求項５】該ボードスロット位置管理手段は、当該
ボードが装着されている装着位置を示す位置情報を該不
揮発性記憶手段へ格納し、若しくは半導体試験装置の記
憶装置へボードＩＤに対応付けして格納管理する、こと
を特徴とする請求項１又は２記載の半導体試験装置。
【請求項６】該キャリブレーション環境情報管理手段
は、ボードＩＤと、校正実行時の適用電源の電源電圧と
に基づいて校正実行を管理する管理手段、を少なくとも
備えることを特徴とする請求項２記載の半導体試験装
置。
【請求項７】該キャリブレーション環境情報管理手段
は、ボードＩＤと、校正実行時の環境温度とに基づいて
校正実行を管理する管理手段、を少なくとも備えること
を特徴とする請求項２記載の半導体試験装置。
【請求項８】該キャリブレーション環境情報管理手段
は、ボードＩＤと、校正実行時のキャリブレーション更
新日時とに基づいて校正実行を管理する管理手段、を少
なくとも備えることを特徴とする請求項２記載の半導体
試験装置。
【請求項９】該キャリブレーション環境情報管理手段
は、ボードＩＤと、該ボードスロット位置管理手段とに
基づいて、交換されたボードを検出し、当該ボードを対
象として校正実行を管理する管理手段、を少なくとも備
えることを特徴とする請求項２記載の半導体試験装置。