JP2002064984A - インバータ制御回路 - Google Patents
インバータ制御回路Info
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- JP2002064984A JP2002064984A JP2000249464A JP2000249464A JP2002064984A JP 2002064984 A JP2002064984 A JP 2002064984A JP 2000249464 A JP2000249464 A JP 2000249464A JP 2000249464 A JP2000249464 A JP 2000249464A JP 2002064984 A JP2002064984 A JP 2002064984A
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- reset
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- reset signal
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Abstract
(57)【要約】
【課題】 スイッチングパワー素子を短絡させることな
く、安全にリセット動作を行なう。 【解決手段】 リセット信号遅延回路１０４は、リセッ
ト信号１１０がオンとなった場合には、ゲートドライブ
回路１０２をリセットするゲートドライブリセット信号
１１４をオンするタイミングよりも、ＰＷＭ発生回路１
０１をリセットするＰＷＭリセット信号１１３をオンす
るタイミングを所定の時間Ｔだけ遅らせ、リセット信号
１１０がオフとなった場合には、ＰＷＭ発生回路１０１
をリセットするＰＷＭリセット信号１１３をオフするタ
イミングよりも、ゲートドライブ回路１０２をリセット
するゲートドライブリセット信号１１４をオフするタイ
ミングを所定の時間Ｔだけ遅らせる。つまり、ＰＷＭ発
生回路１０１がリセットされている間は確実にゲートド
ライブ回路１０２をリセットしておく。
く、安全にリセット動作を行なう。 【解決手段】 リセット信号遅延回路１０４は、リセッ
ト信号１１０がオンとなった場合には、ゲートドライブ
回路１０２をリセットするゲートドライブリセット信号
１１４をオンするタイミングよりも、ＰＷＭ発生回路１
０１をリセットするＰＷＭリセット信号１１３をオンす
るタイミングを所定の時間Ｔだけ遅らせ、リセット信号
１１０がオフとなった場合には、ＰＷＭ発生回路１０１
をリセットするＰＷＭリセット信号１１３をオフするタ
イミングよりも、ゲートドライブ回路１０２をリセット
するゲートドライブリセット信号１１４をオフするタイ
ミングを所定の時間Ｔだけ遅らせる。つまり、ＰＷＭ発
生回路１０１がリセットされている間は確実にゲートド
ライブ回路１０２をリセットしておく。
Description
【０００１】
【発明の属する技術分野】本発明は、スイッチングパワ
ー素子をオン・オフすることによってモータ等の負荷の
制御を行なうインバータ制御回路に関する。
ー素子をオン・オフすることによってモータ等の負荷の
制御を行なうインバータ制御回路に関する。
【０００２】
【従来の技術】図３は、特開平０６−０７０５５２号公
報に記載されているインバータ装置の構成を示す回路図
である。図３に示すように、このインバータ装置では、
直流電源１０から出力される直流電力は、インバータ回
路２を介して交流電力に変換されて負荷３に供給されて
いる。
報に記載されているインバータ装置の構成を示す回路図
である。図３に示すように、このインバータ装置では、
直流電源１０から出力される直流電力は、インバータ回
路２を介して交流電力に変換されて負荷３に供給されて
いる。
【０００３】インバータ回路２は、パルス幅変調（以降
ＰＷＭ）インバータ２１と、直流コンデンサ２２とか
ら構成されている。出力電圧検出器４は、インバータ回
路２の出力電圧を検出する。ゲート制御回路５は、保護
検出回路６と制御演算回路５１とゲートパルス発生回路
５２と三角波発生回路５３とから構成されている。制御
演算回路５１は、電圧基準値Ｖrefと出力電圧検出器４
とから得られる検出電圧Ｖoutとを比較して出力電圧指
令値Ｖ*を出力する。ゲートパルス発生回路５２は、出
力電圧指令値Ｖ*と三角波発生回路５３で作られる三角
波信号Ｔｒとを比較することによってゲート信号ＧＴを
作成する。保護検出回路６は、三角波発生回路５３から
出力される三角波信号Ｔｒを監視して、三角波信号Ｔｒ
の消滅を検出した場合には、ＰＷＭインバータ２１によ
る異常電圧の出力を防止するために保護依頼信号ＧＢを
ＰＷＭインバータ２１に出力する。
ＰＷＭ）インバータ２１と、直流コンデンサ２２とか
ら構成されている。出力電圧検出器４は、インバータ回
路２の出力電圧を検出する。ゲート制御回路５は、保護
検出回路６と制御演算回路５１とゲートパルス発生回路
５２と三角波発生回路５３とから構成されている。制御
演算回路５１は、電圧基準値Ｖrefと出力電圧検出器４
とから得られる検出電圧Ｖoutとを比較して出力電圧指
令値Ｖ*を出力する。ゲートパルス発生回路５２は、出
力電圧指令値Ｖ*と三角波発生回路５３で作られる三角
波信号Ｔｒとを比較することによってゲート信号ＧＴを
作成する。保護検出回路６は、三角波発生回路５３から
出力される三角波信号Ｔｒを監視して、三角波信号Ｔｒ
の消滅を検出した場合には、ＰＷＭインバータ２１によ
る異常電圧の出力を防止するために保護依頼信号ＧＢを
ＰＷＭインバータ２１に出力する。
【０００４】つまり、このインバータ装置では、三角波
発生回路５３より出力される三角波信号Ｔｒが故障など
により消滅した場合でもゲート制御回路５が三角波信号
Ｔｒの消滅を検出することによって、ゲートブロック信
号として保護依頼信号ＧＢを出力し、ＰＷＭインバータ
２１による異常電圧の出力を防止している。
発生回路５３より出力される三角波信号Ｔｒが故障など
により消滅した場合でもゲート制御回路５が三角波信号
Ｔｒの消滅を検出することによって、ゲートブロック信
号として保護依頼信号ＧＢを出力し、ＰＷＭインバータ
２１による異常電圧の出力を防止している。
【０００５】また、スイッチングパワー素子をオンオフ
することによってモータ等の負荷の制御を行なうインバ
ータ装置では、正極側のスイッチングパワー素子と負極
側のスイッチングパワー素子が同時にオンすることによ
って発生するスイッチングパワー素子の短絡がインバー
タ装置の故障を発生させる原因の１つとなる。
することによってモータ等の負荷の制御を行なうインバ
ータ装置では、正極側のスイッチングパワー素子と負極
側のスイッチングパワー素子が同時にオンすることによ
って発生するスイッチングパワー素子の短絡がインバー
タ装置の故障を発生させる原因の１つとなる。
【０００６】図４は、従来のインバータ制御回路の構成
を示す回路図である。図４に示すように、従来のインバ
ータ制御回路１は、ＰＷＭ発生回路１０１と、ゲートド
ライブ回路１０２とから構成されている。ＰＷＭ発生回
路１０１は、ＰＷＭ信号１１１、１２１をゲートドライ
ブ回路１０２に出力している。ＰＷＭ信号１１１は、正
極側にあるスイッチングパワー素子を駆動するゲートド
ライブ信号１１２を作成するための信号である。また、
ＰＷＭ信号１２１は、正極側にあるスイッチングパワー
素子を駆動するゲートドライブ信号２１２を作成するた
めの信号である。 ゲートドライブ回路１０２は、入力
したＰＷＭ信号１１１、１２１をそれぞれゲートドライ
ブ信号１１２、２１２に変換してスイッチングパワー素
子１０３に出力している。スイッチングパワー素子１０
３は、前述のように、ゲートドライブ信号１１２、２１
２によって駆動される。
を示す回路図である。図４に示すように、従来のインバ
ータ制御回路１は、ＰＷＭ発生回路１０１と、ゲートド
ライブ回路１０２とから構成されている。ＰＷＭ発生回
路１０１は、ＰＷＭ信号１１１、１２１をゲートドライ
ブ回路１０２に出力している。ＰＷＭ信号１１１は、正
極側にあるスイッチングパワー素子を駆動するゲートド
ライブ信号１１２を作成するための信号である。また、
ＰＷＭ信号１２１は、正極側にあるスイッチングパワー
素子を駆動するゲートドライブ信号２１２を作成するた
めの信号である。 ゲートドライブ回路１０２は、入力
したＰＷＭ信号１１１、１２１をそれぞれゲートドライ
ブ信号１１２、２１２に変換してスイッチングパワー素
子１０３に出力している。スイッチングパワー素子１０
３は、前述のように、ゲートドライブ信号１１２、２１
２によって駆動される。
【０００７】また、ＰＷＭ発生回路１０１およびゲート
ドライブ回路１０２には、リセット信号１１０が入力さ
れる。リセット信号１１０は、ＰＷＭ発生回路１０１お
よびゲートドライブ回路１０２をリセットするための信
号であり、インバータ制御回路の電源投入時や、強制リ
セット時や、異常発生時に一定時間だけオンされる。
ドライブ回路１０２には、リセット信号１１０が入力さ
れる。リセット信号１１０は、ＰＷＭ発生回路１０１お
よびゲートドライブ回路１０２をリセットするための信
号であり、インバータ制御回路の電源投入時や、強制リ
セット時や、異常発生時に一定時間だけオンされる。
【０００８】図５は、図４のインバータ制御回路１の動
作を示すタイミングチャートである。図５に示すよう
に、このインバータ制御回路１では、リセット信号１１
０がオンになると、ＰＷＭ発生回路１０１およびゲート
ドライブ回路１０２は同時にリセットされる。ＰＷＭ発
生回路１０１はリセットされると、出力するＰＷＭ信号
１１１、１２１はともにオフとなり、ゲートドライブ回
路１０２は、リセットされると、出力するゲートドライ
ブ信号１１２、２１２はともにオフとなる。また、リセ
ット信号１１０がオフになるとＰＷＭ発生回路１０１お
よびゲートドライブ回路１０２のリセットが同時に解除
され、ＰＷＭ発生回路１０１はリセットが解除される
と、ＰＷＭ信号１１１、１２１の制御を開始する。ま
た、ゲートドライブ回路１０２は、リセットが解除され
ると、出力するゲートドライブ信号１１２、２１２の制
御を開始する。
作を示すタイミングチャートである。図５に示すよう
に、このインバータ制御回路１では、リセット信号１１
０がオンになると、ＰＷＭ発生回路１０１およびゲート
ドライブ回路１０２は同時にリセットされる。ＰＷＭ発
生回路１０１はリセットされると、出力するＰＷＭ信号
１１１、１２１はともにオフとなり、ゲートドライブ回
路１０２は、リセットされると、出力するゲートドライ
ブ信号１１２、２１２はともにオフとなる。また、リセ
ット信号１１０がオフになるとＰＷＭ発生回路１０１お
よびゲートドライブ回路１０２のリセットが同時に解除
され、ＰＷＭ発生回路１０１はリセットが解除される
と、ＰＷＭ信号１１１、１２１の制御を開始する。ま
た、ゲートドライブ回路１０２は、リセットが解除され
ると、出力するゲートドライブ信号１１２、２１２の制
御を開始する。
【０００９】しかしながら、インバータ制御回路１で
は、リセット信号１１０がオンになってＰＷＭ発生回路
１０１およびゲートドライブ回路１０２が同時にリセッ
トされたときには、これらの回路の内部の遅延時間の差
によって、正極側のスイッチングパワー素子１０３と負
極側のスイッチングパワー素子１０３が同時にオンして
スイッチングパワー素子１０３が短絡する場合がある。
は、リセット信号１１０がオンになってＰＷＭ発生回路
１０１およびゲートドライブ回路１０２が同時にリセッ
トされたときには、これらの回路の内部の遅延時間の差
によって、正極側のスイッチングパワー素子１０３と負
極側のスイッチングパワー素子１０３が同時にオンして
スイッチングパワー素子１０３が短絡する場合がある。
【００１０】図６は、リセット信号１１０が入力される
際の図４のインバータ制御回路１の動作を示すタイミン
グチャートである。図６（ａ）は、ＰＷＭ発生回路１０
１およびゲートドライブ回路１０２の内部の遅延時間が
小さい場合のタイミングチャートであり、図６（ｂ）
は、ＰＷＭ発生回路１０１およびゲートドライブ回路１
０２の内部の遅延時間が大きい場合のタイミングチャー
トである。
際の図４のインバータ制御回路１の動作を示すタイミン
グチャートである。図６（ａ）は、ＰＷＭ発生回路１０
１およびゲートドライブ回路１０２の内部の遅延時間が
小さい場合のタイミングチャートであり、図６（ｂ）
は、ＰＷＭ発生回路１０１およびゲートドライブ回路１
０２の内部の遅延時間が大きい場合のタイミングチャー
トである。
【００１１】図６（ａ）に示すように、ＰＷＭ発生回路
１０１およびゲートドライブ回路１０２の内部の遅延時
間が小さい場合には、リセット信号１１０が入力される
と、ＰＷＭ発生回路１０１およびゲートドライブ回路１
０２は即座にリセットされＰＷＭ信号１１１およびゲー
トドライブ信号１１２も即座に全てオフとなる。
１０１およびゲートドライブ回路１０２の内部の遅延時
間が小さい場合には、リセット信号１１０が入力される
と、ＰＷＭ発生回路１０１およびゲートドライブ回路１
０２は即座にリセットされＰＷＭ信号１１１およびゲー
トドライブ信号１１２も即座に全てオフとなる。
【００１２】しかしながら、図６（ｂ）に示すように、
ＰＷＭ発生回路１０１およびゲートドライブ回路１０２
の内部の遅延時間にばらつきがあり、ゲートドライブ回
路１０２のリセットのタイミングがＰＷＭ発生回路１０
１のリセットのタイミングよりも遅い場合には、ＰＷＭ
発生回路１０１がリセットされてからゲートドライブ回
路１０２がリセットされるまでの間に、正極側のスイッ
チングパワー素子１０３に入力されるゲートドライブ信
号１１２と負極側のスイッチングパワー素子１０３に入
力されるゲートドライブ信号２１２とが同時にオンとな
って、スイッチングパワー素子１０３が短絡する場合が
ある。
ＰＷＭ発生回路１０１およびゲートドライブ回路１０２
の内部の遅延時間にばらつきがあり、ゲートドライブ回
路１０２のリセットのタイミングがＰＷＭ発生回路１０
１のリセットのタイミングよりも遅い場合には、ＰＷＭ
発生回路１０１がリセットされてからゲートドライブ回
路１０２がリセットされるまでの間に、正極側のスイッ
チングパワー素子１０３に入力されるゲートドライブ信
号１１２と負極側のスイッチングパワー素子１０３に入
力されるゲートドライブ信号２１２とが同時にオンとな
って、スイッチングパワー素子１０３が短絡する場合が
ある。
【００１３】同様に、ＰＷＭ発生回路１０１およびゲー
トドライブ回路１０２の内部の遅延時間にばらつきがあ
り、ＰＷＭ発生回路１０１のリセット解除のタイミング
がゲートドライブ回路１０２のリセット解除のタイミン
グよりも遅い場合には、ゲートドライブ回路１０２のリ
セットが解除されてからＰＷＭ発生回路１０１のリセッ
トが解除されるまでの間に、正極側のスイッチングパワ
ー素子１０３に入力されるゲートドライブ信号１１２と
負極側のスイッチングパワー素子１０３に入力されるゲ
ートドライブ信号２１２とが同時にオンとなって、スイ
ッチングパワー素子１０３が短絡する場合がある。
トドライブ回路１０２の内部の遅延時間にばらつきがあ
り、ＰＷＭ発生回路１０１のリセット解除のタイミング
がゲートドライブ回路１０２のリセット解除のタイミン
グよりも遅い場合には、ゲートドライブ回路１０２のリ
セットが解除されてからＰＷＭ発生回路１０１のリセッ
トが解除されるまでの間に、正極側のスイッチングパワ
ー素子１０３に入力されるゲートドライブ信号１１２と
負極側のスイッチングパワー素子１０３に入力されるゲ
ートドライブ信号２１２とが同時にオンとなって、スイ
ッチングパワー素子１０３が短絡する場合がある。
【００１４】
【発明が解決しようとする課題】以上述べたように、従
来のインバータ制御回路では、ＰＷＭ発生回路およびゲ
ートドライブ回路の内部の遅延時間にばらつきがあり、
ゲートドライブ回路のリセットのタイミングがＰＷＭ発
生回路のリセットのタイミングよりも遅い場合、あるい
は、ＰＷＭ発生回路のリセット解除のタイミングがゲー
トドライブ回路のリセット解除のタイミングよりも遅い
場合には、スイッチングパワー素子が短絡することがあ
るという問題があった。
来のインバータ制御回路では、ＰＷＭ発生回路およびゲ
ートドライブ回路の内部の遅延時間にばらつきがあり、
ゲートドライブ回路のリセットのタイミングがＰＷＭ発
生回路のリセットのタイミングよりも遅い場合、あるい
は、ＰＷＭ発生回路のリセット解除のタイミングがゲー
トドライブ回路のリセット解除のタイミングよりも遅い
場合には、スイッチングパワー素子が短絡することがあ
るという問題があった。
【００１５】本発明は、安全にリセット動作を行なうこ
とができるインバータ制御回路を提供することを目的と
する。
とができるインバータ制御回路を提供することを目的と
する。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に、本発明のインバータ制御回路では、ＰＷＭ信号を出
力するＰＷＭ発生回路と、該ＰＷＭ信号をスイッチング
パワー素子駆動用のゲートドライブ信号に変換するゲー
トドライブ回路とを備えるインバータ制御回路におい
て、外部から入力されるリセット信号がオンとなった場
合には前記ゲートドライブ回路をリセットするゲートド
ライブリセット信号をオンするタイミングよりも、前記
ＰＷＭ発生回路をリセットするＰＷＭリセット信号をオ
ンするタイミングを所定の時間だけ遅らせ、前記リセッ
ト信号がオフとなった場合には、前記ＰＷＭリセット信
号をオフするタイミングよりも、前記ゲートドライブリ
セット信号をオフするタイミングを所定の時間だけ遅ら
せるリセット信号遅延回路をさらに備える。
に、本発明のインバータ制御回路では、ＰＷＭ信号を出
力するＰＷＭ発生回路と、該ＰＷＭ信号をスイッチング
パワー素子駆動用のゲートドライブ信号に変換するゲー
トドライブ回路とを備えるインバータ制御回路におい
て、外部から入力されるリセット信号がオンとなった場
合には前記ゲートドライブ回路をリセットするゲートド
ライブリセット信号をオンするタイミングよりも、前記
ＰＷＭ発生回路をリセットするＰＷＭリセット信号をオ
ンするタイミングを所定の時間だけ遅らせ、前記リセッ
ト信号がオフとなった場合には、前記ＰＷＭリセット信
号をオフするタイミングよりも、前記ゲートドライブリ
セット信号をオフするタイミングを所定の時間だけ遅ら
せるリセット信号遅延回路をさらに備える。
【００１７】本発明のインバータ制御回路では、上述の
リセット信号遅延回路を備えることによって、ＰＷＭ発
生回路がリセットされている間は確実にゲートドライブ
回路をリセットしておくことができるようになるため、
スイッチングパワー素子を短絡させることなく、安全に
リセット動作を行なうことができる。
リセット信号遅延回路を備えることによって、ＰＷＭ発
生回路がリセットされている間は確実にゲートドライブ
回路をリセットしておくことができるようになるため、
スイッチングパワー素子を短絡させることなく、安全に
リセット動作を行なうことができる。
【００１８】
【発明の実施の形態】次に、本発明の一実施形態のイン
バータ制御回路について図面を参照して詳細に説明す
る。全図において、同一の符号がつけられている構成要
素は、すべて同一のものを示す。
バータ制御回路について図面を参照して詳細に説明す
る。全図において、同一の符号がつけられている構成要
素は、すべて同一のものを示す。
【００１９】図１は、本実施形態のインバータ制御回路
の構成を示すブロック図である。図１に示すように、本
実施形態のインバータ制御回路１は、ＰＷＭ発生回路１
０１と、ゲートドライブ回路１０２と、リセット信号遅
延回路１０４とから構成されている。リセット信号１１
０は、まずリセット信号遅延回路１０４に入力され、リ
セット信号発生回路１０４は、ＰＷＭ発生回路１０１へ
入力されるＰＷＭリセット信号１１３を出力し、ゲート
ドライブ回路１０２へ入力されるゲートドライブリセッ
ト信号１１４を出力している。
の構成を示すブロック図である。図１に示すように、本
実施形態のインバータ制御回路１は、ＰＷＭ発生回路１
０１と、ゲートドライブ回路１０２と、リセット信号遅
延回路１０４とから構成されている。リセット信号１１
０は、まずリセット信号遅延回路１０４に入力され、リ
セット信号発生回路１０４は、ＰＷＭ発生回路１０１へ
入力されるＰＷＭリセット信号１１３を出力し、ゲート
ドライブ回路１０２へ入力されるゲートドライブリセッ
ト信号１１４を出力している。
【００２０】次に、本実施形態のインバータ制御回路１
の動作について説明する。図２は、本実施形態のインバ
ータ制御回路１の動作を示すタイミングチャートであ
る。図２に示すように、リセット信号遅延回路１０４
は、リセット信号１１０がオンとなった場合には、ゲー
トドライブ回路１０２をリセットするゲートドライブリ
セット信号１１４をオンするタイミングよりも、ＰＷＭ
発生回路１０１をリセットするＰＷＭリセット信号１１
３をオンするタイミングを所定の時間Ｔだけ遅らせ、リ
セット信号１１０がオフとなった場合には、ＰＷＭ発生
回路１０１をリセットするＰＷＭリセット信号１１３を
オフするタイミングよりも、ゲートドライブ回路１０２
をリセットするゲートドライブリセット信号１１４をオ
フするタイミングを所定の時間Ｔだけ遅らせる。つま
り、本実施形態のインバータ制御回路１では、ＰＷＭ発
生回路１０１がリセットされている間は確実にゲートド
ライブ回路１０２をリセットするようにしている。本実
施形態のインバータ制御回路１では、所定の時間Ｔは、
スイッチングパワー素子１０３の特性や各回路内部の遅
延時間などにを考慮して任意に設定することができる。
の動作について説明する。図２は、本実施形態のインバ
ータ制御回路１の動作を示すタイミングチャートであ
る。図２に示すように、リセット信号遅延回路１０４
は、リセット信号１１０がオンとなった場合には、ゲー
トドライブ回路１０２をリセットするゲートドライブリ
セット信号１１４をオンするタイミングよりも、ＰＷＭ
発生回路１０１をリセットするＰＷＭリセット信号１１
３をオンするタイミングを所定の時間Ｔだけ遅らせ、リ
セット信号１１０がオフとなった場合には、ＰＷＭ発生
回路１０１をリセットするＰＷＭリセット信号１１３を
オフするタイミングよりも、ゲートドライブ回路１０２
をリセットするゲートドライブリセット信号１１４をオ
フするタイミングを所定の時間Ｔだけ遅らせる。つま
り、本実施形態のインバータ制御回路１では、ＰＷＭ発
生回路１０１がリセットされている間は確実にゲートド
ライブ回路１０２をリセットするようにしている。本実
施形態のインバータ制御回路１では、所定の時間Ｔは、
スイッチングパワー素子１０３の特性や各回路内部の遅
延時間などにを考慮して任意に設定することができる。
【００２１】以上述べたように、本実施形態のインバー
タ制御回路１は、リセット信号遅延回路１０４を備える
ことによって、ＰＷＭ発生回路１０１がリセットされて
いる間は確実にゲートドライブ回路１０２をリセットし
ておくことができるようになるため、スイッチングパワ
ー素子１０３を短絡させることなく、安全にリセット動
作を行なうことができる。
タ制御回路１は、リセット信号遅延回路１０４を備える
ことによって、ＰＷＭ発生回路１０１がリセットされて
いる間は確実にゲートドライブ回路１０２をリセットし
ておくことができるようになるため、スイッチングパワ
ー素子１０３を短絡させることなく、安全にリセット動
作を行なうことができる。
【００２２】
【発明の効果】以上述べたように、本発明のインバータ
制御回路では、リセット信号遅延回路を備えることによ
って、ＰＷＭ発生回路がリセットされている間は確実に
ゲートドライブ回路をリセットしておくことができるよ
うになるため、スイッチングパワー素子を短絡させるこ
となく、安全にリセット動作を行なうことができる。
制御回路では、リセット信号遅延回路を備えることによ
って、ＰＷＭ発生回路がリセットされている間は確実に
ゲートドライブ回路をリセットしておくことができるよ
うになるため、スイッチングパワー素子を短絡させるこ
となく、安全にリセット動作を行なうことができる。
【図１】本発明の一実施形態のインバータ制御回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明の一実施形態のインバータ制御回路の動
作を示すタイミングチャートである。
作を示すタイミングチャートである。
【図３】特開平０６−７０５５２号公報に開示されてい
るインバータ装置の構成を示すブロック図である。
るインバータ装置の構成を示すブロック図である。
【図４】従来のインバータ制御回路の構成を示すブロッ
ク図である。
ク図である。
【図５】図４のインバータ制御回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図６】リセット信号が入力される際の図４のインバー
タ制御回路の動作を示すタイミングチャートである。
タ制御回路の動作を示すタイミングチャートである。
１ 制御回路 ２ インバータ回路 ３ 負荷 ４ 出力電圧検出器 ５ ゲート制御回路 ６ 保護検出回路 １０ 直流電源 ２１ ＰＷＭインバータ ２２ 直流コンデンサ ５１ 制御演算回路 ５２ ゲートパルス発生回路 ５３ 三角波発生回路 １０１ ＰＷＭ発生回路 １０２ ゲートドライブ回路 １０３ スイッチングパワー素子 １０４ リセット信号遅延回路 １１０ リセット信号 １１１、１２１ ＰＷＭ信号 １１２、２１２ ゲートドライブ信号 １１３ ＰＷＭリセット信号 １１４ ゲートドライブリセット信号
Claims (1)
- 【請求項１】 ＰＷＭ信号を出力するＰＷＭ発生回路
と、 該ＰＷＭ信号をスイッチングパワー素子駆動用のゲート
ドライブ信号に変換するゲートドライブ回路とを備える
インバータ制御回路において、 外部から入力されるリセット信号がオンとなった場合に
は前記ゲートドライブ回路をリセットするゲートドライ
ブリセット信号をオンするタイミングよりも、前記ＰＷ
Ｍ発生回路をリセットするＰＷＭリセット信号をオンす
るタイミングを所定の時間だけ遅らせ、前記リセット信
号がオフとなった場合には、前記ＰＷＭリセット信号を
オフするタイミングよりも、前記ゲートドライブリセッ
ト信号をオフするタイミングを所定の時間だけ遅らせる
リセット信号遅延回路をさらに備えることを特徴とする
インバータ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000249464A JP2002064984A (ja) | 2000-08-21 | 2000-08-21 | インバータ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000249464A JP2002064984A (ja) | 2000-08-21 | 2000-08-21 | インバータ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002064984A true JP2002064984A (ja) | 2002-02-28 |
Family
ID=18739199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000249464A Pending JP2002064984A (ja) | 2000-08-21 | 2000-08-21 | インバータ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002064984A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105897075A (zh) * | 2015-02-16 | 2016-08-24 | 瑞萨电子株式会社 | 电机驱动方法、电机驱动装置以及硬盘装置 |
| JP2017195737A (ja) * | 2016-04-22 | 2017-10-26 | 三菱電機株式会社 | 交流回転機の制御装置 |
-
2000
- 2000-08-21 JP JP2000249464A patent/JP2002064984A/ja active Pending
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