JP2002064353A - 電力分配合成回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 小型化・高集積化が要求されるモノリシック
マイクロ波集積回路へ適用することができる電力分配合
成回路を提供する。 【解決手段】 電力分配合成回路ＤＭ１においては従来
のスタブの代わり、キャパシタを設け、不要波を抑圧す
る。入出力端子１は等価のキャパシタ５及び６を通して
それぞれ入出力端子２及び３に接続される。さらにイン
ダクタ４を通して接地される。入出力端子２及び３は抵
抗１１により接続される。さらに入出力端子２はインダ
クタ７、キャパシタ９を通って接地され、入出力端子３
はインダクタ８およびキャパシタ１０を通って接地され
る。インダクタ７および８、キャパシタ９および１０は
それぞれ等価であり、特定の価をとる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、無線周波数帯にお
いて、周波数ｆ₀の高周波信号を、同相、位相差９０
度、位相差θ度で分配合成するとともに、不要波を抑圧
する電力分配合成回路に関するものである。

【０００２】

【従来の技術】偶高調波ミキサは、局部発振波の二倍波
と信号波との混合波を出力するミキサであり、局部発振
波の二倍波と信号波との混合を行うことによって、局部
発振波の偶数次の高調波を抑圧することができる。この
偶高調波ミキサの構成は、既に種々報告されている。

【０００３】図３４は、従来の偶高調波直交復調器ＤＭ
１１を示す回路図である。

【０００４】偶高調波直交復調器ＤＭ１１は、ＲＦ端子
４６１から入力される周波数ｆ_rfの高周波信号を、９０
度位相差、等振幅の２つの信号波に分配する９０度電力
分配合成回路４６８と、局部発振回路４６４で発生した
局部発振波を受けて等位相、等振幅の２つの信号波に分
配する０度電力分配合成回路４６５と、分配された信号
波と局部発振波とを混合し、Ｉ信号、Ｑ信号をそれぞれ
出力する偶高調波ミキサ４６６、４６７と、ベースバン
ドのＩ信号が出力されるベースバンドＩ端子４６２と、
ベースバンドのＱ信号が出力されるベースバンドＱ端子
４６３とによって構成されている。

【０００５】次に、従来の偶高調波直交復調器ＤＭ１１
の動作について説明する。

【０００６】偶高調波ミキサ４６６が、受信信号と局部
発振波の二倍波とを混合し、ベースバンドのＩ信号をベ
ースバンドＩ端子に出力し、また、偶高調波ミキサ４６
７が、受信信号と局部発振波の二倍波とを混合し、ベー
スバンドのＱ信号をベースバンドＩ端子に出力する。

【０００７】図３３は、従来の偶高調波直交復調器ＤＭ
１１に使用されている従来の偶高調波ミキサ４６６を示
す回路図である。

【０００８】従来の偶高調波ミキサ４６６は、１９９６
年に開催された、ＩＥＥＥ主催、Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ Ｍｉｃｒｏｗａｖｅ Ｓｙｍｐｏｓｉｕｍの１
９９６ＭＴＴ−Ｓ Ｄｉｇｅｓｔの９６７ページから９
７０ページに記載されているミキサである。

【０００９】従来の偶高調波ミキサ４６６において、Ａ
ＰＤＰ（アンチパラレルダイオードペア）４５１は、互
いに逆極性のミキサダイオードが並列に接続されている
回路である。

【００１０】ＲＦ端子４５２は、周波数ｆ_rfの高周波信
号が入力される端子であり、ベースバンド信号阻止用の
キャパシタ４５５を介して、ＡＰＤＰ４５１の一端（Ａ
端）に接続されている。

【００１１】ベースバンド端子４５３は、混合出力であ
るベースバンド信号が出力される端子であり、高周波信
号阻止用のインダクタ４５６を介して、ＲＦ端子４５２
が接続される端子と同じＡＰＤＰ４５１の一端（Ａ端）
に接続されている。

【００１２】また、ＬＯ端子４５４は、周波数ｆ_pの局
部発振波が入力される端子であり、ＲＦ端子４５２とベ
ースバンド端子４５３とが接続されている端子とは異な
るＡＰＤＰ４５１の他端（Ｂ端）に接続されている。

【００１３】また、先端開放スタブ４５７は、ＡＰＤＰ
４５１のＡ端に接続された先端開放スタブであり、先端
短絡スタブ４５８は、ＡＰＤＰ４５１のＢ端に接続され
た先端短絡スタブである。なお、上記スタブは、分布定
数線路である。

【００１４】偶高調波ミキサ４６６は、先端開放スタブ
４５７と先端短絡スタブ４５８とを用いて、局部発振波
の周波数ｆ_pと、入力高周波信号の周波数ｆ_rf（＝２
ｆ_p）とを合波するミキサである。

【００１５】なお、偶高調波ミキサ４６７の構成は、偶
高調波ミキサ４６６の構成と同様である。

【００１６】次に、偶高調波ミキサ４６６の動作につい
て、説明する。

【００１７】偶高調波ミキサ４６６において、先端開放
スタブ４５７と先端短絡スタブ４５８とは、局部発振波
の周波数ｆ_pの概略四分の一の波長、すなわち、入力高
周波信号の周波数ｆ_rf（＝２ｆ_p）の概略二分の一波長
となるように、スタブの長さが設計されている。

【００１８】先端開放スタブ４５７は、ＡＰＤＰ４５１
の端子のうちで、ＲＦ端子４５２とベースバンド端子４
５３との側の端子（Ａ端）に接続され、ＤＣ近傍とｆ_rf
（＝２ｆ_p）近傍とにおいて、高インピーダンスとな
り、したがって、ＡＰＤＰ４５１は、ＲＦ端子４５２と
ベースバンド端子４５３とに接続される。

【００１９】一方、先端開放スタブ４５７は、ｆ_p近傍
において、低インピーダンスとなり、ＡＰＤＰ４５１
は、接地される。逆に、先端短絡スタブ４５８は、ＡＰ
ＤＰ４５１の端子のうちで、ＬＯ端子４５４側の端子
（Ｂ端）に接続され、ＤＣ近傍とｆ_rf近傍とにおいて、
低インピーダンスとなり、ＡＰＤＰ４５１は、接地され
る。一方、先端短絡スタブ４５８は、ｆ_p近傍におい
て、高インピーダンスになり、したがって、ＡＰＤＰ４
５１は、ＬＯ端子４５４に接続される。

【００２０】偶高調波ミキサ４６６において、ＬＯ端子
４５４に局部発振波が供給されると、ミキサダイオード
が半周期ごとにＯＮして電流が流れる。これによって、
ＡＰＤＰ４５１は、半周期ごとにコンダクタンスが高ま
る動作をする。このために、ＡＰＤＰ４５１を適用して
ミキサを構成すると、ＡＰＤＰ４５１があたかも局部発
振波の偶数次の高調波で変調されているように見え、し
たがって、局部発振波の二倍波２ｆ_pと信号波ｆ_rfとが
混合され、局部発振波ｆ_pと信号波ｆ_rfとの混合が抑制
される。

【００２１】この偶高調波ミキサ４６６によれば、２つ
のダイオードのバランスのみによって、局部発振波の偶
数次の高調波を抑制することができ、通常の平衡型のミ
キサと比較して、はるかに高い抑制が可能である。

【００２２】なお、偶高調波ミキサ４６７の動作は、偶
高調波ミキサ４６６の動作と同様である。

【００２３】図３５は、分布定数線路を組み合わせた従
来のウィルキンソン型電力分配合成回路ＤＭ１２を示す
図である。

【００２４】図３４に示す従来の偶高調波直交復調器Ｄ
Ｍ１１における０度電力分配合成回路４６５として、従
来、図３５に示す分布定数線路を組み合わせたウィルキ
ンソン型電力分配合成回路ＤＭ１２が使用されている。

【００２５】図３６は、分布定数線路を組み合わせた従
来のブランチライン型９０度電力分配合成回路ＤＭ１３
を示す図である。

【００２６】図３４に示す従来の偶高調波直交復調器Ｄ
Ｍ１１における９０度電力分配合成回路４６８として、
従来、図３６に示す分布定数線路を組み合わせたブラン
チライン型９０度電力分配合成回路ＤＭ１３が一般的に
使用されている。

【００２７】従来のウィルキンソン型電力分配合成回路
ＤＭ１２において、入出力端子４７１、４７２、４７３
に接続される負荷インピーダンスをＺ₀とすると、周波
数ｆ₀で電気長９０度、特性インピーダンスＺの分布定
数線路４７４、４７５の特性インピーダンスＺ₁は、 Ｚ₁＝２^1/2Ｚ₀……式（１） であり、抵抗素子４７６の抵抗値Ｒは、 Ｒ＝２Ｚ₀……式（２） である。

【００２８】分布定数線路を組み合わせた従来のブラン
チライン型９０度電力分配合成回路ＤＭ１３において、
入出力端子４８１、４８２、４８３に接続される負荷イ
ンピーダンスをＺ₀とすると、周波数ｆ₀で電気長９０
度、特性インピーダンスＺ₁の分布定数線路４８４、４
８５の特性インピーダンスＺ₁は、 Ｚ₁＝Ｚ₀／２^1/2……式（３） であり、分布定数線路４８６、４８７の特性インピーダ
ンスＺ₂は、 Ｚ₂＝Ｚ₀……式（４） であり、抵抗素子４８８の抵抗値Ｒは、 Ｒ＝Ｚ₀……式（５） である。

【００２９】図３７は、分布定数線路を組み合わせた従
来のウィルキンソン型電力分配合成回路ＤＭ１２を集中
定数化した電力分配合成回路ＤＭ１４を示す図である。

【００３０】図３８は、分布定数線路を組み合わせた従
来のウィルキンソン型電力分配合成回路ＤＭ１２を集中
定数化した電力分配合成回路ＤＭ１５を示す図である。

【００３１】図３９は、分布定数線路を組み合わせた従
来のブランチライン型９０度電力分配合成回路ＤＭ１３
を、集中定数化した電力分配合成回路ＤＭ１６を示す図
である。

【００３２】図４０は、分布定数線路を組み合わせた従
来のブランチライン型９０度電力分配合成回路ＤＭ１３
を、集中定数化した電力分配合成回路ＤＭ１７を示す図
である。

【００３３】図３７に示すウィルキンソン型電力分配合
成回路ＤＭ１４と、図３９に示すブランチライン型９０
度電力分配合成回路ＤＭ１６とは、図３５に示す分布定
数線路を、高域通過型の集中定数線路に置き換えた回路
である。また、図３８に示すウィルキンソン型電力分配
合成回路ＤＭ１５と図４０に示すブランチライン型９０
度電力分配合成回路ＤＭ１７とは、図３５に示す分布定
数線路を、低域通過型の集中定数線路に置き換えた回路
である。

【００３４】図３７に示す高域通過型ウィルキンソン型
電力分配合成回路ＤＭ１４において、入出力端子４９
１、４９２、４９３に接続される負荷インピーダンスを
Ｚ₀とすると、インダクタ４９４のインダクタンスＬ
₁は、 Ｌ₁＝（１／２）×｛（２^1/2Ｚ₀）／（２πｆ₀）｝……式（６） であり、キャパシタ４９５、４９６の容量Ｃ₁は、 Ｃ₁＝１／（２πｆ₀×２^1/2Ｚ₀）……式（７） であり、インダクタ４９７、４９８のインダクタンスＬ
₂は、 Ｌ₂＝（２^1/2Ｚ₀）／（２πｆ₀）……式（８） であり、抵抗素子４９９の抵抗値Ｒは、 Ｒ＝２Ｚ₀……式（９） である。

【００３５】図３８に示す低域通過型ウィルキンソン型
電力分配合成回路ＤＭ１５において、入出力端子５０
１、５０２、５０３に接続される負荷インピーダンスを
Ｚ₀とすると、キャパシタ５０４の容量Ｃ₁は、 Ｃ₁＝２／（２πｆ₀×２^1/2Ｚ₀）……式（１０） であり、インダクタ５０５、５０６のインダクタンスＬ
₁は、 Ｌ₁＝（２^1/2Ｚ₀）／（２πｆ₀）……式（１１） であり、キャパシタ５０７、５０８の容量Ｃ₂は、 Ｃ₂＝１／（２πｆ₀×２^1/2Ｚ₀）……式（１２） であり、抵抗素子５０９の抵抗値Ｒは、 Ｒ＝２Ｚ₀……式（１３） である。

【００３６】図３９に示す高域通過型ブランチライン型
９０度電力分配合成回路ＤＭ１６において、入出力端子
５１１、５１２、５１３に接続される負荷インピーダン
スをＺ₀とすると、キャパシタ５１４、５１５の容量Ｃ₁
は、 Ｃ₁＝１／（２πｆ₀×Ｚ₀）……式（１４） であり、キャパシタ５１６、５１７の容量Ｃ₂は、 Ｃ₂＝２^1/2／（２πｆ₀×Ｚ₀）……式（１５） であり、インダクタ５１８、５１９、５２０、５２１の
インダクタンスＬ₁は、 Ｌ₁＝（２^1/2−１）×（Ｚ₀／２πｆ₀）……式（１６） であり、抵抗素子５２２の抵抗値Ｒは、 Ｒ＝Ｚ₀……式（１７） である。

【００３７】図４０に示す低域通過型ブランチライン型
９０度電力分配合成回路ＤＭ１７において、入出力端子
５３１、５３２、５３３に接続される負荷インピーダン
スをＺ₀とすると、インダクタ５３４、５３５のインダ
クタンスＬ₁は、 Ｌ₁＝Ｚ₀／２πｆ₀……式（１８） であり、インダクタ５３６、５３７のインダクタンスＬ
₂は、 Ｌ₂＝Ｚ₀／（２^1/2×２πｆ₀）……式（１９） であり、キャパシタ５３８、５３９、５４０、５４１の
容量Ｃ₁は Ｃ₁＝（１＋２^1/2）／（２πｆ₀×Ｚ₀）……式（２０） であり、抵抗素子５４２の抵抗値Ｒは、 Ｒ＝Ｚ₀……式（２１） である。

【００３８】

【発明が解決しようとする課題】ところで、従来の偶高
調波直交復調器ＤＭ１１は、ＲＦ・ベースバンド端子側
で、９０度電力分配合成回路４６８と先端開放スタブ４
５７とを使用し、ＬＯ端子側で、０度電力分配合成回路
４６５と先端短絡スタブ４５８とを使用する。

【００３９】つまり、従来の偶高調波直交復調器ＤＭ１
１は、偶高調波ミキサ４６６と４６７とを有し、偶高調
波ミキサ４６６が、先端開放スタブ４５７と先端短絡ス
タブ４５８との２つのスタブを含み、偶高調波ミキサ４
６７も、先端開放スタブ４５７と先端短絡スタブ４５８
との２つのスタブを含み、結局、従来の偶高調波直交復
調器ＤＭ１１は、４つのスタブを有する。しかも、スタ
ブ４５７、４５８は、周波数ｆ₀で電気長が９０度の大
型な分布定数線路である。

【００４０】したがって、従来の偶高調波直交復調器Ｄ
Ｍ１１は、小型化・高集積化が要求されるモノリシック
マイクロ波集積回路への適用には不向きであるという問
題がある。

【００４１】また、先端開放スタブ４５７と先端短絡ス
タブ４５８とを集中定数化した場合、モノリシックマイ
クロ波集積回路において、インダクタやキャパシタの占
有面積が増大するという問題がある。

【００４２】本発明は、小型化・高集積化が要求される
モノリシックマイクロ波集積回路へ適用することができ
る電力分配合成回路を提供することを目的とするもので
ある。

【００４３】また、本発明は、インダクタやキャパシタ
の占有面積が増大しない電力分配合成回路を提供するこ
とを目的とするものである。

【００４４】

【課題を解決するための手段】本発明は、電力分配合成
回路において、スタブの代わり、キャパシタまたはイン
ダクタを設け、不要波を抑圧するる電力分配合成回路で
ある。この結果、回路寸法を小型化することができる。

【００４５】

【発明の実施の形態および実施例】［第１の実施形態］
図１は、本発明の第１の実施例である電力分配合成回路
ＤＭ１の構成を示す回路図である。

【００４６】電力分配合成回路ＤＭ１は、第１の入出力
端子１と、第２の入出力端子２と、第３の入出力端子３
と、インダクタンスＬ₁を具備する第１のインダクタ４
と、インダクタンスＬ₂を具備する第２のインダクタ７
と、インダクタンスＬ₂を具備する第３のインダクタ８
と、容量Ｃ₁を具備する第１のキャパシタ５と、容量Ｃ₁
を具備する第２のキャパシタ６と、容量Ｃ₂を具備する
第３のキャパシタ９と、容量Ｃ₂を具備する第４のキャ
パシタ１０と、抵抗値Ｒを具備する第１の抵抗素子１１
とを有する。

【００４７】第１のインダクタ４は、第１の入出力端子
１に一端が接続され、他端が接地されている。第２のイ
ンダクタ７は、第２の入出力端子２に一端が接続されて
いる。第３のインダクタ８は、第３の入出力端子３に一
端が接続されている。

【００４８】第１のキャパシタ５は、第１の入出力端子
１に一端が接続され、第２の入出力端子２に他端が接続
されている。第２のキャパシタ６は、第１の入出力端子
１に一端が接続され、第３の入出力端子３に他端が接続
されている。第３のキャパシタ９は、第２のインダクタ
７の他端に一端が接続され、他端が接地されている。第
４のキャパシタ１０は、第３のインダクタ８の他端に一
端が接続され、他端が接地されている。

【００４９】第１の抵抗素子１１は、第２の入出力端子
２と第３の入出力端子３との間に接続されている。

【００５０】図２は、従来の高域通過型ウィルキンソン
型電力分配合成回路ＤＭ１４に、先端開放スタブを付加
した電力分配合成回路ＤＭ２１を示す図である。

【００５１】図２に示す従来の電力分配合成回路ＤＭ２
１は、電力分配合成回路ＤＭ１に対応する従来例であ
る。また、従来の電力分配合成回路ＤＭ２１は、入出力
端子２１、２２、２３と、インダクタンスＬ₁のインダ
クタ２４と、容量Ｃ₁のキャパシタ２５、２６と、イン
ダクタンスＬ₂のインダクタ２７、２８と、先端開放ス
タブ２９、３０と、抵抗値Ｒの抵抗素子３１とを有す
る。

【００５２】また、先端開放スタブ２９は、従来の偶高
調波直交復調器ＤＭ１１における偶高調波ミキサ４６６
を構成する先端開放スタブ４５７であり、一方、先端開
放スタブ３０は、従来の偶高調波直交復調器ＤＭ１１に
おける偶高調波ミキサ４６７を構成する先端開放スタブ
４５７である。

【００５３】従来の電力分配合成回路ＤＭ２１は、２本
のスタブ２９、３０を使用し、これらスタブ２９、３０
は、周波数ｆ₀で電気長が９０度の大型な分布定数線路
であるので、回路面積が増大するという問題がある。一
方、電力分配合成回路ＤＭ１は、２個のキャパシタ９、
１０を付加し、２個のインダクタ７、８の素子定数を調
節することで、スタブを省略することができる。その結
果、電力分配合成回路ＤＭ２１と比較し、回路面積（規
模）を小さくすることが可能であり、モノリシックマイ
クロ波集積回路への適用に有効である。

【００５４】ここで、電力分配合成回路ＤＭ１につい
て、各構成素子の定数の設定方法について説明する。

【００５５】入出力端子１、２、３に接続される負荷イ
ンピーダンスをＺ₀と仮定する。インダクタ４のインダ
クタンスＬ₁を、 Ｌ₁＝（１／２）×（２^1/2Ｚ₀／２πｆ₀）……式（２２） と設定し、キャパシタ５、６の容量Ｃ₁を Ｃ₁＝１／（２πｆ₀×２^1/2Ｚ₀）……式（２３） と設定し、インダクタ７、８のインダクタンスＬ₂を、 Ｌ₂＝（４／３）×（２^1/2Ｚ₀／２πｆ₀）……式（２４） と設定し、キャパシタ９、１０の容量Ｃ₂を、 Ｃ₂＝３×｛１／（２πｆ₀×２^1/2Ｚ₀）｝……式（２５） と設定し、抵抗素子１１の抵抗値Ｒを、 Ｒ＝２Ｚ₀……式（２６） と設定する。

【００５６】次に、上記のように素子定数を設定した電
力分配合成回路ＤＭ１が、周波数ｆ ₀における入出力端
子１、２、３での入出力整合条件と、入出力端子１と入
出力端子２との間と、入出力端子１と入出力端子３との
間とに対する分配・合成比を等しくする条件と、さらに
入出力端子２と入出力端子３との間のアイソレーション
条件とを満足することを説明する。

【００５７】図３は、電力分配合成回路ＤＭ１につい
て、入出力端子２と入出力端子３とから同相励振した場
合の等価回路を示す図である。

【００５８】電力分配合成回路ＤＭ１を、入出力端子２
と入出力端子３とから同相励振した場合、入出力端子２
と入出力端子３との電位は等しくなるので、抵抗１１に
は電流が流れない。よって、図１に示す電力分配合成回
路ＤＭ１において、抵抗値１１を抵抗値Ｒ／２に２分す
る点と、入出力端子１とを結んだ対称線で２分したとき
におけるそれぞれの分岐点が開放されていると考えれば
よく、したがって、図３に示す等価回路図のようにな
る。

【００５９】図３に示す等価回路図のインダクタ５３、
キャパシタ５、インダクタ７、キャパシタ９のパラメー
タに、式（２２）、式（２３）、式（２４）、式（２
５）の値を用いると、周波数ｆ₀における入出力端子
１、２、３での入出力整合条件と、入出力端子１と入出
力端子２との間と、入出力端子１と入出力端子３との間
とに対する分配・合成比を等しくする条件とを満足す
る。なお、５１、５２は、入出力端子である。

【００６０】図４は、電力分配合成回路ＤＭ１につい
て、入出力端子２と入出力端子３とから逆相励振した場
合の等価回路を示す図である。

【００６１】電力分配合成回路ＤＭ１を、入出力端子２
と入出力端子３とから逆相励振した場合、入出力端子２
と入出力端子３との電位は逆位相になるので、電力分配
合成回路ＤＭ１において、抵抗値１１を抵抗値Ｒ／２に
２分する点と、入出力端子１とを結んだ対称線で２分し
たときにおけるそれぞれの分岐点の電位が零となり、上
記それぞれの分岐点が短絡されていると考えればよく、
したがって、図４で示す等価回路図のようになる。

【００６２】図４に示す等価回路図のキャパシタ５、イ
ンダクタ７、キャパシタ９、抵抗値Ｒ／２の抵抗素子６
５のパラメータに、式（２３）、式（２４）、式（２
５）、式（２６）の値を用いると、入出力端子２と入出
力端子３との間のアイソレーション条件を満足する。な
お、６１は、入出力端子であり、６５は抵抗である。

【００６３】以上より、インダクタ４のインダクタンス
Ｌ₁に、 Ｌ₁＝（１／２）×（２^1/2Ｚ₀／２πｆ₀） を設定し、キャパシタ５、６の容量Ｃ₁に、 Ｃ₁＝１／（２πｆ₀×２^1/2Ｚ₀） を設定し、インダクタ７、８のインダクタンスＬ₂に、 Ｌ₂＝（４／３）×（２^1/2Ｚ₀／２πｆ₀） を設定し、キャパシタ９、１０の容量Ｃ₂に、 Ｃ₂＝３×｛１／（２πｆ₀×２^1/2Ｚ₀）｝ を設定し、抵抗素子１１の抵抗値Ｒに、 Ｒ＝２Ｚ₀ を設定すればよいことがわかる。

【００６４】この場合、入出力端子１から高周波信号を
入力すると、１／２ずつに分配された高周波信号が、入
出力端子２と入出力端子３とから同相で出力される。ま
た、入出力端子２から高周波信号を入力すると、入出力
端子３では、抵抗値Ｒの抵抗素子１１を通過した高周波
信号と、キャパシタ５、６を通過した高周波信号とが等
振幅かつ逆相で合成されるので、出力されない。

【００６５】図５は、電力分配合成回路ＤＭ１の具体例
を示す回路図である。

【００６６】図５に示す電力分配合成回路ＤＭ１の具体
例は、入出力端子７１、７２、７３と、インダクタンス
Ｌのインダクタ７４と、容量Ｃのキャパシタ７５、７６
と、インダクタンス８Ｌ／３のインダクタ７７、７８
と、容量３Ｃのキャパシタ７９、８０と、抵抗値２Ｚ₀
の抵抗素子８１とを有する。

【００６７】所望周波数ｆ₀＝２ＧＨｚ、抑圧周波数ｆ₁
＝ｆ₀／２＝１ＧＨｚとし、入出力端子７１、７３に接
続される負荷インピーダンスＺ₀＝５０Ω、また、イン
ダクタンスＬ＝２．８１ｎＨ、容量Ｃ＝１．１３ｐＦと
する。

【００６８】図６は、電力分配合成回路ＤＭ１の具体例
において、順方向伝達係数Ｓ₂₁、入力反射係数Ｓ₁₁、Ｓ
₂₂、アイソレーションＳ₃₂の数値シミュレーション結果
の周波数特性を示す図である。

【００６９】図６から、周波数ｆ＝１．８５ＧＨｚ〜
２．２３ＧＨｚにおいて、分配損失として（３．０５±
０．０４）ｄＢの特性、入力反射量として−２０ｄＢ以
下の特性、アイソレーションとして２０ｄＢ以上の特性
が得られていることがわかる。また、周波数０．８１Ｇ
Ｈｚ〜１．１２ＧＨｚにおいて、分配損失として−２０
ｄＢ以下の特性、アイソレーションとして２０ｄＢ以上
の特性が得られていることがわかる。

【００７０】［第２の実施例］図７は、本発明の第２の
実施例である電力分配合成回路ＤＭ２の構成を示す回路
図である。

【００７１】電力分配合成回路ＤＭ２は、第１の入出力
端子９１と、第２の入出力端子９２と、第３の入出力端
子９３と、容量Ｃ₁の第１のキャパシタ９４と、インダ
クタンスＬ₁の第１のインダクタ９５と、インダクタン
スＬ₁の第２のインダクタ９６と、容量Ｃ₂の第３のイン
ダクタ９７と、容量Ｃ₂の第４のインダクタ９８と、イ
ンダクタンスＬ₂の第２のキャパシタ９９と、インダク
タンスＬ₂の第３のキャパシタ１００と、抵抗値Ｒの第
１の抵抗素子１０１とを有する。

【００７２】第１のキャパシタ９４は、第１の入出力端
子９１に一端が接続され、他端が接地されている。第１
のインダクタ９５は、第１の入出力端子９１に一端が接
続され、第２の入出力端子９２に他端が接続されてい
る。第２のインダクタ９６は、第１の入出力端子９１に
一端が接続され、第３の入出力端子９３に他端が接続さ
れている。第３のインダクタ９７は、第２の入出力端子
９２に一端が接続されている。第４のインダクタ９８
は、第３の入出力端子９３に一端が接続されている。

【００７３】第２のキャパシタ９９は、第３のインダク
タ９７の他端に一端が接続され、他端が接地されてい
る。第３のキャパシタ１００は、第４のインダクタ９８
の他端に一端が接続され、他端が接地されている。

【００７４】第１の抵抗素子１０１は、第２の入出力端
子９２と上記第３の入出力端子９３との間に接続されて
いる。

【００７５】図８は、従来の低域通過型ウィルキンソン
型電力分配合成回路に先端短絡スタブを付加した電力分
配合成回路ＤＭ２２を示す図である。

【００７６】図８に示す従来の電力分配合成回路ＤＭ２
２は、電力分配合成回路ＤＭ２に対応する従来例であ
る。また、従来の電力分配合成回路ＤＭ２２は、入出力
端子１１１、１１２、１１３と、容量Ｃ₁のキャパシタ
１１４と、インダクタンスＬ₁のインダクタ１１５、１
１６と、容量Ｃ₂のキャパシタ１１７、１１８と、先端
短絡スタブ１１９、１２０と、抵抗値Ｒの抵抗素子１２
１とを有する。

【００７７】図８に示すように、従来の電力分配合成回
路ＤＭ２２では、スタブを２本使用するので、回路面積
が増大するという問題がある。一方、電力分配合成回路
ＤＭ２は、２個のインダクタ９７、９８を付加し、２個
のキャパシタ９９、１００の素子定数を調節すること
で、スタブを省略することができる。その結果、電力分
配合成回路ＤＭ２２と比較し、回路面積（規模）を小さ
くすることが可能であり、モノリシックマイクロ波集積
回路への適用に有効である。

【００７８】ここで、電力分配合成回路ＤＭ２につい
て、各構成素子の定数の設定方法について説明する。

【００７９】入出力端子９１、９２、９３に接続される
負荷インピーダンスをＺ₀と仮定する。キャパシタ９４
の容量Ｃ₁を、 Ｃ₁＝２／（２πｆ₀×２^1/2Ｚ₀）……式（２７） と設定し、インダクタ９５、９６のインダクタンスＬ₁
を、 Ｌ₁＝２^1/2Ｚ₀／２πｆ₀……式（２８） と設定し、インダクタ９７、９８のインダクタンスＬ₂
を、 Ｌ₂＝（１／３）×（２^1/2Ｚ₀／２πｆ₀）……式（２９） と設定し、キャパシタ９９、１００の容量Ｃ₂を、 Ｃ₂＝（３／４）×｛１／（２πｆ₀×２^1/2Ｚ₀）｝……式（３０） と設定し、抵抗素子１０１の抵抗値Ｒを、 Ｒ＝２Ｚ₀……式式（３１） と設定する。

【００８０】上記のように素子定数を設定した電力分配
合成回路ＤＭ２が、周波数ｆ₀における入出力端子９
１、９２、９３での入出力整合条件と、入出力端子９１
と入出力端子９２との間と、入出力端子９１と入出力端
子９３との間とに対する分配・合成比を等しくする条件
とを満足することを説明し、さらに入出力端子９２と入
出力端子９３との間のアイソレーション条件を満足する
ことを説明する。

【００８１】図９は、入出力端子９１、９２、９３に接
続される負荷インピーダンスをＺ₀と仮定し、電力分配
合成回路ＤＭ２を入出力端子９２と入出力端子９３とか
ら同相励振した場合の等価回路を示す図である。

【００８２】図１０は、電力分配合成回路ＤＭ２におい
て、入出力端子９２と入出力端子９３とから逆相励振し
た場合の等価回路を示す図である。

【００８３】電力分配合成回路ＤＭ２において、入出力
端子９２と入出力端子９３とから同相励振した場合、入
出力端子９２と入出力端子９３との電位が互いに等しく
なるので、抵抗１０１には電流は流れない。よって、電
力分配合成回路ＤＭ２において、抵抗値１０１を抵抗値
Ｒ／２に２分する点と、入出力端子９１とを結んだ対称
線で２分したときにおけるそれぞれの分岐点が、開放さ
れていると考えればよく、したがって、図９に示す等価
回路図のようになる。

【００８４】また、電力分配合成回路ＤＭ２において、
入出力端子９２と入出力端子９３とから逆相励振した場
合、電力分配合成回路ＤＭ２において、入出力端子９３
との電位が互いに逆位相になるので、電力分配合成回路
ＤＭ２において、抵抗値１０１を抵抗値Ｒ／２に２分す
る点と、入出力端子９１とを結んだ対称線で２分したと
きにおけるそれぞれの分岐点の電位が零になり、それぞ
れの分岐点が短絡されていると考えればよく、したがっ
て、図１０に示す等価回路図のようになる。

【００８５】図９において、１４１、１４２は、入出力
端子であり、１４３は、容量Ｃ₁／２のキャパシタであ
る。

【００８６】また、図１０において、１５１は、入出力
端子でり、１５５は、抵抗値Ｒ／２の抵抗素子である。

【００８７】図９に示す等価回路におけるキャパシタ１
４３、インダクタ９５、インダクタ９７、キャパシタ９
９のパラメータに、式（２７）、式（２８）、式（２
９）、式（３０）の値を用いると、周波数ｆ₀における
入出力端子９１、９２、９３での入出力整合条件と、入
出力端子９１と入出力端子９２との間と、入出力端子９
１と入出力端子９３との間に対する分配・合成比を等し
くする条件とを満足する。

【００８８】さらに、図１０の等価回路におけるインダ
クタ９５、インダクタ９７、キャパシタ９９、抵抗素子
１５５のパラメータに、式（２８）、式（２９）、式
（３０）、式式（３１）の値を用いると、入出力端子９
２と入出力端子９３との間のアイソレーション条件を満
足する。

【００８９】以上より、キャパシタ９４の容量Ｃ₁に、 Ｃ₁＝２／（２πｆ₀×２^1/2Ｚ₀） を設定し、インダクタ９５、９６のインダクタンスＬ₁
に、 Ｌ₁＝２^1/2Ｚ₀／２πｆ₀ を設定し、インダクタ９７、９８のインダクタンスＬ₂
に Ｌ₂＝（１／３）×（２^1/2Ｚ₀／２πｆ₀） を設定し、キャパシタ９９、１００の容量Ｃ₂に、 Ｃ₂＝（３／４）×｛１／（２πｆ₀×２^1/2Ｚ₀）｝ を設定し、抵抗素子１０１の抵抗値Ｒに、 Ｒ＝２Ｚ₀ を設定すればよいことがわかる。

【００９０】この場合、入出力端子９１から高周波信号
を入力すると、１／２ずつに分配された高周波信号が、
入出力端子９２と入出力端子９３とから同相で出力され
る。また、入出力端子９２から高周波信号を入力する
と、入出力端子９３では、抵抗値Ｒの抵抗素子１０１を
通過した高周波信号と、インダクタ９５、９６を通過し
た高周波信号とが、等振幅かつ逆相で合成されるので、
出力されない。

【００９１】図１１は、電力分配合成回路ＤＭ２の具体
例を示す回路図である。

【００９２】電力分配合成回路ＤＭ２の具体例は、入出
力端子１６１、１６２、１６３と、容量Ｃのキャパシタ
１６４と、インダクタンスＬのインダクタ１６５、１６
６と、インダクタンスＬ／３のインダクタ１６７、１６
８と、容量３Ｃ／８のキャパシタ１６９、１７０と、抵
抗値２Ｚ₀の抵抗素子１７１と有する。

【００９３】所望周波数ｆ₀＝１ＧＨｚとし、抑圧周波
数ｆ₁＝２ｆ₀＝２ＧＨｚとし、入出力端子１６１、１６
３に接続される負荷インピーダンスＺ₀＝５０Ω、ま
た、インダクタンスＬ＝１１．３ｎＨ、容量Ｃ＝４．５
０ｐＦとする。

【００９４】図１２は、電力分配合成回路ＤＭ２の具体
例において、順方向伝達係数Ｓ₂₁、入力反射係数Ｓ₁₁、
Ｓ₂₂、アイソレーションＳ₃₂についての数値シミュレー
ション結果の周波数特性を示す図である。

【００９５】図１２から、周波数ｆ＝０．９０ＧＨｚ〜
１．０７ＧＨｚにおいて、分配損失として（３．０３±
０．０２）ｄＢの特性、入力反射量として−２０ｄＢ以
下の特性、アイソレーションとして２０ｄＢ以上の特性
が得られていることがわかる。また、周波数１．９１Ｇ
Ｈｚ〜２．１４ＧＨｚにおいて、分配損失として−３０
ｄＢ以下の特性、アイソレーションとして３５ｄＢ以上
の特性が得られていることがわかる。

【００９６】［第３の実施例］図１３は、本発明の第３
の実施例である電力分配合成回路ＤＭ３を示す回路図で
ある。

【００９７】電力分配合成回路ＤＭ３は、第１の入出力
端子１８１と、第２の入出力端子１８２と、第３の入出
力端子１８３と、インダクタンスＬ₁の第１のインダク
タ１８９と、インダクタンスＬ₂の第３のインダクタ１
９１と、インダクタンスＬ₂の第４のインダクタ１９２
と、第１のキャパシタ１８７と、容量Ｃ₁の第２のキャ
パシタ１８５と、容量Ｃ₁の第３のキャパシタ１８６
と、第４のキャパシタ１８８と、インダクタンスＬ₁の
第２のインダクタ１９０と、容量Ｃ₃の第５のキャパシ
タ１９３と、容量Ｃ₃の第６のキャパシタ１９４と、抵
抗値Ｒの第１の抵抗素子１８４とを有する。

【００９８】また、第１のインダクタ１８９は、第１の
入出力端子１８１に一端が接続され、他端が接地されて
いる。第３のインダクタ１９１は、第２の入出力端子１
８２に一端が接続されている。第４のインダクタ１９２
は、第３の入出力端子１８３に一端が接続されている。

【００９９】第１のキャパシタ１８７は、第１の入出力
端子１８１に一端が接続され、第２の入出力端子１８２
に他端が接続されている。第２のキャパシタ１８５は、
第１の入出力端子１８１に一端が接続されている。第３
のキャパシタ１８６は、第２の入出力端子１８２に一端
が接続され、第３の入出力端子１８３に他端が接続され
ている。第４のキャパシタ１８８は、第２のキャパシタ
１８５の他端に一端が接続され、第３の入出力端子１８
３に他端が接続されている。

【０１００】第２のインダクタ１９０は、第２のキャパ
シタ１８５の他端に一端が接続され、他端が接地されて
いる。第５のキャパシタ１９３は、第３のインダクタ１
９１の他端に一端が接続され、他端が接地されている。
第６のキャパシタ１９４は、第４のインダクタ１９２の
他端に一端が接続され、他端が接地されている。

【０１０１】第１の抵抗素子１８４は、第２のキャパシ
タ１８５の他端に一端が接続され、他端が接地されてい
る。

【０１０２】図１４は、従来の高域通過型ブランチライ
ン型９０度電力分配合成回路に先端開放スタブを付加し
た電力分配合成回路ＤＭ２３を示す図である。

【０１０３】図１４に示す従来の電力分配合成回路ＤＭ
２３は、電力分配合成回路ＤＭ３に対応する従来例であ
る。また、従来の電力分配合成回路ＤＭ２３は、入出力
端子２０１、２０２、２０３と、抵抗値Ｒの抵抗素子２
０４と、容量Ｃ₁のキャパシタ２０５、２０６と、容量
Ｃ₂のキャパシタ２０７、２０８と、インダクタンスＬ₁
のインダクタ２０９、２１０、２１１、２１２と、先端
短絡スタ２１３、２１４ブとを有する。

【０１０４】図１４に示すように、従来の電力分配合成
回路ＤＭ２３では、スタブを２本使用するので、回路面
積が増大するという問題がある。一方、電力分配合成回
路ＤＭ３は、２個のキャパシタ１９３、１９４を付加
し、２個のインダクタ１９１、１９２の素子定数を調節
することで、スタブを省略することができる。その結
果、電力分配合成回路ＤＭ２３と比較し、回路面積（規
模）を小さくすることが可能であり、モノリシックマイ
クロ波集積回路への適用に有効である。

【０１０５】ここで、本発明の第３の実施例である電力
分配合成回路ＤＭ３について、各構成素子の定数の設定
方法について説明する。

【０１０６】入出力端子１８１、１８２、１８３に接続
される負荷インピーダンスを、Ｚ₀と仮定する。キャパ
シタ１８５、１８６の容量Ｃ₁を、 Ｃ₁＝１／（２πｆ₀×Ｚ₀）……式（３２） と設定し、キャパシタ１８７、１８８の容量Ｃ₂を、 Ｃ₂＝２^1/2／（２πｆ₀×Ｚ₀）……式（３３） と設定し、インダクタ１８９、１９０のインダクタンス
Ｌ₁を、 Ｌ₁＝（２^1/2−１）×（Ｚ₀／２πｆ₀）……式（３４） と設定し、インダクタ１９１、１９２のインダクタンス
Ｌ₂を、 Ｌ₂＝｛４（２^1/2−１）／３｝×（Ｚ₀／２πｆ₀）……式（３５） と設定し、キャパシタ１９３、１９４の容量Ｃ₂を、 Ｃ₂＝３（１＋２^1/2）／（２πｆ₀×Ｚ₀）……式（３６） と設定し、抵抗素子１８４の抵抗値Ｒを、 Ｒ＝Ｚ₀……式（３７） と設定する。

【０１０７】上記のように素子定数を設定すると、電力
分配合成回路ＤＭ３が、周波数ｆ₀における入出力端子
１８１、１８２、１８３での入出力整合条件と、入出力
端子１８１と入出力端子１８２との間と、入出力端子１
８１と入出力端子１８３との間とに対する分配・合成比
を等しくする条件と、さらに、入出力端子１８２と入出
力端子１８３との間のアイソレーション条件と、位相差
９０度の条件とを満足する。よって、キャパシタ１８
５、１８６の容量Ｃ₁を、 Ｃ₁＝１／（２πｆ₀×Ｚ₀） に設定し、キャパシタ１８７、１８８の容量Ｃ₂を、 Ｃ₂＝２^1/2／（２πｆ₀×Ｚ₀） に設定し、インダクタ１８９、１９０のインダクタンス
Ｌ₁を、 Ｌ₁＝（２^1/2−１）×（Ｚ₀／２πｆ₀） に設定し、インダクタ１９１、１９２のインダクタンス
Ｌ₂を、 Ｌ₂＝｛４（２^1/2−１）／３｝×（Ｚ₀／２πｆ₀） に設定し、キャパシタ１９３、１９４の容量Ｃ₂を、 Ｃ₂＝３（１＋２^1/2）／（２πｆ₀×Ｚ₀） に設定し、抵抗素子１８４の抵抗値Ｒを、 Ｒ＝Ｚ₀ に設定すれば、入出力端子１８１から高周波信号を入力
すると、１／２ずつに分配された高周波信号が、入出力
端子１８２と入出力端子１８３とから、位相差９０度で
出力される。

【０１０８】また、入出力端子１８２から高周波信号を
入力すると、入出力端子１８３では等振幅かつ逆相で合
成されるので、出力されない。

【０１０９】図１５は、電力分配合成回路ＤＭ３の具体
例を示す回路図である。

【０１１０】図１５に示す電力分配合成回路ＤＭ３の具
体例は、入出力端子２２１、２２２、２２３と、抵抗値
Ｚ₀の抵抗素子２２４と、容量Ｃのキャパシタ２２５、
２２６と、容量２^1/2Ｃのキャパシタ２２７、２２８
と、インダクタンスＬのインダクタ２２９、２３０と、
インダクタンス４Ｌ／３のインダクタ２３１、２３２
と、容量３（１＋２^1/2）Ｃのキャパシタ２３３、２３
４とを有する。また、所望周波数ｆ₀＝２ＧＨｚ、抑圧
周波数ｆ₁＝ｆ₀／２＝１ＧＨｚとし、入出力端子２２
１、２２２、２２３に接続される負荷インピーダンスＺ
₀＝５０Ω、また、インダクタンスＬ＝１．６５ｎＨ、
容量Ｃ＝１．５９ｐＦとする。

【０１１１】図１６は、電力分配合成回路ＤＭ３の具体
例において、順方向伝達係数Ｓ₂₁、Ｓ₃₁、入力反射係数
Ｓ₁₁、Ｓ₂₂、Ｓ₃₃、アイソレーションＳ₃₂についての数
値シミュレーション結果の周波数特性を示す図である。

【０１１２】図１６より、周波数ｆ＝１．９５ＧＨｚ〜
２．０５ＧＨｚにおいて、分配損失として（３．０５±
０．０５）ｄＢの特性、入力反射量として−２０ｄＢ以
下の特性、アイソレーションとして２０ｄＢ以上の特性
が得られていることがわかる。また、周波数０．８９Ｇ
Ｈｚ １．０６ＧＨｚにおいて、分配損失として、−３
５ｄＢ以下の特性、アイソレーションとして、５０ｄＢ
以上の特性が得られていることがわかる。

【０１１３】図１７は、電力分配合成回路ＤＭ３の具体
例において、順方向伝達係数Ｓ₂₁とＳ₃₁との位相差の数
値シミュレーション結果の周波数特性を示す図である。

【０１１４】図１７から、周波数ｆ＝１．９２ＧＨｚ〜
２．２１ＧＨｚにおいて、位相差として（９０±０．
５）度の特性が得られていることがわかる。

【０１１５】［第４の実施例］図１８は、本発明の第４
の実施例である電力分配合成回路ＤＭ４の構成を示す回
路図である。

【０１１６】電力分配合成回路ＤＭ４は、第１の入出力
端子２３１と、第２の入出力端子２３２と、第３の入出
力端子２３３と、容量Ｃ₁の第１のキャパシタ２３９
と、インダクタンスＬ₃の第５のインダクタ２４１と、
インダクタンスＬ₃の第６のインダクタ２４２と、イン
ダクタンスＬ₂の第１のインダクタ２３７と、インダク
タンスＬ₁の第２のインダクタ２３５と、インダクタン
スＬ₁の第３のインダクタ２３６と、インダクタンスＬ₂
の第４のインダクタ２３８と、容量Ｃ₁の第２のキャパ
シタ２４０と、容量Ｃ₂の第３のキャパシタ２４３と、
容量Ｃ₂の第４のキャパシタ２４４と、抵抗値Ｒの第１
の抵抗素子２３４とを有する。

【０１１７】また、第１のキャパシタ２３９は、第１の
入出力端子２３１に一端が接続され、他端が接地されて
いる。第５のインダクタ２４１は、第２の入出力端子２
３２に一端が接続されている。第６のインダクタ２４２
は、第３の入出力端子２３３に一端が接続されている。
第１のインダクタ２３７は、第１の入出力端子２３１に
一端が接続され、第２の入出力端子２３２に他端が接続
されている。第２のインダクタ２３５は、第１の入出力
端子２３１に一端が接続されている。第３のインダクタ
２３６は、第２の入出力端子２３２に一端が接続され、
第３の入出力端子２３３に他端が接続されている。第４
のインダクタ２３８は、第２のインダクタ２３５の他端
に一端が接続され、第３の入出力端子２３３に他端が接
続されている。

【０１１８】第２のキャパシタ２４０は、第２のインダ
クタ２３５の他端に一端が接続され、他端が接地されて
いる。第３のキャパシタ２４３は、第５のインダクタ２
４１の他端に一端が接続され、他端が接地されている。
第４のキャパシタ２４４は、第６のインダクタ２４２の
他端に一端が接続され、他端が接地されている。

【０１１９】第１の抵抗素子２３４は、第２のインダク
タ２３５の他端に一端が接続され、他端が接地されてい
る。

【０１２０】図１９は、従来の低域通過型ブランチライ
ン型９０度電力分配合成回路に先端短絡スタブを付加し
た電力分配合成回路ＤＭ２４を示す図である。

【０１２１】電力分配合成回路ＤＭ２４は、入出力端子
２５１、２５２、２５３と、抵抗値Ｒの抵抗素子２５４
と、インダクタンスＬ₁のインダクタ２５５、２５６
と、インダクタンスＬ₂のインダクタ２５７、２５８
と、容量Ｃ₁のキャパシタ２５９、２６０、２６１、２
６２と、先端短絡スタブ２６３、２６４とを有する。

【０１２２】図１９に示すように、従来の電力分配合成
回路ＤＭ２４では、スタブを２本使用するので、回路面
積が増大するという問題がある。一方、電力分配合成回
路ＤＭ４は、２個のインダクタ２４１、２４２を付加
し、２個のキャパシタ２４３、２４４の素子定数を調節
することで、スタブを省略することができる。その結
果、電力分配合成回路ＤＭ２４と比較し、回路面積（規
模）を小さくすることが可能であり、モノリシックマイ
クロ波集積回路への適用に有効である。

【０１２３】ここで、電力分配合成回路ＤＭ４につい
て、各構成素子の定数の設定方法について説明する。

【０１２４】入出力端子２３１、２３２、２３３に接続
される負荷インピーダンスをＺ₀と仮定する。インダク
タ２３５、２３６のインダクタンスＬ₁を、 Ｌ₁＝Ｚ₀／２πｆ₀……式（３８） と設定し、インダクタ２３７、２３８のインダクタンス
Ｌ₂を、 Ｌ₂＝Ｚ₀／（２^1/2×２πｆ₀）……式（３９） と設定し、キャパシタ２３９、２４０の容量Ｃ₁を、 Ｃ₁＝（１＋２^1/2）／（２πｆ₀×Ｚ₀）……式（４０） と設定し、インダクタ２４１、２４２のインダクタンス
Ｌ₃を、 Ｌ₃＝｛（２^1/2−１）／３｝×（Ｚ₀／２πｆ₀）……式（４１） と設定し、キャパシタ２４３、２４４の容量Ｃ₂を、 Ｃ₂＝｛３（１＋２^1/2）／４｝×｛１／（２πｆ₀×Ｚ₀）｝……式（４２） と設定し、抵抗素子２３４の抵抗値Ｒを、 Ｒ＝Ｚ₀……式（４３） と設定する。

【０１２５】上記のように素子定数を設定すると、電力
分配合成回路ＤＭ４が、周波数ｆ₀における入出力端子
２３１、２３２、２３３での入出力整合条件と、入出力
端子２３１と入出力端子２３２との間と、入出力端子２
３１と入出力端子２３３との間とに対する分配・合成比
を等しくする条件と、さらに入出力端子２３２と入出力
端子２３３との間のアイソレーション条件と、位相差９
０度の条件とを満足する。

【０１２６】よって、インダクタ２３５、２３６のイン
ダクタンスＬ₁を、 Ｌ₁＝Ｚ₀／２πｆ₀ に設定し、インダクタ２３７、２３８のインダクタンス
Ｌ₂を、 Ｌ₂＝Ｚ₀／（２^1/2×２πｆ₀） に設定し、キャパシタ２３９、２４０の容量Ｃ₁を、 Ｃ₁＝（１＋２^1/2）／（２πｆ₀×Ｚ₀） に設定し、インダクタ２４１、２４２のインダクタンス
Ｌ₃を、 Ｌ₃＝｛（２^1/2−１）／３｝×（Ｚ₀／２πｆ₀） に設定し、キャパシタ２４３、２４４の容量Ｃ₂を、 Ｃ₂＝｛３（１＋２^1/2）／４｝×｛１／（２πｆ₀×
Ｚ₀）｝ に設定し、抵抗素子２３４の抵抗値Ｒを Ｒ＝Ｚ₀ に設定すれば、入出力端子２３１から高周波信号を入力
すると、１／２ずつに分配された高周波信号が入出力端
子２３２および入出力端子２３３から位相差９０度で出
力される。

【０１２７】また、入出力端子２３２から高周波信号を
入力すると、入出力端子２３３では等振幅かつ逆相で合
成されるので、出力されない。

【０１２８】図２０は、電力分配合成回路ＤＭ４の具体
例を示す回路図である。

【０１２９】電力分配合成回路ＤＭ４の具体例は、抵抗
値Ｚ₀の抵抗素子２７４と、インダクタンスＬのインダ
クタ２７５、２７６と、インダクタンスＬ／２^1/2のイ
ンダクタ２７７、２７８と、容量Ｃのキャパシタ２７
９、２８０と、インダクタンス（２^1/2−１）Ｌ／３の
インダクタ２８１、２８２と、容量３Ｃ／４のキャパシ
タ２８３、２８４とを有する。

【０１３０】そして、所望周波数をｆ₀＝１ＧＨｚ、抑
圧周波数をｆ₁＝２ｆ₀＝２ＧＨｚとし、入出力端子２７
１、２７２、２７３に接続される負荷インピーダンスを
Ｚ₀＝５０Ω、また、インダクタンスＬ＝７．９６ｎ
Ｈ、容量Ｃ＝７．６８ｐＦとする。

【０１３１】図２１は、電力分配合成回路ＤＭ４の具体
例において、順方向伝達係数Ｓ₂₁、Ｓ₃₁、入力反射係数
Ｓ₁₁、Ｓ₂₂、Ｓ₃₃、アイソレーションＳ₃₂についての数
値シミュレーション結果の周波数特性を示す図である。

【０１３２】図２１より、周波数ｆ＝０．９７ＧＨｚ
１．０３ＧＨｚにおいて、分配損失として（３．０７±
０．０７）ｄＢの特性、入力反射量として−２０ｄＢ以
下、アイソレーションとして２０ｄＢ以上の特性が得ら
れていることがわかる。

【０１３３】また、周波数１．８８ＧＨｚ〜２．２６Ｇ
Ｈｚにおいて、分配損失として−３５ｄＢ以下の特性、
アイソレーションとして４０ｄＢ以上の特性が得られて
いることがわかる。

【０１３４】図２２は、電力分配合成回路ＤＭ４の具体
例において、順方向伝達係数Ｓ₂₁とＳ₃₁との位相差の数
値シミュレーション結果の周波数特性を示す図である。

【０１３５】図２２より、周波数ｆ＝０、９４ＧＨｚ〜
１．０４ＧＨｚにおいて、位相差として（９０±０．
５）度の特性が得られていることがわかる。

【０１３６】［第５の実施例］図２３は、本発明の第５
の実施例である電力分配合成回路ＤＭ５の構成を示す図
である。

【０１３７】電力分配合成回路ＤＭ５は、第１の入出力
端子２９１と、第２の入出力端子２９２と、第３の入出
力端子２９３と、インダクタンスＬ₁の第１のインダク
タ２９４と、インダクタンスＬ₄の第４のインダクタ３
０１と、インダクタンスＬ₄の第５のインダクタ３０２
と、容量Ｃ₁の第１のキャパシタ２９５と、容量Ｃ₁の第
２のキャパシタ２９６と、インダクタンスＬ₂の第２の
インダクタ２９７と、容量Ｃ₂の第３のキャパシタ２９
８と、インダクタンスＬ₃の第３のインダクタ３００
と、容量Ｃ₃の第４のキャパシタ２９９と、容量Ｃ₄の第
５のキャパシタ３０３と、容量Ｃ₄の第６のキャパシタ
３０４と、抵抗値Ｒの第１の抵抗素子３０５とを有す
る。

【０１３８】また、第１のインダクタ２９４は、第１の
入出力端子２９１に一端が接続され、他端が接地されて
いる。第４のインダクタ３０１は、第２の入出力端子２
９２に一端が接続されている。第５のインダクタ３０２
は、第３の入出力端子２９３に一端が接続されている。

【０１３９】第１のキャパシタ２９５は、第１の入出力
端子２９１に一端が接続されている。第２のキャパシタ
２９６は、第１の入出力端子２９１に一端が接続され、
第３の入出力端子２９３に他端が接続されている。

【０１４０】第２のインダクタ２９７は、第１のキャパ
シタ２９５の他端に一端が接続され、他端が接地されて
いる。第３のキャパシタ２９８は、第１のキャパシタ２
９５の他端に一端が接続され、他端が接地されている。
第３のインダクタ３００は、第１のキャパシタ２９５の
他端に一端が接続され、第２の入出力端子２９２に他端
が接続されている。第４のキャパシタ２９９は、第２の
入出力端子２９２に一端が接続され、他端が接地されて
いる。第５のキャパシタ３０３は、第４のインダクタ３
０１の他端に一端が接続され、他端が接地されている。
第６のキャパシタ３０４は、第５のインダクタ３０２の
他端に一端が接続され、他端が接地されている。

【０１４１】第１の抵抗素子３０５は、第１のキャパシ
タ２９５の他端に一端が接続され、第２のキャパシタ２
９６の他端に他端が接続されている。

【０１４２】ここで、上記第２の入出力端子と上記第３
の入出力端子とに入力される信号の位相差をθとし、ま
た、上記第２の入出力端子と上記第３の入出力端子とか
ら出力される信号の位相差をθとしている。

【０１４３】図２４は、従来の高域通過型ウィルキンソ
ン型電力分配合成回路にθ度伝送線路と先端開放スタブ
を付加した電力分配合成回路ＤＭ２５を示す図である。

【０１４４】電力分配合成回路ＤＭ２５は、入出力端子
３１１、３１２、３１３と、インダクタンスＬ₁のイン
ダクタ３１４と、容量Ｃ₁のキャパシタ３１５、３１６
と、インダクタンスＬ₅のインダクタ３１７、３１８
と、先端開放スタブ３１９、３２０と、θ度伝送線路３
２１と、抵抗値Ｒの抵抗素子３２２とを有する。

【０１４５】図２４に示すように、従来の電力分配合成
回路ＤＭ２５では、スタブを３本使用するので、回路面
積が増大するという問題がある。一方、電力分配合成回
路ＤＭ５は、４個のキャパシタ２９８、２９９、３０
３、３０４と２個のインダクタ３００、３０１を付加す
るのみで、３本のスタブを省略することができる。その
結果、電力分配合成回路ＤＭ２５と比較し、回路面積
（規模）を小さくすることが可能であり、モノリシック
マイクロ波集積回路への適用に有効である。

【０１４６】ここで、電力分配合成回路ＤＭ５につい
て、各構成素子の定数の設定方法について説明する。

【０１４７】入出力端子２９１、２９２、２９３に接続
される負荷インピーダンスをＺ₀と仮定する。インダク
タ２９４のインダクタンスＬ₁を、 Ｌ₁＝（１／２）×（２^1/2Ｚ₀／２πｆ₀）……式（４４） と設定し、キャパシタ２９５、２９６の容量Ｃ₁を、 Ｃ₁＝１／（２πｆ₀×２^1/2Ｚ₀）……式（４５） と設定し、インダクタ２９７のインダクタンスＬ₂を、 Ｌ₂＝２^1/2Ｚ₀／２πｆ₀……式（４６） と設定し、キャパシタ２９８の容量Ｃ₂を、 Ｃ₂＝ｔａｎ｛（π×θ）／３６０｝／（２πｆ₀×Ｚ₀）……式（４７） と設定し、キャパシタ２９９の容量Ｃ₃を、 Ｃ₃＝［ｔａｎ｛（π×θ）／３６０｝／（２πｆ₀×Ｚ₀）］＋｛１／（２π ｆ₀×２^1/2Ｚ₀）……式（４８） と設定し、インダクタ３００のインダクタンスＬ₃を、 Ｌ₃＝［Ｚ₀×ｓｉｎ｛（π×θ）／１８０｝］／２πｆ₀……式（４９） と設定し、インダクタ３０１、３０２のインダクタンス
Ｌ₄を、 Ｌ₄＝（４／３）×（２^1/2Ｚ₀／２πｆ₀）……式（５０） と設定し、キャパシタ３０３、３０４の容量Ｃ₄を、 Ｃ₄＝３／（２πｆ₀×２^1/2Ｚ₀）……式（５１） と設定し、抵抗素子３０５の抵抗値Ｒを、 Ｒ＝２Ｚ₀……式（５２） と設定する。

【０１４８】上記のように素子定数を設定すると、電力
分配合成回路ＤＭ５が、周波数ｆ₀における入出力端子
２９１、２９２、２９３での入出力整合条件と、入出力
端子２９１と入出力端子２９２との間と、入出力端子２
９１と入出力端子２９３との間に対する分配・合成比を
等しくする条件と、さらに入出力端子２９２と入出力端
子２９３との間のアイソレーション条件と、位相差θ度
の条件とを満足する。よって、インダクタ２９４のイン
ダクタンスＬ₁を、 Ｌ₁＝（１／２）×（２^1/2Ｚ₀／２πｆ₀） に設定し、キャパシタ２９５、２９６の容量Ｃ₁を、 Ｃ₁＝１／（２πｆ₀×２^1/2Ｚ₀） に設定し、インダクタ２９７のインダクタンスＬ₂を、 Ｌ₂＝２^1/2Ｚ₀／２πｆ₀ に設定し、キャパシタ２９８の容量Ｃ₂を、 Ｃ₂＝ｔａｎ｛（π×θ）／３６０｝／（２πｆ₀×
Ｚ₀） に設定し、キャパシタ２９９の容量Ｃ₃を、 Ｃ₃＝［ｔａｎ｛（π×θ）／３６０｝／（２πｆ₀×Ｚ
₀）］＋｛１／（２πｆ₀×２^1/2Ｚ₀）｝ に設定し、インダクタ３００のインダクタンスＬ₃を、 Ｌ₃＝［Ｚ₀×ｓｉｎ｛（π×θ）／１８０｝］／２πｆ
₀ に設定し、インダクタ３０１、３０２のインダクタンス
Ｌ₄を、 Ｌ₄＝（４／３）×（２^1/2Ｚ₀／２πｆ₀） に設定し、キャパシタ３０３、３０４の容量Ｃ₄を、 Ｃ₄＝３／（２πｆ₀×２^1/2Ｚ₀） に設定し、抵抗素子３０５の抵抗値Ｒを、 Ｒ＝２Ｚ₀ に設定すれば、入出力端子２９１から高周波信号を入力
すると、１／２ずつに分配された高周波信号が入出力端
子２９２と入出力端子２９３とから、位相差θ度で出力
される。

【０１４９】また、入出力端子２９２から高周波信号を
入力すると、入出力端子２９３では等振幅かつ逆相で合
成されるので、出力されない。

【０１５０】図２５は、電力分配合成回路ＤＭ５の具体
例を示す回路図であり、位相差を４５度とした場合を示
す図である。

【０１５１】電力分配合成回路ＤＭ５の具体例は、入出
力端子３４１、３４２、３４３と、インダクタンスＬの
インダクタ３４４と、容量Ｃのキャパシタ３４５、３４
６と、インダクタンス２Ｌのインダクタ３４７と、容量
２^1/2×ｔａｎ｛（π×θ）／３６０｝×Ｃのキャパシ
タ３４８と、容量［１＋２^1/2ｔａｎ｛（π×θ）／３
６０｝］×Ｃのキャパシタ３４９と、インダクタンス２
^1/2×ｓｉｎ｛（π×θ）／１８０｝×Ｌのインダクタ
３５０と、インダクタンス８Ｌ／３のインダクタ３５
１、３５２と、容量３Ｃのキャパシタ３５３、３５４
と、抵抗値２Ｚ₀の抵抗素子３５５とを有する有する。

【０１５２】所望周波数ｆ₀＝２ＧＨｚ、抑圧周波数ｆ₁
＝ｆ₀／２＝１ＧＨｚとし、入出力端子３４１、３４
２、３４３に接続されている負荷インピーダンスＺ₀＝
５０Ω、また、インダクタンスＬ＝２．８１ｎＨ、容量
Ｃ＝０．６６ｐＦとする。

【０１５３】図２６は、電力分配合成回路ＤＭ５の具体
例において、順方向伝達係数Ｓ₂₁、Ｓ₃₁、入力反射係数
Ｓ₁₁、Ｓ₂₂、Ｓ₃₃、アイソレーションＳ₃₂についての数
値シミュレーション結果の周波数特性を示す図である。

【０１５４】図２６より、周波数ｆ＝１．８８ＧＨｚ
２．１２ＧＨｚにおいて、分配損失として（３．０１±
０．０１）ｄＢの特性、入力反射量として−２５ｄＢ以
下の特性、アイソレーションとして２５ｄＢ以上の特性
が得られていることがわかる。

【０１５５】また、周波数０．８６ＧＨｚ〜１．０７Ｇ
Ｈｚにおいて、分配損失として−２５ｄＢ以下の特性、
アイソレーションとして２５ｄＢ以上の特性が得られて
いることがわかる。

【０１５６】図２７は、電力分配合成回路ＤＭ５の具体
例において、順方向伝達係数Ｓ₂₁とＳ₃₁の位相差の数値
シミュレーション結果の周波数特性を示す図である。

【０１５７】図２７より、周波数ｆ＝１．９８ＧＨｚ〜
２．０２ＧＨｚにおいて、位相差として（４５±１．
０）度の特性が得られていることがわかる。

【０１５８】ところで、位相差θを制御することによっ
て、電力分配合成回路ＤＭ５を、より小型化することが
できる。

【０１５９】つまり、ｔａｎ［（π×θ）／３６０］＞
１／２^1/2であるという条件を、電力分配合成回路ＤＭ
５に加えれば，すなわち、θ＞３５．２６°であるとき
に、第２のインダクタ２９７を省略することができる。
この場合、第３のキャパシタ２９８の容量Ｃ₂’は、 Ｃ₂’＝［ｔａｎ（π×θ／３６０）−１／２^1/2］／
（２πｆ₀Ｚ₀） である。上記のように、電力分配合成回路ＤＭ５におい
て第２のインダクタ２９７を省略することによって、電
力分配合成回路がより小型化される。

【０１６０】さらに、ｔａｎ［（π×θ）／３６０］＝
１／２^1/2であるという条件を、電力分配合成回路ＤＭ
５に加えれば、すなわち、θ＝３５．２６°であるとき
に、第２のインダクタ２９７と第３のキャパシタ２９８
とを省略することができる。上記のように、電力分配合
成回路ＤＭ５において第２のインダクタ２９７と第３の
キャパシタ２９８とを省略することによって、電力分配
合成回路がより小型化される。

【０１６１】また、ｔａｎ［（π×θ）／３６０］＜１
／２^1/2であるという条件を、電力分配合成回路ＤＭ５
に加えれば，すなわち、θ＜３５．２６°であるとき
に、第３のキャパシタ２９８を省略することができる。
この場合、第２のインダクタ２９７のインダクタンスＬ
₂’は、 Ｌ₂’＝Ｚ₀／｛［１／２^1/2−ｔａｎ（π×θ／３６
０）］×（２πｆ₀）｝ である。上記のように、電力分配合成回路ＤＭ５におい
て第３のキャパシタ２９８を省略することによって、電
力分配合成回路がより小型化される。

【０１６２】［第６の実施例］図２８は、本発明の第６
の実施例の電力分配合成回路ＤＭ６を示す回路図であ
る。

【０１６３】電力分配合成回路ＤＭ６は、第１の入出力
端子３６１と、第２の入出力端子３６２と、第３の入出
力端子３６３と、容量Ｃ₁の第１のキャパシタ３６４
と、インダクタンスＬ₄の第５のインダクタ３７１と、
インダクタンスＬ₄の第６のインダクタ３７２と、イン
ダクタンスＬ₁の第１のインダクタ３６５と、インダク
タンスＬ₁の第２のインダクタ３６６と、容量Ｃ₂の第２
のキャパシタ３６７と、インダクタンスＬ₂の第３のイ
ンダクタ３６８と、容量Ｃ₃の第３のキャパシタ３７０
と、インダクタンスＬ₃の第４のインダクタ３６９と、
容量Ｃ₄の第４のキャパシタ３７３と、容量Ｃ₄の第５の
キャパシタ３７４と、抵抗値Ｒの第１の抵抗素子３７５
とを有する。

【０１６４】また、第１のキャパシタ３６４は、第１の
入出力端子３６１に一端が接続され、他端が接地されて
いる。第５のインダクタ３７１は、第２の入出力端子３
６２に一端が接続されている。第６のインダクタ３７２
は、第３の入出力端子３６３に一端が接続されている。
第１のインダクタ３６５は、第１の入出力端子３６１に
一端が接続されている。第２のインダクタ３６６は、第
１の入出力端子３６１に一端が接続され、第３の入出力
端子３６３に他端が接続されている。

【０１６５】第２のキャパシタ３６７は、第１のインダ
クタ３６５の他端に一端が接続され、他端が接地されて
いる。第３のインダクタ３６８は、第１のインダクタ３
６５の他端に一端が接続され、他端が接地されている。
第３のキャパシタ３７０は、第１のインダクタ３６５の
他端に一端が接続され、第２の入出力端子３６２に他端
が接続されている。第４のインダクタ３６９は、第２の
入出力端子３６２に一端が接続され、他端が接地されて
いる。第４のキャパシタ３７３は、第５のインダクタ３
７１の他端に一端が接続され、他端が接地されている。
第５のキャパシタ３７４は、第６のインダクタ３７２の
他端に一端が接続され、他端が接地されている。

【０１６６】第１の抵抗素子３７５は、第１のインダク
タ３６５の他端に一端が接続され、上記第２のインダク
タ３６６の他端に他端が接続されている。

【０１６７】ここで、上記第２の入出力端子と上記第３
の入出力端子とに入力される信号の位相差をθとし、ま
た、上記第２の入出力端子と上記第３の入出力端子とか
ら出力される信号の位相差をθとしている。

【０１６８】図２９は、低域通過型ウィルキンソン型電
力分配合成回路にθ度伝送線路と先端短絡スタブを付加
した電力分配合成回路ＤＭ２６を示す図である。

【０１６９】電力分配合成回路ＤＭ２６は、入出力端子
３８１、３８２、３８３と、容量Ｃ ₁のキャパシタ３８
４と、インダクタンスＬ₁のインダクタ３８５、３８６
と、容量Ｃ₂のキャパシタ３８７、３８８と、先端短絡
スタブ３８９、３９０と、θ度伝送線路３９１と、抵抗
値Ｒの抵抗素子３９２とを有する。

【０１７０】図２９に示すように、従来の電力分配合成
回路ＤＭ２６では、スタブを３本使用するので、回路面
積が増大するという問題がある。一方、電力分配合成回
路ＤＭ６は、２個のキャパシタ３７０、３７３と４個の
インダクタ３６８、３６９、３７１、３７２を付加する
ことで、スタブを省略することができる。その結果、電
力分配合成回路ＤＭ２６と比較し、回路面積（規模）を
小さくすることが可能であり、モノリシックマイクロ波
集積回路への適用に有効である。

【０１７１】ここで、電力分配合成回路ＤＭ６におい
て、各構成素子の定数を設定する方法について説明す
る。

【０１７２】入出力端子３６１、３６２、３６３に接続
される負荷インピーダンスを、Ｚ₀と仮定する。

【０１７３】キャパシタ３６４の容量Ｃ₁を、 Ｃ₁＝２／（２πｆ₀×２^1/2Ｚ₀）……式（５３） と設定し、インダクタ３６５、３６６のインダクタンス
Ｌ₁を、 Ｌ₁＝２^1/2Ｚ₀／２πｆ₀……式（５４） と設定し、キャパシタ３６７の容量Ｃ₂を、 Ｃ₂＝１／（２πｆ₀×２^1/2Ｚ₀）……式（５５） と設定し、インダクタ３６８のインダクタンスＬ₂を、 Ｌ₂＝Ｚ₀／［２πｆ₀×ｔａｎ｛（π×θ）／３６０｝］……式（５６） と設定し、インダクタ３６９のインダクタンスＬ₃を、 Ｌ₃＝［２^1/2／｛２^1/2ｔａｎ（π×θ／３６０）＋１｝］×（Ｚ₀／２πｆ₀ ）……式（５７） と設定し、キャパシタ３７０の容量Ｃ₃を、 Ｃ₃＝１／［２πｆ₀×Ｚ₀×ｓｉｎ｛（π×θ）／１８０｝］……式（５８） と設定し、インダクタ３７１、３７２のインダクタンス
Ｌ₄を、 Ｌ₄＝（１／３）×（２^1/2Ｚ₀／２πｆ₀）……式（５９） と設定し、キャパシタ３７３、３７４の容量Ｃ₄を、 Ｃ₄＝（３／４）×｛１／（２πｆ₀×２^1/2Ｚ₀）｝……式（６０） と設定し、抵抗素子３０５の抵抗値Ｒを、 Ｒ＝２Ｚ₀……式（６１） と設定する。

【０１７４】上記のように、素子定数を設定すると、電
力分配合成回路ＤＭ６が、周波数ｆ ₀における入出力端
子３６１、３６２、３６３での入出力整合条件と、入出
力端子３６１と入出力端子３６２との間と、入出力端子
３６１と入出力端子３６３との間とに対する分配・合成
比を等しくする条件と、さらに入出力端子３６２と入出
力端子３６３との間のアイソレーション条件と、位相差
θ度の条件とを満足する。

【０１７５】よって、キャパシタ３６４の容量Ｃ₁を、 Ｃ₁＝２／（２πｆ₀×２^1/2Ｚ₀） に設定し、インダクタ３６５、３６６のインダクタンス
Ｌ₁を、 Ｌ₁＝（２^1/2Ｚ₀）／（２πｆ₀） に設定し、キャパシタ３６７の容量Ｃ₂を、 Ｃ₂＝１／（２πｆ₀×２^1/2Ｚ₀） に設定し、インダクタ３６８の容量Ｌ₂を、 Ｌ₂＝Ｚ₀／［２πｆ₀×ｔａｎ｛（π×θ）／３６
０｝］ に設定し、インダクタ３６９のインダクタンスＬ₃を、 Ｌ₃＝［２^1/2／｛２^1/2ｔａｎ（π×θ／３６０）＋
１｝］×（Ｚ₀／２πｆ₀） に設定し、キャパシタ３７０のインダクタンスＣ₃を、 Ｃ₃＝１／［２πｆ₀×Ｚ₀×ｓｉｎ｛（π×θ）／１８
０｝］ に設定し、インダクタ３７１、３７２のインダクタンス
Ｌ₄を、 Ｌ₄＝（１／３）×（２^1/2Ｚ₀／２πｆ₀） に設定し、キャパシタ３７３、３７４の容量Ｃ₄を、 Ｃ₄＝（３／４）×｛１／（２πｆ₀×２^1/2Ｚ₀）｝ に設定し、抵抗素子３０５の抵抗値Ｒを、 Ｒ＝２Ｚ₀ に設定すれば、入出力端子３６１から高周波信号を入力
すると、１／２ずつに分配された高周波信号が入出力端
子３６２と入出力端子３６３とから位相差θ度で出力さ
れる。また、入出力端子３６２から高周波信号を入力す
ると、入出力端子３６３では、等振幅かつ逆相で合成さ
れるので、出力されない。

【０１７６】図３０は、電力分配合成回路ＤＭ６の具体
例を示す回路図であり、位相差を４５度とした場合の回
路図である。

【０１７７】電力分配合成回路ＤＭ６の具体例は、入出
力端子４１１、４１２、４１３と、容量Ｃのキャパシタ
４１４と、インダクタンスＬのインダクタ４１５、４１
６と、容量Ｃ／２のキャパシタ４１７と、インダクタン
ス［１／２^1/2ｔａｎ｛（π×θ）／３６０｝］×Ｌの
インダクタ４１８と、インダクタンス［１／｛２^1/2ｔ
ａｎ（π×θ／３６０）＋１｝］Ｌのインダクタ４１９
と、容量［２^1/2／２ｓｉｎ｛（π×θ）／１８０｝］
×Ｃのキャパシタ４２０と、インダクタンス３Ｌのイン
ダクタ４２１、４２２と、容量３Ｃ／８のキャパシタ４
２３、４２４と、抵抗値２Ｚ₀の抵抗素子４２５と有す
る。

【０１７８】所望周波数ｆ₀＝１ＧＨｚ、抑圧周波数ｆ₁
＝２ｆ₀＝２ＧＨｚとし、入出力端子４１１、４１２、
４１３に接続される負荷インピーダンスＺ₀＝５０Ω、
また、インダクタンスＬ＝１１．３ｎＨ、容量Ｃ＝４．
５０ｐＦとする。

【０１７９】図３１は、電力分配合成回路ＤＭ６の具体
例において、順方向伝達係数Ｓ₂₁、Ｓ₃₁、入力反射係数
Ｓ₁₁、Ｓ₂₂、Ｓ₃₃、アイソレーションＳ₃₂についての数
値シミュレーション結果の周波数特性を示す図である。

【０１８０】図３１より、周波数ｆ＝０．９１ＧＨｚ
１．０９ＧＨｚにおいて、分配損失として（３．０３±
０．０３）ｄＢの特性、入力反射量として−２０ｄＢ以
下の特性、アイソレーションとして２０ｄＢ以上の特性
が得られていることがわかる。また、周波数１．９２Ｇ
Ｈｚ ２．１３ＧＨｚにおいて、分配損失として−３０
ｄＢ以下の特性、アイソレーションとして３５ｄＢ以上
の特性が得られていることがわかる。

【０１８１】図３２は、電力分配合成回路ＤＭ６の具体
例において、順方向伝達係数Ｓ₂₁とＳ₃₁の位相差の数値
シミュレーション結果の周波数特性を示す図である。

【０１８２】図３２より、周波数ｆ＝０．９７ＧＨｚ
１．０３ＧＨｚにおいて、位相差として（４５±２．
０）度の特性が得られていることがわかる。

【０１８３】ところで、位相差θを制御することによっ
て、電力分配合成回路ＤＭ６を、より小型化することが
できる。

【０１８４】つまり、ｔａｎ［（π×θ）／３６０］＞
１／２^1/2であるという条件を、電力分配合成回路ＤＭ
６に加えれば，すなわち、θ＞３５．２６°であるとき
に、第２のキャパシタ３６７を省略することができる。
なお、θは、位相差である。この場合、第３のインダク
タ３６８のインダクタンスＬ₂’は、 Ｌ₂’＝Ｚ₀／｛［ｔａｎ（π×θ／３６０）−１／２
^1/2］×（２πｆ₀）｝ である。上記のように、電力分配合成回路ＤＭ６におい
て第２のキャパシタ３６７を省略することによって、電
力分配合成回路がより小型化される。

【０１８５】さらに、ｔａｎ［（π×θ）／３６０］＝
１／２^1/2であるという条件を、電力分配合成回路ＤＭ
６に加えれば、すなわち、θ＝３５．２６°であるとき
に、第２のキャパシタ３６７と第３のインダクタ３６８
とを省略することができる。上記のように、電力分配合
成回路ＤＭ５において第２のキャパシタ３６７と第３の
インダクタ３６８とを省略することによって、電力分配
合成回路がより小型化される。

【０１８６】また、ｔａｎ［（π×θ）／３６０］＜１
／２^1/2であるという条件を、電力分配合成回路ＤＭ６
に加えれば，すなわち、θ＜３５．２６°であるとき
に、第３のインダクタ３６８を省略することができる。
この場合、第３のキャパシタ３６７の容量Ｃ₂’は、 Ｃ₂’＝［１／２^1/2−ｔａｎ（π×θ／３６０）］／
（２πｆ₀Ｚ₀） である。上記のように、電力分配合成回路ＤＭ６におい
て第３のインダクタ３６８を省略することによって、電
力分配合成回路がより小型化される。

【０１８７】

【発明の効果】本発明によれば、小型化・高集積化が要
求されるモノリシックマイクロ波集積回路へ適用するこ
とができ、また、インダクタやキャパシタの占有面積が
増大しないという効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例である電力分配合成回路
ＤＭ１の構成を示す回路図である。

【図２】従来の高域通過型ウィルキンソン型電力分配合
成回路ＤＭ１４に、先端開放スタブを付加した電力分配
合成回路ＤＭ２１を示す図である。

【図３】電力分配合成回路ＤＭ１について、入出力端子
２と入出力端子３とから同相励振した場合の等価回路を
示す図である。

【図４】電力分配合成回路ＤＭ１について、入出力端子
２と入出力端子３とから逆相励振した場合の等価回路を
示す図である。

【図５】電力分配合成回路ＤＭ１の具体例を示す回路図
である。

【図６】電力分配合成回路ＤＭ１の具体例において、順
方向伝達係数Ｓ₂₁、入力反射係数Ｓ₁₁、Ｓ₂₂、アイソレ
ーションＳ₃₂の数値シミュレーション結果の周波数特性
を示す図である。

【図７】本発明の第２の実施例である電力分配合成回路
ＤＭ２の構成を示す回路図である。

【図８】従来の低域通過型ウィルキンソン型電力分配合
成回路ＤＭ１５に先端短絡スタブを付加した電力分配合
成回路ＤＭ２２を示す図である。

【図９】電力分配合成回路ＤＭ２について、入出力端子
９２と入出力端子９３とから同相励振した場合の等価回
路を示す図である。

【図１０】電力分配合成回路ＤＭ２において、入出力端
子９２と入出力端子９３とから逆相励振した場合の等価
回路を示す図である。

【図１１】電力分配合成回路ＤＭ２の具体例を示す回路
図である。

【図１２】電力分配合成回路ＤＭ２の具体例において、
順方向伝達係数Ｓ₂₁、入力反射係数Ｓ₁₁、Ｓ₂₂、アイソ
レーションＳ₃₂の数値シミュレーション結果の周波数特
性を示す図である。

【図１３】本発明の第３の実施例である電力分配合成回
路ＤＭ３を示す回路図である。

【図１４】従来の高域通過型ブランチライン型９０度電
力分配合成回路ＤＭ１６に先端開放スタブを付加した電
力分配合成回路ＤＭ２３を示す図である。

【図１５】電力分配合成回路ＤＭ３の具体例を示す回路
図である。

【図１６】電力分配合成回路ＤＭ３の具体例において、
順方向伝達係数Ｓ₂₁、Ｓ₃₁、入力反射係数Ｓ₁₁、Ｓ₂₂、
Ｓ₃₃、アイソレーションＳ₃₂の数値シミュレーション結
果の周波数特性を示す図である。

【図１７】電力分配合成回路ＤＭ３の具体例において、
順方向伝達係数Ｓ₂₁とＳ₃₁との位相差の数値シミュレー
ション結果の周波数特性を示す図である。

【図１８】本発明の第４の実施例である電力分配合成回
路ＤＭ４の構成を示す回路図である。

【図１９】従来の低域通過型ブランチライン型９０度電
力分配合成回路ＤＭ１７に先端短絡スタブを付加した電
力分配合成回路ＤＭ２４を示す図である。

【図２０】電力分配合成回路ＤＭ４の具体例を示す回路
図である。

【図２１】電力分配合成回路ＤＭ４の具体例において、
順方向伝達係数Ｓ₂₁、Ｓ₃₁、入力反射係数Ｓ₁₁、Ｓ₂₂、
Ｓ₃₃、アイソレーションＳ₃₂の数値シミュレーション結
果の周波数特性を示す図である。

【図２２】電力分配合成回路ＤＭ４の具体例において、
順方向伝達係数Ｓ₂₁とＳ₃₁との位相差の数値シミュレー
ション結果の周波数特性を示す図である。

【図２３】本発明の第５の実施例である電力分配合成回
路ＤＭ５の構成を示す図である。

【図２４】従来の高域通過型ウィルキンソン型電力分配
合成回路ＤＭ１４にθ度伝送線路と先端開放スタブを付
加した電力分配合成回路ＤＭ２５を示す図である。

【図２５】電力分配合成回路ＤＭ５の具体例を示す回路
図であり、位相差を４５度とした場合を示す図である。

【図２６】電力分配合成回路ＤＭ５の具体例において、
順方向伝達係数Ｓ₂₁、Ｓ₃₁、入力反射係数Ｓ₁₁、Ｓ₂₂、
Ｓ₃₃、アイソレーションＳ₃₂の数値シミュレーション結
果の周波数特性を示す図である。

【図２７】電力分配合成回路ＤＭ５の具体例において、
順方向伝達係数Ｓ₂₁とＳ₃₁の位相差の数値シミュレーシ
ョン結果の周波数特性を示す図である。

【図２８】本発明の第６の実施例の電力分配合成回路Ｄ
Ｍ６を示す回路図である。

【図２９】従来の低域通過型ウィルキンソン型電力分配
合成回路ＤＭ１５にθ度伝送線路と先端短絡スタブを付
加した電力分配合成回路ＤＭ２６を示す図である。

【図３０】電力分配合成回路ＤＭ６の具体例を示す回路
図であり、位相差を４５度とした場合の回路図である。

【図３１】電力分配合成回路ＤＭ６の具体例において、
順方向伝達係数Ｓ₂₁、Ｓ₃₁、入力反射係数Ｓ₁₁、Ｓ₂₂、
Ｓ₃₃、アイソレーションＳ₃₂の数値シミュレーション結
果の周波数特性を示す図である。

【図３２】電力分配合成回路ＤＭ６の具体例において、
順方向伝達係数Ｓ₂₁とＳ₃₁の位相差の数値シミュレーシ
ョン結果の周波数特性を示す図である。

【図３３】従来の偶高調波直交復調器ＤＭ１１に使用さ
れている従来の偶高調波ミキサ４６６を示す回路図であ
る。

【図３４】従来の偶高調波直交復調器ＤＭ１１を示す回
路図である。

【図３５】分布定数線路を組み合わせた従来のウィルキ
ンソン型電力分配合成回路ＤＭ１２を示す図である。

【図３６】分布定数線路を組み合わせた従来のブランチ
ライン型９０度電力分配合成回路ＤＭ１３を示す図であ
る。

【図３７】分布定数線路を組み合わせた従来のウィルキ
ンソン型電力分配合成回路ＤＭ１２を集中定数化した電
力分配合成回路ＤＭ１４を示す図である。

【図３８】分布定数線路を組み合わせた従来のウィルキ
ンソン型電力分配合成回路ＤＭ１２を集中定数化した電
力分配合成回路ＤＭ１５を示す図である。

【図３９】分布定数線路を組み合わせた従来のブランチ
ライン型９０度電力分配合成回路ＤＭ１３を集中定数化
した電力分配合成回路ＤＭ１６を示す図である。

【図４０】分布定数線路を組み合わせた従来のブランチ
ライン型９０度電力分配合成回路ＤＭ１３を、集中定数
化した電力分配合成回路ＤＭ１７を示す図である。Ｄ

【符号の説明】

ＤＭ１〜ＤＭ６…電力分配合成回路、 １、９１、１８１、２３１、２９１，３６１…第１の入
出力端子、 ２、９２、１８２、２３２、２９２，３６２…第２の入
出力端子、 ３、９３、１８３、２３３、２９３，３６３…第３の入
出力端子、 ９…第３のキャパシタ、 １０…第４のキャパシタ、 ９７…第３のインダクタ、 ９８…第４のインダクタ、 １９３…第５のキャパシタ、 １９４…第６のキャパシタ、 ２４１…第５のインダクタ、 ２４２…第６のインダクタ、 ２９８…第３のキャパシタ、 ２９９…第４のキャパシタ、 ３０３…第５のキャパシタ、 ３０４…第６のキャパシタ、 ３００…第３のインダクタ ３０１…第４のインダクタ、 ３７０…第３のキャパシタ ３７３…第４のキャパシタ、 ３６８…第３のインダクタ、 ３６９…第４のインダクタ、 ３７１…第５のインダクタ、 ３７２…第６のインダクタ。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 第１の入出力端子と、第２の入出力端子
   と、第３の入出力端子とを具備する電力分配合成回路に
   おいて、 上記第１の入出力端子に一端が接続され、他端が接地さ
   れている第１のインダクタと；上記第２の入出力端子に
   一端が接続されている第２のインダクタと；上記第３の
   入出力端子３に一端が接続されている第３のインダクタ
   と；上記第１の入出力端子に一端が接続され、上記第２
   の入出力端子に他端が接続されている第１のキャパシタ
   と；上記第１の入出力端子に一端が接続され、上記第３
   の入出力端子に他端が接続されている第２のキャパシタ
   と；上記第２のインダクタの他端に一端が接続され、他
   端が接地されている第３のキャパシタと；上記第３のイ
   ンダクタの他端に一端が接続され、他端が接地されてい
   る第４のキャパシタと；上記第２の入出力端子と上記第
   ３の入出力端子との間に接続されている第１の抵抗素子
   と；を有することを特徴とする電力分配合成回路。
2. 【請求項２】 第１の入出力端子と、第２の入出力端子
   と、第３の入出力端子とを具備する電力分配合成回路に
   おいて、 上記第１の入出力端子に一端が接続され、他端が接地さ
   れた第１のキャパシタと；上記第１の入出力端子に一端
   が接続され、上記第２の入出力端子に他端が接続された
   第１のインダクタと；上記第１の入出力端子に一端が接
   続され、上記第３の入出力端子に他端が接続された第２
   のインダクタと；上記第２の入出力端子に一端が接続さ
   れた第３のインダクタと；上記第３の入出力端子９３に
   一端が接続された第４のインダクタと；上記第３のイン
   ダクタの他端に一端が接続され、他端が接地された第２
   のキャパシタと；上記第４のインダクタの他端に一端が
   接続され、他端が接地された第３のキャパシタと；上記
   第２の入出力端子と上記第３の入出力端子との間に接続
   されている第１の抵抗素子と；を有することを特徴とす
   る電力分配合成回路。
3. 【請求項３】 第１の入出力端子と、第２の入出力端子
   と、第３の入出力端子とを具備する電力分配合成回路に
   おいて、 上記第１の入出力端子に一端が接続され、他端が接地さ
   れている第１のインダクタと；上記第２の入出力端子に
   一端が接続されている第３のインダクタと；上記第３の
   入出力端子に一端が接続されている第４のインダクタ
   と；上記第１の入出力端子に一端が接続され、上記第２
   の入出力端子に他端が接続されている第１のキャパシタ
   と；上記第１の入出力端子に一端が接続されている第２
   のキャパシタと；上記第２の入出力端子に一端が接続さ
   れ、上記第３の入出力端子に他端が接続されている第３
   のキャパシタと；上記第２のキャパシタの他端に一端が
   接続され、上記第３の入出力端子に他端が接続されてい
   る第４のキャパシタと；上記第２のキャパシタの他端に
   一端が接続され、他端が接地されている第２のインダク
   タと；上記第３のインダクタの他端に一端が接続され、
   他端が接地されている第５のキャパシタと；上記第４の
   インダクタの他端に一端が接続され、他端が接地されて
   いる第６のキャパシタと；上記第２のキャパシタの他端
   に一端が接続され、他端が接地されている第１の抵抗素
   子と；を有することを特徴とする電力分配合成回路。
4. 【請求項４】 第１の入出力端子と、第２の入出力端子
   と、第３の入出力端子とを具備する電力分配合成回路に
   おいて、 上記第１の入出力端子に一端が接続され、他端が接地さ
   れている第１のキャパシタと；上記第２の入出力端子に
   一端が接続されている第５のインダクタと；上記第３の
   入出力端子に一端が接続されている第６のインダクタ
   と；上記第１の入出力端子に一端が接続され、上記第２
   の入出力端子に他端が接続されている第１のインダクタ
   と；上記第１の入出力端子に一端が接続されている第２
   のインダクタと；上記第２の入出力端子に一端が接続さ
   れ、上記第３の入出力端子に他端が接続されている第３
   のインダクタと；上記第２のインダクタの他端に一端が
   接続され、上記第３の入出力端子に他端が接続されてい
   る第４のインダクタと；上記第２のインダクタの他端に
   一端が接続され、他端が接地されている第２のキャパシ
   タと；上記第５のインダクタの他端に一端が接続され、
   他端が接地されている第３のキャパシタと；上記第６の
   インダクタの他端に一端が接続され、他端が接地されて
   いる第４のキャパシタと；上記第２のインダクタの他端
   に一端が接続され、他端が接地されている第１の抵抗素
   子と；を有することを特徴とする電力分配合成回路。
5. 【請求項５】 第１の入出力端子と、第２の入出力端子
   と、第３の入出力端子とを具備する電力分配合成回路に
   おいて、 上記第１の入出力端子に一端が接続され、他端が接地さ
   れている第１のインダクタと；上記第２の入出力端子に
   一端が接続されている第４のインダクタと；上記第３の
   入出力端子に一端が接続されている第５のインダクタ
   と；上記第１の入出力端子に一端が接続されている第１
   のキャパシタと；上記第１の入出力端子に一端が接続さ
   れ、上記第３の入出力端子に他端が接続されている第２
   のキャパシタと；上記第１のキャパシタの他端に一端が
   接続され、他端が接地されている第２のインダクタと；
   上記第１のキャパシタの他端に一端が接続され、他端が
   接地されている第３のキャパシタと；上記第１のキャパ
   シタの他端に一端が接続され、上記第２の入出力端子に
   他端が接続されている第３のインダクタと；上記第２の
   入出力端子に一端が接続され、他端が接地されている第
   ４のキャパシタと；上記第４のインダクタの他端に一端
   が接続され、他端が接地されている第５のキャパシタ
   と；上記第５のインダクタの他端に一端が接続され、他
   端が接地されている第６のキャパシタと；上記第１のキ
   ャパシタの他端に一端が接続され、上記第２のキャパシ
   タの他端に他端が接続されている第１の抵抗素子と；を
   有することを特徴とする電力分配合成回路。
6. 【請求項６】 第１の入出力端子と、第２の入出力端子
   と、第３の入出力端子とを具備する電力分配合成回路に
   おいて、 上記第１の入出力端子に一端が接続され、他端が接地さ
   れている第１のインダクタと；上記第２の入出力端子に
   一端が接続されている第４のインダクタと；上記第３の
   入出力端子に一端が接続されている第５のインダクタ
   と；上記第１の入出力端子に一端が接続されている第１
   のキャパシタと；上記第１の入出力端子に一端が接続さ
   れ、上記第３の入出力端子に他端が接続されている第２
   のキャパシタと；上記第１のキャパシタの他端に一端が
   接続され、他端が接地されている第３のキャパシタと；
   上記第１のキャパシタの他端に一端が接続され、上記第
   ２の入出力端子に他端が接続されている第３のインダク
   タと；上記第２の入出力端子に一端が接続され、他端が
   接地されている第４のキャパシタと；上記第４のインダ
   クタの他端に一端が接続され、他端が接地されている第
   ５のキャパシタと；上記第５のインダクタの他端に一端
   が接続され、他端が接地されている第６のキャパシタ
   と；上記第１のキャパシタの他端に一端が接続され、上
   記第２のキャパシタの他端に他端が接続されている第１
   の抵抗素子と；を有し、上記第２の入出力端子と上記第
   ３の入出力端子とに入力される信号の位相差をθとし、
   また、上記第２の入出力端子と上記第３の入出力端子と
   から出力される信号の位相差をθとした場合、θ＞３
   ５．２６°であることを特徴とする電力分配合成回路。
7. 【請求項７】 第１の入出力端子と、第２の入出力端子
   と、第３の入出力端子とを具備する電力分配合成回路に
   おいて、 上記第１の入出力端子に一端が接続され、他端が接地さ
   れている第１のインダクタと；上記第２の入出力端子に
   一端が接続されている第４のインダクタと；上記第３の
   入出力端子に一端が接続されている第５のインダクタ
   と；上記第１の入出力端子に一端が接続されている第１
   のキャパシタと；上記第１の入出力端子に一端が接続さ
   れ、上記第３の入出力端子に他端が接続されている第２
   のキャパシタと；上記第１のキャパシタの他端に一端が
   接続され、上記第２の入出力端子に他端が接続されてい
   る第３のインダクタと；上記第２の入出力端子に一端が
   接続され、他端が接地されている第４のキャパシタと；
   上記第４のインダクタの他端に一端が接続され、他端が
   接地されている第５のキャパシタと；上記第５のインダ
   クタの他端に一端が接続され、他端が接地されている第
   ６のキャパシタと；上記第１のキャパシタの他端に一端
   が接続され、上記第２のキャパシタの他端に他端が接続
   されている第１の抵抗素子と；を有し、上記第２の入出
   力端子と上記第３の入出力端子とに入力される信号の位
   相差をθとし、また、上記第２の入出力端子と上記第３
   の入出力端子とから出力される信号の位相差をθとした
   場合、θ＝３５．２６°であることを特徴とする電力分
   配合成回路。
8. 【請求項８】 第１の入出力端子と、第２の入出力端子
   と、第３の入出力端子とを具備する電力分配合成回路に
   おいて、 上記第１の入出力端子に一端が接続され、他端が接地さ
   れている第１のインダクタと；上記第２の入出力端子に
   一端が接続されている第４のインダクタと；上記第３の
   入出力端子に一端が接続されている第５のインダクタ
   と；上記第１の入出力端子に一端が接続されている第１
   のキャパシタと；上記第１の入出力端子に一端が接続さ
   れ、上記第３の入出力端子に他端が接続されている第２
   のキャパシタと；上記第１のキャパシタの他端に一端が
   接続され、他端が接地されている第２のインダクタと；
   上記第１のキャパシタの他端に一端が接続され、上記第
   ２の入出力端子に他端が接続されている第３のインダク
   タと；上記第２の入出力端子に一端が接続され、他端が
   接地されている第４のキャパシタと；上記第４のインダ
   クタの他端に一端が接続され、他端が接地されている第
   ５のキャパシタと；上記第５のインダクタの他端に一端
   が接続され、他端が接地されている第６のキャパシタ
   と；上記第１のキャパシタの他端に一端が接続され、上
   記第２のキャパシタの他端に他端が接続されている第１
   の抵抗素子と；を有し、上記第２の入出力端子と上記第
   ３の入出力端子とに入力される信号の位相差をθとし、
   また、上記第２の入出力端子と上記第３の入出力端子と
   から出力される信号の位相差をθとした場合、θ＜３
   ５．２６°であることを特徴とする電力分配合成回路。
9. 【請求項９】 第１の入出力端子と、第２の入出力端子
   と、第３の入出力端子とを具備する電力分配合成回路に
   おいて、 上記第１の入出力端子に一端が接続され、他端が接地さ
   れている第１のキャパシタと；上記第２の入出力端子に
   一端が接続されている第５のインダクタと；上記第３の
   入出力端子に一端が接続されている第６のインダクタ
   と；上記第１の入出力端子に一端が接続されている第１
   のインダクタと；上記第１の入出力端子に一端が接続さ
   れ、上記第３の入出力端子に他端が接続されている第２
   のインダクタと；上記第１のインダクタの他端に一端が
   接続され、他端が接地されている第２のキャパシタと；
   上記第１のインダクタの他端に一端が接続され、他端が
   接地されている第３のインダクタと；上記第１のインダ
   クタの他端に一端が接続され、上記第２の入出力端子に
   他端が接続されている第３のキャパシタと；上記第２の
   入出力端子に一端が接続され、他端が接地されている第
   ４のインダクタと；上記第５のインダクタの他端に一端
   が接続され、他端が接地されている第４のキャパシタ
   と；上記第６のインダクタの他端に一端が接続され、他
   端が接地されている第５のキャパシタと；上記第１のイ
   ンダクタの他端に一端が接続され、上記第２のインダク
   タの他端に他端が接続されている第１の抵抗素子と；を
   有することを特徴とする電力分配合成回路。
10. 【請求項１０】 第１の入出力端子と、第２の入出力端
    子と、第３の入出力端子とを具備する電力分配合成回路
    において、 上記第１の入出力端子に一端が接続され、他端が接地さ
    れている第１のキャパシタと；上記第２の入出力端子に
    一端が接続されている第５のインダクタと；上記第３の
    入出力端子に一端が接続されている第６のインダクタ
    と；上記第１の入出力端子に一端が接続されている第１
    のインダクタと；上記第１の入出力端子に一端が接続さ
    れ、上記第３の入出力端子に他端が接続されている第２
    のインダクタと；上記第１のインダクタの他端に一端が
    接続され、他端が接地されている第３のインダクタと；
    上記第１のインダクタの他端に一端が接続され、上記第
    ２の入出力端子に他端が接続されている第３のキャパシ
    タと；上記第２の入出力端子に一端が接続され、他端が
    接地されている第４のインダクタと；上記第５のインダ
    クタの他端に一端が接続され、他端が接地されている第
    ４のキャパシタと；上記第６のインダクタの他端に一端
    が接続され、他端が接地されている第５のキャパシタ
    と；上記第１のインダクタの他端に一端が接続され、上
    記第２のインダクタの他端に他端が接続されている第１
    の抵抗素子と；を有し、上記第２の入出力端子と上記第
    ３の入出力端子とに入力される信号の位相差をθとし、
    また、上記第２の入出力端子と上記第３の入出力端子と
    から出力される信号の位相差をθとした場合、θ＞３
    ５．２６°であることを特徴とする電力分配合成回路。
11. 【請求項１１】 第１の入出力端子と、第２の入出力端
    子と、第３の入出力端子とを具備する電力分配合成回路
    において、 上記第１の入出力端子に一端が接続され、他端が接地さ
    れている第１のキャパシタと；上記第２の入出力端子に
    一端が接続されている第５のインダクタと；上記第３の
    入出力端子に一端が接続されている第６のインダクタ
    と；上記第１の入出力端子に一端が接続されている第１
    のインダクタと；上記第１の入出力端子に一端が接続さ
    れ、上記第３の入出力端子に他端が接続されている第２
    のインダクタと；上記第１のインダクタの他端に一端が
    接続され、上記第２の入出力端子に他端が接続されてい
    る第３のキャパシタと；上記第２の入出力端子に一端が
    接続され、他端が接地されている第４のインダクタと；
    上記第５のインダクタの他端に一端が接続され、他端が
    接地されている第４のキャパシタと；上記第６のインダ
    クタの他端に一端が接続され、他端が接地されている第
    ５のキャパシタと；上記第１のインダクタの他端に一端
    が接続され、上記第２のインダクタの他端に他端が接続
    されている第１の抵抗素子と；を有し、上記第２の入出
    力端子と上記第３の入出力端子とに入力される信号の位
    相差をθとし、また、上記第２の入出力端子と上記第３
    の入出力端子とから出力される信号の位相差をθとした
    場合、θ＝３５．２６°であることを特徴とする電力分
    配合成回路。
12. 【請求項１２】 第１の入出力端子と、第２の入出力端
    子と、第３の入出力端子とを具備する電力分配合成回路
    において、 上記第１の入出力端子に一端が接続され、他端が接地さ
    れている第１のキャパシタと；上記第２の入出力端子に
    一端が接続されている第５のインダクタと；上記第３の
    入出力端子に一端が接続されている第６のインダクタ
    と；上記第１の入出力端子に一端が接続されている第１
    のインダクタと；上記第１の入出力端子に一端が接続さ
    れ、上記第３の入出力端子に他端が接続されている第２
    のインダクタと；上記第１のインダクタの他端に一端が
    接続され、他端が接地されている第２のキャパシタと；
    上記第１のインダクタの他端に一端が接続され、上記第
    ２の入出力端子に他端が接続されている第３のキャパシ
    タと；上記第２の入出力端子に一端が接続され、他端が
    接地されている第４のインダクタと；上記第５のインダ
    クタの他端に一端が接続され、他端が接地されている第
    ４のキャパシタと；上記第６のインダクタの他端に一端
    が接続され、他端が接地されている第５のキャパシタ
    と；上記第１のインダクタの他端に一端が接続され、上
    記第２のインダクタの他端に他端が接続されている第１
    の抵抗素子と；を有し、上記第２の入出力端子と上記第
    ３の入出力端子とに入力される信号の位相差をθとし、
    また、上記第２の入出力端子と上記第３の入出力端子と
    から出力される信号の位相差をθとした場合、θ＜３
    ５．２６°であることを特徴とする電力分配合成回路。