JP2002064063A - 半導体素子用基板およびその製造方法ならびに半導体素子 - Google Patents
半導体素子用基板およびその製造方法ならびに半導体素子Info
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Abstract
(57)【要約】
【課題】 半導体素子用基板において、欠陥密度を低減
する。 【解決手段】 （０００１）面6Ｈ-SiC基板11上に温度5
00℃でAlNバッファ層12を２０nm程度の膜厚で形成す
る。続いて、温度を1050℃にしてGaN層13aを3μm程度成
長させ、成長を中断し、テトラエチルシランを一定時間
照射した後、GaN層13bを成長する。その後、SiO2膜14を
形成し、レジストを塗布後、幅30μｍ程度の間隔で、幅
5μmのSiO2膜14を残す。レジストとSiO2膜14をマスクと
して、塩素系のガスを用いてGaN層13a、13bおよびＡｌ
Ｎバッファ層12をドライエッチングにより基板まで除去
して、ラインアンドスペースのパターンを形成する。レ
ジストとSiO2膜14を除去した後、GaN層15を５μｍ程度
選択成長する。
する。 【解決手段】 （０００１）面6Ｈ-SiC基板11上に温度5
00℃でAlNバッファ層12を２０nm程度の膜厚で形成す
る。続いて、温度を1050℃にしてGaN層13aを3μm程度成
長させ、成長を中断し、テトラエチルシランを一定時間
照射した後、GaN層13bを成長する。その後、SiO2膜14を
形成し、レジストを塗布後、幅30μｍ程度の間隔で、幅
5μmのSiO2膜14を残す。レジストとSiO2膜14をマスクと
して、塩素系のガスを用いてGaN層13a、13bおよびＡｌ
Ｎバッファ層12をドライエッチングにより基板まで除去
して、ラインアンドスペースのパターンを形成する。レ
ジストとSiO2膜14を除去した後、GaN層15を５μｍ程度
選択成長する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子用基板
およびその作製方法ならびにその基板を用いた半導体素
子に関するものである。
およびその作製方法ならびにその基板を用いた半導体素
子に関するものである。
【０００２】
【本発明と比較するために作製した技術】410nm帯の短
波長半導体レーザ素子として、1999年発行のJpn.J.App
l.Phys.Vol.38.pp.L226-L229において、サファイア基板
上にGaNを形成した後、SiO２をマスクとして、選択成長
を利用してGaNを形成した後、サファイア基板等を剥が
してできたGaN基板上に、n-GaNバッファ層、n-InGaNク
ラック防止層、n-AlGaN／GaN変調ドープ超格子クラッド
層、n-GaN光導波層、n-InGaN／InGaN多重量子井戸活性
層、p-AlGaNキャリアブロック層、p-GaN光導波層、p-Al
GaN／GaN変調ドープ超格子クラッド層、p-GaNコンタク
ト層を積層してなるものが報告されている。しかしなが
ら、このレーザにおいては、サファイア基板とその上の
GaN層との格子不整合による貫通欠陥の影響を受けて、
素子における欠陥密度が多いため、高出力での信頼性が
得られていない。
波長半導体レーザ素子として、1999年発行のJpn.J.App
l.Phys.Vol.38.pp.L226-L229において、サファイア基板
上にGaNを形成した後、SiO２をマスクとして、選択成長
を利用してGaNを形成した後、サファイア基板等を剥が
してできたGaN基板上に、n-GaNバッファ層、n-InGaNク
ラック防止層、n-AlGaN／GaN変調ドープ超格子クラッド
層、n-GaN光導波層、n-InGaN／InGaN多重量子井戸活性
層、p-AlGaNキャリアブロック層、p-GaN光導波層、p-Al
GaN／GaN変調ドープ超格子クラッド層、p-GaNコンタク
ト層を積層してなるものが報告されている。しかしなが
ら、このレーザにおいては、サファイア基板とその上の
GaN層との格子不整合による貫通欠陥の影響を受けて、
素子における欠陥密度が多いため、高出力での信頼性が
得られていない。
【０００３】一方、GaN基板の製造方法において、SiO2
をマスクとせず、GaNを形成した後、ストライプ状にGaN
をサファイア基板まで取り除き、その基板上にGaNを成
長することにより、GaNの横方向の成長を利用して平坦
な膜が形成されることが、1998年発行のExt.Abstr.(MRS
Fall Meet.Boston)G3.38のPendeo-Epitaxy-A New Appr
oach for Lateral Growth of Gallium Nitride Structu
resにおいて報告されている。さらに、この方法を利用
して、1998年発行のSPIE Vol.3628 pp.158のThree year
s of InGaN quantum-well lasersにおいては、多重量子
井戸半導体レーザができることが報告されているが、信
頼性としては５mＷに留まっており、さらに、欠陥密度
の低減が必要となる。
をマスクとせず、GaNを形成した後、ストライプ状にGaN
をサファイア基板まで取り除き、その基板上にGaNを成
長することにより、GaNの横方向の成長を利用して平坦
な膜が形成されることが、1998年発行のExt.Abstr.(MRS
Fall Meet.Boston)G3.38のPendeo-Epitaxy-A New Appr
oach for Lateral Growth of Gallium Nitride Structu
resにおいて報告されている。さらに、この方法を利用
して、1998年発行のSPIE Vol.3628 pp.158のThree year
s of InGaN quantum-well lasersにおいては、多重量子
井戸半導体レーザができることが報告されているが、信
頼性としては５mＷに留まっており、さらに、欠陥密度
の低減が必要となる。
【０００４】一方、2000年発行の春季第47回応用物理学
関係連合講演会の講演予稿集No.1の355頁の28p-YQ-6に
おいて、アンチサーファクタントとしてテトラエチルシ
ラン（ＴＥＳｉ）を用いたGaN薄膜の低転位化について
記載されている。ここでは、GaNの成長を一旦停止し、
ＴＥＳｉをその表面に照射してＳｉ原子を供給後、GaN
の成長を再開すると、転位密度が３桁程度減少すること
が報告されている。しかし、本方法においても格子不整
合の大きな基板上に成長されているために、基板の影響
を受け、欠陥を実用レベルに低減できないという欠点が
ある。
関係連合講演会の講演予稿集No.1の355頁の28p-YQ-6に
おいて、アンチサーファクタントとしてテトラエチルシ
ラン（ＴＥＳｉ）を用いたGaN薄膜の低転位化について
記載されている。ここでは、GaNの成長を一旦停止し、
ＴＥＳｉをその表面に照射してＳｉ原子を供給後、GaN
の成長を再開すると、転位密度が３桁程度減少すること
が報告されている。しかし、本方法においても格子不整
合の大きな基板上に成長されているために、基板の影響
を受け、欠陥を実用レベルに低減できないという欠点が
ある。
【０００５】また、特開平10-312971号において、Ｇａ
Ｎ化合物半導体層とサファイア基板結晶の熱膨張差およ
び格子定数差によって生じるクラックを抑え、欠陥の導
入を抑制する方法として、マスクにより成長領域を制限
し、エピタキシャル成長によりＧａＮ化合物半導体膜の
ファセット構造を形成し、マスクを覆うまでファセット
構造を完全に埋め込み、最終的には平坦な表面を有する
結晶成長方法が報告されている。本方法においても、種
となる成長領域の下地全体が格子不整合の大きな基板上
に成長されているために、基板の影響を受け、横方向に
成長する結晶方位が変わり、平坦化が困難である。ま
た、さらに、この方法を繰り返しても面方位に差が生じ
るため、欠陥を実用レベルまで低減できないという欠点
があった。
Ｎ化合物半導体層とサファイア基板結晶の熱膨張差およ
び格子定数差によって生じるクラックを抑え、欠陥の導
入を抑制する方法として、マスクにより成長領域を制限
し、エピタキシャル成長によりＧａＮ化合物半導体膜の
ファセット構造を形成し、マスクを覆うまでファセット
構造を完全に埋め込み、最終的には平坦な表面を有する
結晶成長方法が報告されている。本方法においても、種
となる成長領域の下地全体が格子不整合の大きな基板上
に成長されているために、基板の影響を受け、横方向に
成長する結晶方位が変わり、平坦化が困難である。ま
た、さらに、この方法を繰り返しても面方位に差が生じ
るため、欠陥を実用レベルまで低減できないという欠点
があった。
【０００６】
【発明が解決しようとする課題】上記のように、GaN基
板を用いた半導体レーザにおいては、GaN基板の欠陥密
度が大きいことから、高出力発振下で高い信頼性を得る
ことが困難であった。
板を用いた半導体レーザにおいては、GaN基板の欠陥密
度が大きいことから、高出力発振下で高い信頼性を得る
ことが困難であった。
【０００７】本発明は上記事情に鑑みて、欠陥密度が小
さい半導体素子用基板の作製方法および半導体素子用基
板、ならびにそれを用いた、信頼性の高い半導体素子を
提供することを目的とするものである。
さい半導体素子用基板の作製方法および半導体素子用基
板、ならびにそれを用いた、信頼性の高い半導体素子を
提供することを目的とするものである。
【０００８】
【課題を解決するための手段】本発明の半導体素子用基
板の製造方法は、ベース基板上に、低温成長法により形
成されるＡｌＮまたはＧａＮからなるバッファ層を介し
て第一のＧａＮ層を結晶成長し、該第一のＧａＮ層の表
面にテトラエチルシラン、シランおよびジシランのうち
少なくとも１つを照射した後、第二のＧａＮ層を結晶成
長する第一の工程と、バッファ層と第一のＧａＮ層と第
二のＧａＮ層とからなる成長層をストライプ状に基板ま
で除去して残ったライン部と該ライン部間に存在するス
ペース部とからなるラインアンドスペースのパターンを
形成する第二の工程と、ライン部を結晶成長の核にし
て、少なくともスペース部が埋め込まれるまで第三のＧ
ａＮ層を結晶成長する第三の工程とを含むことを特徴と
するものである。
板の製造方法は、ベース基板上に、低温成長法により形
成されるＡｌＮまたはＧａＮからなるバッファ層を介し
て第一のＧａＮ層を結晶成長し、該第一のＧａＮ層の表
面にテトラエチルシラン、シランおよびジシランのうち
少なくとも１つを照射した後、第二のＧａＮ層を結晶成
長する第一の工程と、バッファ層と第一のＧａＮ層と第
二のＧａＮ層とからなる成長層をストライプ状に基板ま
で除去して残ったライン部と該ライン部間に存在するス
ペース部とからなるラインアンドスペースのパターンを
形成する第二の工程と、ライン部を結晶成長の核にし
て、少なくともスペース部が埋め込まれるまで第三のＧ
ａＮ層を結晶成長する第三の工程とを含むことを特徴と
するものである。
【０００９】ここで、基板はエッチングされてもよい。
【００１０】第三の工程後に、第三のＧａＮ層表面にテ
トラエチルシラン、シランおよびジシランのうち少なく
とも１つを照射した後、ＧａＮを結晶成長する第四の工
程を含んでもよい。あるいは、第四の工程として、第三
の工程後に、ライン部の上部の第三のＧａＮ層の上に、
少なくともライン部の幅で、ＧａＮが結晶成長し得ない
材料からなるマスク層を形成し、該マスク層が形成され
ていない領域の第三のＧａＮ層の表面をＧａＮの結晶成
長の核にして、ＧａＮを結晶成長してもよい。
トラエチルシラン、シランおよびジシランのうち少なく
とも１つを照射した後、ＧａＮを結晶成長する第四の工
程を含んでもよい。あるいは、第四の工程として、第三
の工程後に、ライン部の上部の第三のＧａＮ層の上に、
少なくともライン部の幅で、ＧａＮが結晶成長し得ない
材料からなるマスク層を形成し、該マスク層が形成され
ていない領域の第三のＧａＮ層の表面をＧａＮの結晶成
長の核にして、ＧａＮを結晶成長してもよい。
【００１１】第四の工程の後に、直前で形成されたＧａ
Ｎ層表面にテトラエチルシラン、シランおよびジシラン
のうち少なくとも１つを照射した後、ＧａＮを結晶成長
する工程を少なくとも１回行うことが望ましい。
Ｎ層表面にテトラエチルシラン、シランおよびジシラン
のうち少なくとも１つを照射した後、ＧａＮを結晶成長
する工程を少なくとも１回行うことが望ましい。
【００１２】なお、上記「照射する」とは、物質を気体
状にして結晶表面に吹き付けることを意味する。
状にして結晶表面に吹き付けることを意味する。
【００１３】各ＧａＮ層を、導電性不純物をドーピング
しながら形成してもよい。
しながら形成してもよい。
【００１４】最後の工程後、ベース基板を除去してもよ
い。
い。
【００１５】ベース基板は、サファイア、ＳｉＣ、Ｚｎ
Ｏ、ＬｉＧａＯ２、ＬｉＡｌＯ２、ＧａＡｓ、ＧａＰ、
ＧｅおよびＳｉからなる群より選ばれるいずれか一つで
あることが望ましい。
Ｏ、ＬｉＧａＯ２、ＬｉＡｌＯ２、ＧａＡｓ、ＧａＰ、
ＧｅおよびＳｉからなる群より選ばれるいずれか一つで
あることが望ましい。
【００１６】本発明の半導体素子用基板は、上記本発明
の半導体素子用基板の製造方法により製造されたことを
特徴とするものである。
の半導体素子用基板の製造方法により製造されたことを
特徴とするものである。
【００１７】本発明の半導体素子は、上記本発明の半導
体素子用基板の製造方法により製造された半導体素子用
基板上に半導体層を備えてなることを特徴とするもので
ある。
体素子用基板の製造方法により製造された半導体素子用
基板上に半導体層を備えてなることを特徴とするもので
ある。
【００１８】
【発明の効果】本発明の半導体素子用基板の製造方法に
よれば、バッファ層を介して第一のＧａＮ層を結晶成長
し、第一のＧａＮ層の表面にテトラエチルシラン、シラ
ンおよびジシランのうち少なくとも１つを照射した後、
第二のＧａＮ層を結晶成長するので、第二のＧａＮ層は
低欠陥な結晶とすることができる。さらに、ベース基板
上にバッファ層と第一と第二のＧａＮ層とからなる成長
層をラインアンドスペースのパターンに形成して、ライ
ン部からの横方向の結晶成長を利用して第三のＧａＮ層
を結晶成長することにより下の層からの貫通欠陥を防止
することができ、低欠陥な半導体素子用基板を作製する
ことができる。
よれば、バッファ層を介して第一のＧａＮ層を結晶成長
し、第一のＧａＮ層の表面にテトラエチルシラン、シラ
ンおよびジシランのうち少なくとも１つを照射した後、
第二のＧａＮ層を結晶成長するので、第二のＧａＮ層は
低欠陥な結晶とすることができる。さらに、ベース基板
上にバッファ層と第一と第二のＧａＮ層とからなる成長
層をラインアンドスペースのパターンに形成して、ライ
ン部からの横方向の結晶成長を利用して第三のＧａＮ層
を結晶成長することにより下の層からの貫通欠陥を防止
することができ、低欠陥な半導体素子用基板を作製する
ことができる。
【００１９】さらに、第三のＧａＮ層表面に、テトラエ
チルシラン、シランおよびジシランのうち少なくとも１
つを照射した後、ＧａＮを結晶成長する第四の工程を行
うことにより、上記同様、低欠陥なＧａＮ層を形成する
ことができる。よって、低欠陥な半導体素子用基板を作
製することができる。
チルシラン、シランおよびジシランのうち少なくとも１
つを照射した後、ＧａＮを結晶成長する第四の工程を行
うことにより、上記同様、低欠陥なＧａＮ層を形成する
ことができる。よって、低欠陥な半導体素子用基板を作
製することができる。
【００２０】あるいは、別の第四の工程として、第三の
ＧａＮ層を成長した後、バッファ層と第一と第二のＧａ
Ｎ層とからなる成長層が残ってできたライン部の上部を
マスクすることにより、ライン部上部にできる貫通欠陥
をマスク層により防止することができる。さらにマスク
層が形成されていない領域の第二のＧａＮ層を結晶成長
の核としてＧａＮを横方向に結晶成長させることによ
り、貫通欠陥の影響を受けず、低欠陥なＧａＮ層を得る
ことができる。
ＧａＮ層を成長した後、バッファ層と第一と第二のＧａ
Ｎ層とからなる成長層が残ってできたライン部の上部を
マスクすることにより、ライン部上部にできる貫通欠陥
をマスク層により防止することができる。さらにマスク
層が形成されていない領域の第二のＧａＮ層を結晶成長
の核としてＧａＮを横方向に結晶成長させることによ
り、貫通欠陥の影響を受けず、低欠陥なＧａＮ層を得る
ことができる。
【００２１】また、第四の工程の後、テトラエチルシラ
ン、シランおよびジシランのうち少なくとも１つを照射
した後、ＧａＮを結晶成長する工程を、１回以上行うこ
とにより、さらに低欠陥なＧａＮ層を形成することがで
き、最終的に欠陥のほとんどないＧａＮ層を得ることが
できる。
ン、シランおよびジシランのうち少なくとも１つを照射
した後、ＧａＮを結晶成長する工程を、１回以上行うこ
とにより、さらに低欠陥なＧａＮ層を形成することがで
き、最終的に欠陥のほとんどないＧａＮ層を得ることが
できる。
【００２２】また、上記各ＧａＮ層を結晶成長させる
際、導電性不純物をドーピングすることにより、導電性
の半導体素子用基板を製造することができる。
際、導電性不純物をドーピングすることにより、導電性
の半導体素子用基板を製造することができる。
【００２３】また、本発明の半導体素子によれば、欠陥
の少ない本発明の半導体素子用基板の上に半導体層を備
えてなるので、高い信頼性を得ることができる。
の少ない本発明の半導体素子用基板の上に半導体層を備
えてなるので、高い信頼性を得ることができる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて詳細に説明する。
を用いて詳細に説明する。
【００２５】本発明の第１の実施の形態による半導体素
子用基板の製造方法について説明する。その半導体素子
用基板のストライプ状のライン部に直交する断面での製
造過程を図１に示す。
子用基板の製造方法について説明する。その半導体素子
用基板のストライプ状のライン部に直交する断面での製
造過程を図１に示す。
【００２６】トリメチルガリウム（TMG）、トリメチル
アルミニウム（TMA）、トリメチルインジウム（TMI）お
よびアンモニアを成長用原料とし、n型ドーパントガス
としてシランガスを用い、p型ドーパントとしてシクロ
ペンタジエニルマグネシウム（Cp2Mg）を用いる。
アルミニウム（TMA）、トリメチルインジウム（TMI）お
よびアンモニアを成長用原料とし、n型ドーパントガス
としてシランガスを用い、p型ドーパントとしてシクロ
ペンタジエニルマグネシウム（Cp2Mg）を用いる。
【００２７】図１(ａ)に示すように、有機金属気相成長
法により（０００１）面6Ｈ-SiC基板11上に温度500℃で
AlNバッファ層12を20nm程度の膜厚で形成する。続い
て、温度を1050℃にしてGaN層13aを３μm程度成長さ
せ、成長を中断し、テトラエチルシラン（(Ｃ2Ｈ5）4Ｓ
ｉ）を一定時間照射した後、図１（ｂ）に示すように、
GaN層13bを成長する。
法により（０００１）面6Ｈ-SiC基板11上に温度500℃で
AlNバッファ層12を20nm程度の膜厚で形成する。続い
て、温度を1050℃にしてGaN層13aを３μm程度成長さ
せ、成長を中断し、テトラエチルシラン（(Ｃ2Ｈ5）4Ｓ
ｉ）を一定時間照射した後、図１（ｂ）に示すように、
GaN層13bを成長する。
【００２８】次に、図１（ｃ）に示すように、その後、
SiO2膜14を形成し、レジスト（図示せず）を塗布後、通
常のリソグラフィを用いて、
SiO2膜14を形成し、レジスト（図示せず）を塗布後、通
常のリソグラフィを用いて、
【数１】 方向に幅5μmのSiO2膜14をライン状に、幅30μｍ程度の
間隔で残す。
間隔で残す。
【００２９】次に、図１(ｄ)に示すように、レジスト
（図示せず）とSiO2膜14をマスクとして、塩素系のガス
を用いてGaN層13a、13bおよびＡｌＮバッファ層12をド
ライエッチングにより基板11までストライプ状に除去し
て残ったライン部とライン部間のスペース部とからなる
ラインアンドスペースのパターンを形成する。この場
合、基板11をエッチングしてもよい。レジスト（図示せ
ず）とSiO2膜14を除去した後、GaN層15を厚さ５μｍ程
度（基板上から）選択成長する。この時、GaN層15はSiC
基板11上には付着せず、横方向に成長する。横成長によ
り、スペースが埋め込まれ平坦化し、半導体素子用基板
が完成する。
（図示せず）とSiO2膜14をマスクとして、塩素系のガス
を用いてGaN層13a、13bおよびＡｌＮバッファ層12をド
ライエッチングにより基板11までストライプ状に除去し
て残ったライン部とライン部間のスペース部とからなる
ラインアンドスペースのパターンを形成する。この場
合、基板11をエッチングしてもよい。レジスト（図示せ
ず）とSiO2膜14を除去した後、GaN層15を厚さ５μｍ程
度（基板上から）選択成長する。この時、GaN層15はSiC
基板11上には付着せず、横方向に成長する。横成長によ
り、スペースが埋め込まれ平坦化し、半導体素子用基板
が完成する。
【００３０】なお、ここでは、上記「照射する」とは、
物質を気体状にして結晶表面に吹き付けることを意味す
る。
物質を気体状にして結晶表面に吹き付けることを意味す
る。
【００３１】本実施の形態では、テトラエチルシランを
気体状にして、結晶表面に吹き付けることによって、テ
トラエチルシランは分解し、Ｓｉ原子のみがGaN結晶内
にとり込まれることとなる。GaN結晶にＳｉ原子がとり
込まれることにより、低欠陥なGaN層を形成することが
できる。
気体状にして、結晶表面に吹き付けることによって、テ
トラエチルシランは分解し、Ｓｉ原子のみがGaN結晶内
にとり込まれることとなる。GaN結晶にＳｉ原子がとり
込まれることにより、低欠陥なGaN層を形成することが
できる。
【００３２】本実施の形態による半導体素子用基板の製
造方法により作製された半導体素子用基板は、ベース基
板であるSiC基板11上に、バッファ層12およびGaN層13a
およびテトラエチルシランが照射されてＳｉ原子がとり
込まれた後に形成されたGaN層13bからなる成長層と、該
成長層をラインアンドスペースのパターンに形成して、
そのライン部を結晶成長の核にして横方向の結晶成長を
利用して形成されたGaN層15とを有している。
造方法により作製された半導体素子用基板は、ベース基
板であるSiC基板11上に、バッファ層12およびGaN層13a
およびテトラエチルシランが照射されてＳｉ原子がとり
込まれた後に形成されたGaN層13bからなる成長層と、該
成長層をラインアンドスペースのパターンに形成して、
そのライン部を結晶成長の核にして横方向の結晶成長を
利用して形成されたGaN層15とを有している。
【００３３】GaN層13aの表面にＳｉが供給されているこ
とにより、SiC基板とGaNの格子不整合による貫通欠陥が
低減されており、また、欠陥の存在する部分をライン状
にのみ残して、そのライン状の部分から横方向に成長し
ているので、横方向に成長されたGaN層は低欠陥なGaN層
となっており、信頼性の高い半導体素子用基板として用
いることができる。
とにより、SiC基板とGaNの格子不整合による貫通欠陥が
低減されており、また、欠陥の存在する部分をライン状
にのみ残して、そのライン状の部分から横方向に成長し
ているので、横方向に成長されたGaN層は低欠陥なGaN層
となっており、信頼性の高い半導体素子用基板として用
いることができる。
【００３４】また、図２に示すように、前記GaN層15の
表面に、テトラエチルシランを一定時間照射した後、Ga
N層16を成長して、さらに欠陥の低減を図ることも可能
である。
表面に、テトラエチルシランを一定時間照射した後、Ga
N層16を成長して、さらに欠陥の低減を図ることも可能
である。
【００３５】また、さらに、GaN層16を形成した後、GaN
層の表面にテトラエチルシランを一定時間照射した後、
GaN層を成長する工程を複数回繰り返してもよい。それ
により、ほとんど欠陥を無くすことができる。
層の表面にテトラエチルシランを一定時間照射した後、
GaN層を成長する工程を複数回繰り返してもよい。それ
により、ほとんど欠陥を無くすことができる。
【００３６】また、図３に示すように、GaN層16を結晶
成長させた後、基板11を除去してもよい。GaN層の表面
にテトラエチルシランを一定時間照射した後、GaN層を
成長する工程を複数回繰り返した場合はその最終工程の
後、除去することが好ましい。
成長させた後、基板11を除去してもよい。GaN層の表面
にテトラエチルシランを一定時間照射した後、GaN層を
成長する工程を複数回繰り返した場合はその最終工程の
後、除去することが好ましい。
【００３７】次に、本発明の第２の実施の形態による半
導体素子用基板の製造方法について説明する。その半導
体素子用基板のストライプ状のライン部に直交する断面
での製造過程を図４に示す。
導体素子用基板の製造方法について説明する。その半導
体素子用基板のストライプ状のライン部に直交する断面
での製造過程を図４に示す。
【００３８】図４(ａ)に示すように、有機金属気相成長
法により（０００１）面6Ｈ-SiC基板21上に温度500℃で
AlNバッファ層22を20nm程度の膜厚で形成する。続い
て、温度を1050℃にしてGaN層23aを３μm程度成長さ
せ、成長を中断し、テトラエチルシランを一定時間照射
した後、図４（ｂ）に示すように、ＧａＮ層23bを成長
する。その後、SiO2(図示せず)を形成し、レジストを塗
布後、通常のリソグラフィを用いて、
法により（０００１）面6Ｈ-SiC基板21上に温度500℃で
AlNバッファ層22を20nm程度の膜厚で形成する。続い
て、温度を1050℃にしてGaN層23aを３μm程度成長さ
せ、成長を中断し、テトラエチルシランを一定時間照射
した後、図４（ｂ）に示すように、ＧａＮ層23bを成長
する。その後、SiO2(図示せず)を形成し、レジストを塗
布後、通常のリソグラフィを用いて、
【数２】 方向に幅５μmのSiO2膜をストライプ状に、幅30μｍ程
度の間隔で残すように、パターン化する。
度の間隔で残すように、パターン化する。
【００３９】次に、図４（ｃ）に示すように、パターン
化したレジストとSiO2膜をマスクとして、塩素系のガス
を用いてGaN層23a、23bおよびＡｌＮバッファ層22をド
ライエッチングにより基板21まで除去して、残ったライ
ン部と該ライン部間に形成されたスペース部とからなる
ラインアンドスペースのパターンを形成する。その後、
レジストとSiO2膜を除去する。このとき基板21はエッチ
ングしてもよい。
化したレジストとSiO2膜をマスクとして、塩素系のガス
を用いてGaN層23a、23bおよびＡｌＮバッファ層22をド
ライエッチングにより基板21まで除去して、残ったライ
ン部と該ライン部間に形成されたスペース部とからなる
ラインアンドスペースのパターンを形成する。その後、
レジストとSiO2膜を除去する。このとき基板21はエッチ
ングしてもよい。
【００４０】次に、図４(ｄ)に示すように、GaN層25を
５μｍ程度選択成長する。この時、GaN層25はSiC基板21
上には付着せず、横方向に成長して形成される。横方向
の成長により、スペース部が埋め込まれ、平坦化する。
５μｍ程度選択成長する。この時、GaN層25はSiC基板21
上には付着せず、横方向に成長して形成される。横方向
の成長により、スペース部が埋め込まれ、平坦化する。
【００４１】次に、図４(ｅ)に示すように、GaN層25の
上であって、ライン部の上部に、各ライン部の各々の端
から１μｍ程度幅広く、マスク層としてSiO2膜26を形成
する。次に、GaN層27をSiO2膜26を覆うまで成長し、GaN
層27表面にテトラエチルシランを一定時間照射した後、
GaN層28を成長させて半導体素子用基板を完成させる。
上であって、ライン部の上部に、各ライン部の各々の端
から１μｍ程度幅広く、マスク層としてSiO2膜26を形成
する。次に、GaN層27をSiO2膜26を覆うまで成長し、GaN
層27表面にテトラエチルシランを一定時間照射した後、
GaN層28を成長させて半導体素子用基板を完成させる。
【００４２】この後、GaN層の表面にテトラエチルシラ
ンを一定時間照射した後、GaN層を成長する工程を複数
回繰り返してもよい。
ンを一定時間照射した後、GaN層を成長する工程を複数
回繰り返してもよい。
【００４３】上記第１および第２の実施の形態による半
導体素子用基板上にGaN系半導体層（例えば、GaN、InGa
N、AlGaN、InGaAlN等)を結晶成長することにより、半導
体発光素子並びに電子デバイスを作製できる。
導体素子用基板上にGaN系半導体層（例えば、GaN、InGa
N、AlGaN、InGaAlN等)を結晶成長することにより、半導
体発光素子並びに電子デバイスを作製できる。
【００４４】上記実施の形態において、基板として（０
００１）面4Ｈ-SiC基板を用いてもよい。
００１）面4Ｈ-SiC基板を用いてもよい。
【００４５】また、上記のように作製した半導体素子用
基板上にさらにGaN層を100〜200μm程度成長し、SiC基
板を除去した後、GaN系半導体層（例えば、GaN、InGa
N、AlGaN、InGaAlN等)を結晶成長することによっても、
半導体発光素子並びに電子デバイスを作製できる。
基板上にさらにGaN層を100〜200μm程度成長し、SiC基
板を除去した後、GaN系半導体層（例えば、GaN、InGa
N、AlGaN、InGaAlN等)を結晶成長することによっても、
半導体発光素子並びに電子デバイスを作製できる。
【００４６】また、上記２つの実施の形態では、GaNの
成長はアンドープの場合について述べたが、GaNの成長
時に導電性不純物を導入することにより、ｎまたはｐ型
GaN導電性基板を作製できる。その際、例えばｐ型の不
純物Ｍgの活性化のために、成長後窒素雰囲気中で熱処
理を実施するか、または、窒素リッチ雰囲気で成長を実
施するかのいずれの方法を用いてもよい。また、導電性
の基板を作製した後にベース基板を除去し、その導電性
の基板上に活性層等の半導体層を積層して半導体素子を
形成した場合、裏面に電極を形成することができ、素子
作製プロセスが簡略化できる。
成長はアンドープの場合について述べたが、GaNの成長
時に導電性不純物を導入することにより、ｎまたはｐ型
GaN導電性基板を作製できる。その際、例えばｐ型の不
純物Ｍgの活性化のために、成長後窒素雰囲気中で熱処
理を実施するか、または、窒素リッチ雰囲気で成長を実
施するかのいずれの方法を用いてもよい。また、導電性
の基板を作製した後にベース基板を除去し、その導電性
の基板上に活性層等の半導体層を積層して半導体素子を
形成した場合、裏面に電極を形成することができ、素子
作製プロセスが簡略化できる。
【００４７】また、GaN層の結晶成長には、ガリウム（G
a）と塩化水素（HCl）の反応生成物であるGaClとアンモ
ニア（NH3）を用いるハイドライドVPE法を用いた成長方
法でもよい。
a）と塩化水素（HCl）の反応生成物であるGaClとアンモ
ニア（NH3）を用いるハイドライドVPE法を用いた成長方
法でもよい。
【００４８】また、上記２つの実施の形態では、SiC基
板を用いた場合について説明したが、サファイア、Zn
O、LiGaO2、 LiAlO2、ZnSe、GaAs、GaP、Ge、Si等の基
板上へも同様の手法により形成できる。
板を用いた場合について説明したが、サファイア、Zn
O、LiGaO2、 LiAlO2、ZnSe、GaAs、GaP、Ge、Si等の基
板上へも同様の手法により形成できる。
【００４９】マスク層の材料としては、上記のSiO2以外
にもSiNやAlN、TiN等の高温に対して耐熱特性のよいマ
スク材料を用いてもよい。
にもSiNやAlN、TiN等の高温に対して耐熱特性のよいマ
スク材料を用いてもよい。
【００５０】次に本発明の半導体素子用基板を用いた半
導体レーザ素子について説明する。その半導体レーザ素
子の断面図を図５に示す。この半導体レーザ素子の基板
としては上記第２の実施の形態による半導体素子用基板
を用い、各要素には同符号を付し、説明を省略する。
導体レーザ素子について説明する。その半導体レーザ素
子の断面図を図５に示す。この半導体レーザ素子の基板
としては上記第２の実施の形態による半導体素子用基板
を用い、各要素には同符号を付し、説明を省略する。
【００５１】図５に示すように、GaN層28の上にｎ-GaN
コンタクト層31、150ペアのｎ-Al0.1 4Ga0.86N（2.5ｎ
ｍ）/GaN（2.5ｎｍ）超格子クラッド層32、ｎ-GaN光導
波層33、n-In0.02Ga0.98N（10.5ｎｍ）/In0.15Ga0.85N
（3.5ｎｍ）多重量子井戸活性層34、ｐ-Al0.2Ga0.8Nキ
ャリアブロック層35、ｐ-GaN光導波層36、150ペアのｐ-
Al0. 14Ga0.86N（2.5ｎｍ）/GaN（2.5ｎｍ）超格子クラ
ッド層37、ｐ-GaNコンタクト層38を積層する。ｐ型の不
純物Mgの活性化のために、成長後窒素雰囲気中で、熱処
理を実施するか、または、窒素リッチ雰囲気で成長を実
施するかのいずれの方法を用いてもよい。
コンタクト層31、150ペアのｎ-Al0.1 4Ga0.86N（2.5ｎ
ｍ）/GaN（2.5ｎｍ）超格子クラッド層32、ｎ-GaN光導
波層33、n-In0.02Ga0.98N（10.5ｎｍ）/In0.15Ga0.85N
（3.5ｎｍ）多重量子井戸活性層34、ｐ-Al0.2Ga0.8Nキ
ャリアブロック層35、ｐ-GaN光導波層36、150ペアのｐ-
Al0. 14Ga0.86N（2.5ｎｍ）/GaN（2.5ｎｍ）超格子クラ
ッド層37、ｐ-GaNコンタクト層38を積層する。ｐ型の不
純物Mgの活性化のために、成長後窒素雰囲気中で、熱処
理を実施するか、または、窒素リッチ雰囲気で成長を実
施するかのいずれの方法を用いてもよい。
【００５２】引き続き、SiO2膜（図示せず）とレジスト
（図示せず）を形成し、通常のリソグラフィーにより、
1〜2μｍの幅よりなるストライプ領域のレジストとSiO2
膜が残るように、この領域以外のSiO2膜とレジストを除
去する。RIE（反応性イオンエッチング装置）で選択エ
ッチングによりｐ-Al0.14Ga0.86N（2.5ｎｍ）/GaN（2.5
ｎｍ）超格子クラッド層37の途中までエッチングを行
う。このエッチングのｐ-Al0.14Ga0.86N（2.5ｎｍ）/Ga
N（2.5ｎｍ）超格子クラッド層37の残し厚は、基本横モ
ード発振が達成できる厚みとする。その後、レジストと
SiO2膜を除去する。
（図示せず）を形成し、通常のリソグラフィーにより、
1〜2μｍの幅よりなるストライプ領域のレジストとSiO2
膜が残るように、この領域以外のSiO2膜とレジストを除
去する。RIE（反応性イオンエッチング装置）で選択エ
ッチングによりｐ-Al0.14Ga0.86N（2.5ｎｍ）/GaN（2.5
ｎｍ）超格子クラッド層37の途中までエッチングを行
う。このエッチングのｐ-Al0.14Ga0.86N（2.5ｎｍ）/Ga
N（2.5ｎｍ）超格子クラッド層37の残し厚は、基本横モ
ード発振が達成できる厚みとする。その後、レジストと
SiO2膜を除去する。
【００５３】次に、SiO2膜（図示せず）とレジスト（図
示せず）を形成し、ストライプ領域とストライプ領域の
各端から50μｍ外側の領域を含む領域以外のSiO2膜とレ
ジストを除去し、RIEでn-GaNコンタクト層31が露出する
までエッチングを行う。その後、通常のリソグラフィー
技術を用い絶縁膜39、Ti/Auよりなるn電極41と、ｐ-GaN
コンタクト層38の表面にストライプ状にNi/Auよりなるp
電極40を形成する。その後、基板を研磨し試料をへき開
して形成した共振器面に高反射率コート、低反射率コー
トを行い、その後、チップ化して半導体レーザ素子を完
成させる。
示せず）を形成し、ストライプ領域とストライプ領域の
各端から50μｍ外側の領域を含む領域以外のSiO2膜とレ
ジストを除去し、RIEでn-GaNコンタクト層31が露出する
までエッチングを行う。その後、通常のリソグラフィー
技術を用い絶縁膜39、Ti/Auよりなるn電極41と、ｐ-GaN
コンタクト層38の表面にストライプ状にNi/Auよりなるp
電極40を形成する。その後、基板を研磨し試料をへき開
して形成した共振器面に高反射率コート、低反射率コー
トを行い、その後、チップ化して半導体レーザ素子を完
成させる。
【００５４】本実施の形態による半導体レーザ素子の発
振する波長帯λに関しては、Ｉｎx4Ｇａ1-x4N を活性層
とし、組成を0≦x4≦0.5とすることにより、360≦λ≦5
50（ｎｍ）の範囲で制御が可能である。
振する波長帯λに関しては、Ｉｎx4Ｇａ1-x4N を活性層
とし、組成を0≦x4≦0.5とすることにより、360≦λ≦5
50（ｎｍ）の範囲で制御が可能である。
【００５５】本実施の形態による半導体レーザ素子は低
欠陥なGaN基板上にストライプが形成されているので、
安定な基本横モード発振を得ることができる。
欠陥なGaN基板上にストライプが形成されているので、
安定な基本横モード発振を得ることができる。
【００５６】本実施の形態による半導体レーザ素子は、
ストライプ幅が１〜２μｍの狭ストライプの基本横モー
ド発振する半導体レーザについて述べたが、２μｍ以上
として幅広の高出力な半導体レーザ素子の作製にも応用
でき、高い出力まで高い信頼性を得ることができる。
ストライプ幅が１〜２μｍの狭ストライプの基本横モー
ド発振する半導体レーザについて述べたが、２μｍ以上
として幅広の高出力な半導体レーザ素子の作製にも応用
でき、高い出力まで高い信頼性を得ることができる。
【００５７】また、本実施の形態では、各半導体層の導
電性を反転（n型とp型を入れ換え）して形成してもよ
い。
電性を反転（n型とp型を入れ換え）して形成してもよ
い。
【００５８】次に、上記第１の実施の形態における半導
体素子用基板を用いた半導体レーザ素子について説明す
る。その断面図を図６に示す。
体素子用基板を用いた半導体レーザ素子について説明す
る。その断面図を図６に示す。
【００５９】本実施の形態による半導体レーザ素子は、
図６に示すように、第１の実施の形態において、GaN層1
3aおよび13b以降のGaN層の成長時に導電性の不純物を導
入して、さらに図３に示すようにSiC基板11を除去し
て、GaN層16の上に、上記図５に示す半導体レーザ素子
と同様に、半導体層を積層して半導体レーザ素子を形成
することができる。この半導体層は、上記半導体レーザ
素子の半導体層と同じであるので同符号を付し説明を省
略する。この半導体レーザ素子は、図５に示すような、
ｎ電極41を形成するためにｎ-GaNコンタクト層31までエ
ッチングする工程が必要ないため、裏面にｎ電極41を作
製することができるので、工程を簡略化することができ
る。
図６に示すように、第１の実施の形態において、GaN層1
3aおよび13b以降のGaN層の成長時に導電性の不純物を導
入して、さらに図３に示すようにSiC基板11を除去し
て、GaN層16の上に、上記図５に示す半導体レーザ素子
と同様に、半導体層を積層して半導体レーザ素子を形成
することができる。この半導体層は、上記半導体レーザ
素子の半導体層と同じであるので同符号を付し説明を省
略する。この半導体レーザ素子は、図５に示すような、
ｎ電極41を形成するためにｎ-GaNコンタクト層31までエ
ッチングする工程が必要ないため、裏面にｎ電極41を作
製することができるので、工程を簡略化することができ
る。
【００６０】本発明による半導体素子用基板は、欠陥密
度が小さいため、信頼性が高く、高速な情報・画像処理
及び通信、計測、医療、印刷の分野での必要とされる光
・電子デバイス作製用の基板として応用できる。ここで
いう、半導体素子あるいは光・電子デバイスとしては、
電界効果トランジスタ、半導体レーザ素子、半導体光増
幅器、半導体発光素子、光検出器等が挙げられる。
度が小さいため、信頼性が高く、高速な情報・画像処理
及び通信、計測、医療、印刷の分野での必要とされる光
・電子デバイス作製用の基板として応用できる。ここで
いう、半導体素子あるいは光・電子デバイスとしては、
電界効果トランジスタ、半導体レーザ素子、半導体光増
幅器、半導体発光素子、光検出器等が挙げられる。
【図１】本発明の第１の実施の形態による半導体素子用
基板の製造過程を示す断面図
基板の製造過程を示す断面図
【図２】本発明の第１の実施の形態による半導体素子用
基板にさらにGaN層を成長する過程を示す断面図
基板にさらにGaN層を成長する過程を示す断面図
【図３】第１の実施の形態による半導体素子用基板から
ベース基板を除去した断面図
ベース基板を除去した断面図
【図４】本発明の第２の実施の形態による半導体素子用
基板の製造過程を示す断面図
基板の製造過程を示す断面図
【図５】本発明の第２の実施の形態による半導体素子用
基板を用いた半導体レーザ素子を示す断面図
基板を用いた半導体レーザ素子を示す断面図
【図６】本発明の第１の実施の形態による半導体素子用
基板からベース基板を除去した基板を用いた半導体レー
ザ素子を示す断面図
基板からベース基板を除去した基板を用いた半導体レー
ザ素子を示す断面図
11 （０００１）面6Ｈ-SiC基板 12 AlNバッファ層 13a、13b GaN層 14 ＳｉＯ2 15 GaN層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4G077 AA03 BE15 DB08 ED06 EF03 FC04 FJ03 HA06 HA12 5F045 AB09 AB14 AC08 AC19 AD09 AD14 AF02 AF03 AF04 AF06 AF07 AF09 BB12 CA06 CA10 CA12 CA13 DB02 DB05 HA10 5F073 AA11 AA13 AA74 AA77 CA07 CB02 CB04 CB05 CB07 DA05 DA07 DA25 DA35 EA29
Claims (9)
- 【請求項１】 ベース基板上に、低温成長法により形成
されるＡｌＮまたはＧａＮからなるバッファ層を介して
第一のＧａＮ層を結晶成長し、該第一のＧａＮ層の表面
にテトラエチルシラン、シランおよびジシランのうち少
なくとも１つを照射した後、第二のＧａＮ層を結晶成長
する第一の工程と、 前記バッファ層と第一のＧａＮ層と第二のＧａＮ層とか
らなる成長層をストライプ状に前記基板まで除去して残
ったライン部と該ライン部間に存在するスペース部とか
らなるラインアンドスペースのパターンを形成する第二
の工程と、 前記ライン部を結晶成長の核にして、少なくとも前記ス
ペース部が埋め込まれるまで第三のＧａＮ層を結晶成長
する第三の工程とを含むことを特徴とする半導体素子用
基板の製造方法。 - 【請求項２】 前記第三の工程後に、前記第三のＧａＮ
層表面にテトラエチルシラン、シランおよびジシランの
うち少なくとも１つを照射した後、ＧａＮを結晶成長す
る第四の工程を含むことを特徴とする請求項１記載の半
導体素子用基板の製造方法。 - 【請求項３】 前記第三の工程後に、前記ライン部の上
部の前記第三のＧａＮ層の上に、少なくとも前記ライン
部の幅で、ＧａＮが結晶成長し得ない材料からなるマス
ク層を形成し、該マスク層が形成されていない領域の第
三のＧａＮ層の表面をＧａＮの結晶成長の核にして、Ｇ
ａＮを結晶成長する第四の工程を含むことを特徴とする
請求項１記載の半導体素子用基板の製造方法。 - 【請求項４】 前記第四の工程の後に、直前で形成され
たＧａＮ層表面にテトラエチルシラン、シランおよびジ
シランのうち少なくとも１つを照射した後、ＧａＮを結
晶成長する工程を少なくとも１回行うことを特徴とする
請求項２または３記載の半導体素子用基板の製造方法。 - 【請求項５】 前記各ＧａＮ層を、導電性不純物をドー
ピングしながら形成することを特徴とする請求項１から
４いずれか１項記載の半導体素子用基板の製造方法。 - 【請求項６】 前記工程のうち最後の工程後、前記ベー
ス基板を除去することを特徴とする請求項１から５いず
れか１項記載の半導体素子用基板の製造方法。 - 【請求項７】 前記ベース基板が、サファイア、Ｓｉ
Ｃ、ＺｎＯ、ＬｉＧａＯ２、ＬｉＡｌＯ２、ＧａＡｓ、
ＧａＰ、ＧｅおよびＳｉからなる群より選ばれるいずれ
か一つであることを特徴とする請求項１から６いずれか
１項記載の半導体素子用基板の製造方法。 - 【請求項８】 前記請求項１から７いずれか１項記載の
半導体素子用基板の製造方法により製造された半導体素
子用基板。 - 【請求項９】 前記請求項１から７いずれか１項記載の
半導体素子用基板の製造方法により製造された半導体素
子用基板上に半導体層を備えてなることを特徴とする半
導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000249522A JP2002064063A (ja) | 2000-08-21 | 2000-08-21 | 半導体素子用基板およびその製造方法ならびに半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000249522A JP2002064063A (ja) | 2000-08-21 | 2000-08-21 | 半導体素子用基板およびその製造方法ならびに半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002064063A true JP2002064063A (ja) | 2002-02-28 |
Family
ID=18739250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000249522A Withdrawn JP2002064063A (ja) | 2000-08-21 | 2000-08-21 | 半導体素子用基板およびその製造方法ならびに半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002064063A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040022114A (ko) * | 2002-09-06 | 2004-03-11 | 엘지이노텍 주식회사 | Ｌｅｄ 기판 제조방법 |
| CN102574745A (zh) * | 2009-10-09 | 2012-07-11 | 信越化学工业株式会社 | 碳化硅接合体以及碳化硅构件的接合方法 |
-
2000
- 2000-08-21 JP JP2000249522A patent/JP2002064063A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040022114A (ko) * | 2002-09-06 | 2004-03-11 | 엘지이노텍 주식회사 | Ｌｅｄ 기판 제조방법 |
| CN102574745A (zh) * | 2009-10-09 | 2012-07-11 | 信越化学工业株式会社 | 碳化硅接合体以及碳化硅构件的接合方法 |
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20071106 |