JP2002057860A

JP2002057860A - 画像読取装置

Info

Publication number: JP2002057860A
Application number: JP2000242627A
Authority: JP
Inventors: Masatake Maki; 正剛牧
Original assignee: PFU Ltd; Katsuragawa Electric Co Ltd
Current assignee: PFU Ltd; Katsuragawa Electric Co Ltd
Priority date: 2000-08-10
Filing date: 2000-08-10
Publication date: 2002-02-22

Abstract

(57)【要約】【課題】本発明は、画像読取装置に関し、複数のライ
ンセンサで読み取った画像情報についての主走査線方向
の補正処理を容易に行うことを目的とする。【解決手段】画像読取装置は、相互の主走査線が平行
となるように、かつ、主走査線において相互に一部が重
なるように配置された複数のラインセンサ２と、複数の
ラインセンサ２の内の相互に隣接するラインセンサ２間
において、主走査線において相互に一部が重なる部分に
ついての当該隣接するラインセンサ２の出力を、相互の
主走査線の重なる距離に基づいて加重平均する加重平均
処理部とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像読取装置に関
し、特に、複数のラインセンサを備え、これらにより読
み取った画像情報から両者のつなぎ目の部分が滑らかな
画像を得ることができる画像読取装置に関する。

【０００２】

【従来の技術】スキャナ等の画像読取装置は、ＣＣＤ
（電荷結合素子）からなるラインセンサを用いて画像情
報を読み取る。スキャナ等に対しては読取の解像度の向
上の要求が強いが、このためには、ラインセンサの画素
数を増やす必要がある。この画素数を増やす方法とし
て、１個のラインセンサの画素数を増やすのではなく、
複数のラインセンサを並べて全体として画素数を増やす
方法がある。

【０００３】複数のラインセンサは、例えば、図１５
（Ａ）に示すように配置される。即ち、図１５（Ａ）
は、パッケージされた半導体装置（ＣＣＤ装置）を複数
並べたいわゆる縮小型センサの場合を示す。この場合、
複数のラインセンサが、相互の主走査線が平行となるよ
うに、かつ、主走査線において相互の一部が重なるよう
に配置され、見かけ上の１ラインを形成する。

【０００４】

【発明が解決しようとする課題】図１５（Ａ）に示す縮
小型センサの場合、独立したＣＣＤ装置としての使用を
予定しているため、ＣＣＤチップの長手方向の両端に種
々の回路が形成されている。従って、図１５（Ａ）に示
すように、主走査線方向にギャップが生じるのは、避け
られない。そこで、画素の欠落が生じないように、及び
製造時のＣＣＤチップのマウントの誤差も考慮して、図
１５（Ｂ）に示すように、主走査線方向にもオーバーラ
ップ域を設ける必要がある。この場合、本発明者の検討
によれば、複数のラインセンサから読み取った画像情報
に基づいて、主走査線方向のオーバーラップ域につい
て、その距離の値に基づいて、画像情報の補正処理を行
う必要がある。

【０００５】また、図１５（Ａ）に示す縮小型センサの
場合、本来、パッケージに実装されているので、副走査
線方向のギャップが生じるのは避けられない。このギャ
ップの値を、正確に読み取りラインの整数倍の値とする
ことは、取り付けの精度等から考えて、事実上不可能で
ある。そこで、画素の欠落が生じないように、及び製造
時のラインセンサのマウントの誤差も考慮して、図１５
（Ｂ）に示すように実装した場合、本発明者の検討によ
れば、複数のラインセンサから読み取った画像情報に基
づいて、副走査線方向のギャップについて、その距離の
値に基づいて、画像情報の補正処理を行う必要がある。

【０００６】以上とは別に、図１７に示すように、シェ
ーディング波形が山型になり（左の波形図）、平坦な特
性（右の波形図）が得られない場合、適正な画像情報が
得られない。即ち、ラインセンサの出力をＡＤ変換する
前に増幅器により増幅するが、増幅器の利得の値は、そ
の値を低い方から順に変化させると共に、その都度、Ａ
Ｄ変換後の全画素データについてあるスライスレベルを
超えるものがあるか否かを検出し、超えるデータがある
場合に利得の値が適正な値となったと判断して、当該値
を利得の値としている。しかし、このような方法では、
ノイズにより１画素でもスライスレベルを超えると、適
正な値と判断されてしまう。そこで、図１７に示すよう
に、全画素データの平均値とスライスレベルとを比較す
る方法が採られる。しかし、シェーディング波形が山型
だと、平均値とピーク値との間に大きな差があり、実際
には、適正な利得の値を定めることができない。また、
この方法では、全画素データを一旦メモリに格納する必
要が生じてしまう。

【０００７】特に、この問題は、本発明者の検討によれ
ば、複数のラインセンサを図１５（Ｂ）に示すように実
装した場合に大きく影響する。即ち、周知のシェーディ
ング補正を行った場合、いかに前記利得調整を適正に行
ったとしても、図１６に示すように、複数（この場合、
２個）のラインセンサが白基準シートを読み取った時の
波形の間で、つなぎ目部分で濃度差が生じてしまう可能
性がある。この場合、２個のシェーディング波形を重ね
ると、信号に段差が生じて、画像の連続性が保てなくな
る（境界に線が出る）。従って、シェーディング波形が
滑らかなものとなるように、これを補正する必要があ
る。

【０００８】本発明は、複数のラインセンサで読み取っ
た画像情報についての主走査線方向の補正処理を容易に
行うことが可能な画像読取装置を提供することを目的と
する。

【０００９】また、本発明は、複数のラインセンサで読
み取った画像情報についての副走査線方向の補正処理を
容易に行うことが可能な画像読取装置を提供することを
目的とする。

【００１０】また、本発明は、複数のラインセンサで読
み取った画像情報についての両者のつなぎ目の部分での
シェーディング補正処理を容易に行うことが可能な画像
読取装置を提供することを目的とする。

【００１１】また、本発明は、複数のラインセンサで読
み取った画像情報についての平坦な特性のシェーディン
グ波形を得ることが可能な画像読取装置を提供すること
を目的とする。

【００１２】

【課題を解決するための手段】本発明の画像読取装置
は、相互の主走査線が平行となるように、かつ、主走査
線において相互に一部が重なるように配置された複数の
ラインセンサと、複数のラインセンサの内の相互に隣接
するラインセンサ間において、主走査線において相互に
一部が重なる部分についての当該隣接するラインセンサ
の出力を、相互の主走査線の重なる距離に基づいて加重
平均する加重平均処理部とを備える。

【００１３】本発明の画像読取装置によれば、複数のラ
インセンサを主走査線において相互に一部が重なるよう
に配置した場合、複数のラインセンサから読み取った画
像情報に基づいて、主走査線方向のオーバーラップ域に
ついて、その距離の値に基づいて、画像情報の補正処理
を行うことができる。従って、複数のラインセンサで読
み取った画像情報から、両者のつなぎ目の部分が滑らか
な画像を得ることができる。

【００１４】また、本発明の画像読取装置は、相互の主
走査線が平行となるように、かつ、主走査線において相
互に一部が重なるように配置された複数のラインセンサ
と、タイミング生成回路とを備える。タイミング生成回
路は、複数のラインセンサの内の相互に隣接するライン
センサ間において、平行である相互の主走査線の間の距
離を読み取りラインの間隔のＮ倍に相当する第１部分と
残余の第２部分とに分けて、先に読み取りを開始するラ
インセンサに供給する第１読取タイミング信号を基準と
して、後に読み取りを開始するラインセンサに、第１読
取タイミング信号から第２部分に相当する時間だけ遅れ
た第２読取タイミング信号を供給し、かつ、第１読取タ
イミング信号からｎ個だけ遅らせて読み取りを開始させ
る。

【００１５】本発明の画像読取装置によれば、タイミン
グ生成回路によりタイミングを調整することができるの
で、複数のラインセンサから読み取った画像情報に基づ
いて、副走査線方向のギャップについて、その距離の値
に基づいて、画像情報の補正処理を行うことができる。
従って、複数のラインセンサで読み取った画像情報か
ら、両者のつなぎ目の部分が滑らかな画像を得ることが
できる。

【００１６】また、本発明の画像読取装置は、ラインセ
ンサと、ラインセンサの出力を所定の利得で増幅してＡ
Ｄ変換器に入力する増幅器と、利得調整手段とを備え
る。利得調整手段は、ラインセンサの出力の内で、増幅
器の利得を低い方から順に変化させながら、予め定めら
れた領域における画素データを加算した加算値と所定の
スライス値とを比較し、加算値がスライス値を超えてい
る場合に、当該利得を増幅器の利得として定める。

【００１７】本発明の画像読取装置によれば、利得の決
定に、所定の領域、例えばラインセンサの出力の内でシ
ェーディング波形の値が他よりも高くなる領域における
画素データを加算した加算値を用いる。これにより、ノ
イズの影響をなくすことができ、平均値との乖離の影響
もなくすことができる。従って、シェーディング波形が
山型であっても、適正な利得の値を定めることができ
る。

【００１８】また、本発明の画像読取装置の一実施態様
においては、ラインセンサが、相互の主走査線が平行と
なるようにかつ、主走査線において相互に一部が重なる
ように配置された複数のラインセンサからなり、予め定
められた領域が複数のラインセンサの主走査線において
相互に一部が重なる部分からなる。

【００１９】本発明の画像読取装置の一実施態様によれ
ば、上述の利得調整を行う際に、複数のラインセンサの
つなぎ目部分について、当該領域における画素データを
加算した加算値を用いる。これにより、つなぎ目部分で
濃度差が生じることを防止し、２個のシェーディング波
形を滑らかなものとすることができ、画像の連続性を保
つことができる。

【００２０】

【発明の実施の形態】図１及び図２は、画像読取装置構
成図であり、複数のラインセンサを備える画像読取装置
の構成を示す。特に、図１（Ａ）は画像読取装置の構成
の概略を示し、図１（Ｂ）は画像読取装置の平面構成の
概略を示し、図１（Ｃ）は画像読取装置の断面構成の概
略を示す。また、図２は、キャリアユニット１の断面図
であり、その概略の構成を示す。

【００２１】画像読取装置は、例えばスキャナ等であ
り、図１（Ａ）に示すように、画像情報の読み取りの光
源であるランプ１１、画像情報をラインセンサ２に入射
させるレンズ１３（等の光学系）、画像情報を読み取る
ラインセンサ２、読み取った画像情報をデジタル信号に
変換するビデオプロセッサ３、当該画像読取装置を制御
する画像制御部４、画像情報（デジタル信号）を処理す
る画像処理部５を備える。

【００２２】画像制御部４は、画像処理部５を制御する
各種の制御情報を画像処理部５に送出する。画像制御部
４は、実際は、当該画像読取装置の主メモリ（図示せ
ず）上に存在する当該画像制御プログラムを、当該画像
読取装置のＣＰＵ（中央演算処理装置、図示せず）上で
実行することにより実現される。画像処理部５は、ライ
ンセンサ２により読み取った画像情報を処理する。画像
処理部５は、例えば専用の画像処理回路（ＬＳＩ）から
なる。

【００２３】キャリアユニット１は、図１（Ｂ）及び図
１（Ｃ）に示すように、矢印で示す副走査方向に移動し
て、用紙（紙、透明なシート、その他の媒体）１００に
描かれた画像情報を読み取る。キャリアユニット１は、
図２に示すように、その筐体の内部に、光源であるラン
プ１１、複数のミラー１２、レンズ１３、複数のライン
センサ２を備える。ラインセンサ２は周知のガラス窓付
きのセラミックパケージに実装され、その実装用のプリ
ント基板（センサユニット）上の主面（キャリアユニッ
ト１の筐体の内側の面）に実装される。なお、キャリア
ユニット１は、ランプ１１の他にも、電源回路のインバ
ータ等を備える。キャリアユニット１は、その一方の側
面Ｂに、複数のラインセンサ２を実装したプリント基板
を備える。なお、当該画像読取装置のＣＰＵ、主メモ
リ、画像処理回路（ＬＳＩ）等は、他のプリント基板
（図示せず）に実装される。

【００２４】図３は、画像読取装置構成図であり、複数
のラインセンサ２の構成を示す。ラインセンサ２は、複
数設けられる。この例では、説明の簡単のために、例え
ばＣＣＤ１及びＣＣＤ２の２個が設けられる。各々のラ
インセンサ２はＣＣＤセンサやＣＭＯＳセンサからな
る。複数のラインセンサ２は、相互の主走査線が平行と
なるように、かつ、主走査線において相互の一部が重な
るように、キャリアユニット１に取り付けられたプリン
ト基板上に配置され、見かけ上、１個の読み取りライン
を形成する。

【００２５】主走査線が重なる領域では、後述するよう
に、加重平均処理部により、隣接するラインセンサＣＣ
Ｄ１及びＣＣＤ２の出力が、相互の主走査線の重なる距
離に基づいて加重平均（重み付け平均）される。例え
ば、この例では、主走査線が重なる領域の長さが６３画
素分に相当するようにされる。これにより、図３に示す
ように、ラインセンサＣＣＤ１及びＣＣＤ２の出力は、
これに重みを加えた上で平均される。

【００２６】図４は、画像読取装置構成図であり、主と
して、画像処理部５（画像処理回路）の構成を示す。な
お、説明のために、ラインセンサ２は縮小型センサから
なり、その個数は２個であり、各々、ＣＣＤ１、ＣＣＤ
２とする。これらは、例えば図９に示すように配置され
る。従って、ＣＣＤ１がＣＣＤ２よりも、常に所定のタ
イミングだけ、先に読み取りを行う。

【００２７】２個のラインセンサＣＣＤ１、ＣＣＤ２
は、各々、水平同期信号ＴＧ１及びＴＧ２に同期して用
紙１００から画像情報を読み取り、１番目の画素から順
にＣＣＤデータとして対応するＯＰアンプ（演算増幅
器）及びＡ／Ｄ変換器に入力する。ＯＰアンプ及びＡ／
Ｄ変換器により、ビデオプロセッサ３が構成される。ビ
デオプロセッサ３は、入力されたＣＣＤデータ（アナロ
グデータ）を順次Ａ／Ｄ変換して得たビデオデータ（デ
ジタルデータ）Ｃ１ＶＤＴ１、Ｃ２ＶＤＴ１を画像処理
部５に入力する。なお、水平同期信号ＴＧ及びその他の
各種タイミング信号は、ＣＣＤタイミング生成回路が生
成する。

【００２８】画像処理部５において、ビデオデータは、
ビデオデータラッチ回路にラッチされる。即ち、対応す
る信号ＨＧＡＴ及び信号ＶＧＡＴが共に有効である場合
に、クロックＶＣＬＫに同期してラッチされ、次段に送
出される。また、ビデオデータラッチ回路は、信号ＥＮ
Ｂ０１又はＥＮＢ２０を出力する。信号ＥＮＢは、ラッ
チ（即ち、送出）した信号が有効であることを示す信号
である。

【００２９】ＣＣＤ１に対応するビデオデータＣ１ＶＤ
Ｔ１２は、信号ＨＧＡＴ１及び信号ＶＧＡＴ１に同期し
てビデオデータラッチ回路から出力され、メモリ書き込
み回路により一旦メモリ６に書き込まれた後、メモリ読
み出し回路によりメモリ６から読み出され、ビデオデー
タＣ１ＶＤＴ２としてデータ切り替え回路に入力され
る。一方、ＣＣＤ２に対応するビデオデータＣ２ＶＤＴ
２は、主走査方向有効画素信号ＨＧＡＴ２及び副走査方
向有効画素信号ＶＧＡＴ２に同期して、ビデオデータラ
ッチ回路からデータ切り替え回路に入力される。これ
は、縮小型センサにおいては、前述のように、ＣＣＤ１
とＣＣＤ２とが、物理的に数ライン（読み取りライン）
＋α（αは１ライン未満）だけ相互にズレている（副走
査ギャップがある）ことによる。即ち、信号の連続性を
維持するため、先に読み取られるＣＣＤ１からのデータ
を一旦メモリ６へ格納してタイミングを調整する。即
ち、データ切り替え回路は、ＣＣＤ２がその読取を開始
する１ライン前のタイミングで、メモリ読み出し回路か
ら格納していたＣＣＤ１の画像情報を読み出して、信号
Ｃ１ＶＤＴ２として取り込む。これと共に、メモリ読み
出し回路は、当該信号Ｃ１ＶＤＴ２が有効であることを
示す信号ＥＮＢ１０を、データ切り替え回路に出力す
る。

【００３０】また、データ切り替え回路は、読み取りラ
インの奇数ラインについて、当該読み取りラインのビデ
オデータＣ１ＶＤＴ２及びＣ２ＶＤＴ２から得た信号Ｏ
Ｃ１ＶＤＴ３及びＯＣ２ＶＤＴ３を、（奇数ライン用）
重み付け平均回路に入力する。重み付け平均回路は、信
号ＯＣ１ＶＤＴ３及びＯＣ２ＶＤＴ３に基づいて（奇数
ライン）出力を形成して、信号ＯＤＴとして次段回路へ
出力する。これと共に、重み付け平均回路は、当該信号
ＯＤＴが有効であることを示す信号ＯＥＮＢを、次段回
路へ出力する。読み取りラインの偶数ラインについて
も、同様に、当該読み取りラインのビデオデータＣ１Ｖ
ＤＴ２及びＣ２ＶＤＴ２から得た信号ＥＣ１ＶＤＴ３及
びＥＣ２ＶＤＴ３が（偶数ライン用）重み付け平均回路
に入力され、信号ＥＤＴ及び信号ＯＥＮＢが出力され
る。

【００３１】図５乃至図９は、利得調整手段４１による
ビデオプロセッサ３を構成するＯＰアンプの利得の調整
について示す。

【００３２】利得調整手段４１は、図５に示すように、
ラインセンサ２の出力を所定の利得で増幅してＡＤ変換
器に入力するＯＰアンプ（増幅器）の利得を調整する。
このために、利得調整手段４１には、タイミング生成回
路からタイミング信号ＡＧＣＧＡＴ１及びＡＧＣＧＡＴ
２が入力され、各々のビデオデータラッチ回路から画素
データを加算した加算値（加算結果）が入力される。信
号ＡＧＣＧＡＴ１及びＡＧＣＧＡＴ２は、各々のビデオ
データラッチ回路にも入力される。タイミング生成回路
の一例を図６（Ａ）に示し、ビデオデータラッチ回路の
一例を図６（Ｂ）に示す。

【００３３】タイミング生成回路は、図６（Ａ）に示す
ように、水平同期信号ＴＧの周期をカウントするカウン
タと、カウンタのカウント値に基づいて、加算回路を制
御する制御回路とを備える。カウンタは、ＣＣＤ１ＴＧ
周期カウンタ及びＣＣＤ２ＴＧ周期カウンタからなる。
制御回路は、加算回路のための制御信号ＡＧＣＧＡＴ１
及びＡＧＣＧＡＴ２を生成する回路からなる。即ち、各
々のＣＣＤＴＧ周期カウンタ、ＡＧＣＧＡＴＯＮ／ＯＦ
Ｆレジスタ、これらの出力を比較する比較器からなる。
これらは、本来、タイミング生成回路を構成するが、加
算回路の制御信号ＡＧＣＧＡＴを生成すると言う意味で
利得調整手段４１の一部と考えてもよい。タイミング生
成回路の構成の詳細については、図１０乃至図１２を参
照して後述する。

【００３４】ビデオデータラッチ回路は、図６（Ｂ）に
示すように、所定のタイミング信号に応じてラインセン
サ２の出力を加算しラインセンサ２の水平同期信号毎に
クリアされる加算回路と、加算回路の加算値をラッチす
る保持回路とを備える。加算回路は、加算器と、加算デ
ータラッチ用ＦＦ（フリップフロップ）とからなる。保
持回路は加算結果ラッチ用ＦＦからなる。加算データラ
ッチ用ＦＦには、制御信号として、前述の信号ＡＧＣＧ
ＡＴ及びＴＧが入力される。

【００３５】図７に示すように、画像制御部４は、ＡＧ
ＣＧＡＴＯＮ／ＯＦＦレジスタに所望の値を設定するこ
とにより、図７に示す信号ＡＧＣＧＡＴのＯＮ（有効）
の期間を、所望の画素の位置（処理されるタイミング）
に設定する。そして、画像制御部４は、最初はＯＰアン
プの利得を最小として、ラインセンサ２に読み取りを開
始させる。

【００３６】加算器は、信号ＶＤＴ１と信号ＡＤＤ＿Ｖ
ＤＴ２を加算して、信号ＡＤＤ＿ＶＤＴ１として出力す
る。信号ＡＧＣＧＡＴがＯＮするまでは、信号ＡＤＤ＿
ＶＤＴ２は「０」であり、従って、ＡＤＤ＿ＶＤＴ１＝
ＶＤＴ１である。加算データラッチ用ＦＦは、信号ＡＧ
ＣＧＡＴがＯＮすると、信号ＡＤＤ＿ＶＤＴ１をラッチ
し、これを信号ＡＤＤ＿ＶＤＴ２として出力する。一
方、信号ＡＧＣＧＡＴがＯＦＦすると、加算データラッ
チ用ＦＦは、信号ＡＤＤ＿ＶＤＴ１のラッチを停止す
る。この時点で、信号ＡＤＤ＿ＶＤＴ２としては、信号
ＡＧＣＧＡＴがＯＮの期間中に入力された信号ＶＤＴ１
の総和が出力される。加算結果ラッチ用ＦＦは、信号Ｔ
Ｇの立ち上がりに同期して、信号ＡＤＤ＿ＶＤＴ２の値
（即ち、信号ＶＤＴ１の総和）をラッチし、次の信号Ｔ
Ｇまでこれを保持する。加算結果ラッチ用ＦＦは、信号
ＴＧの立ち上がりで、保持していたデータをクリアす
る。

【００３７】この保持の期間（図中、加算結果がＶ１＋
２＋３・・・ｎの期間）に、画像制御部４は当該信号Ｖ
ＤＴ１の総和を読み出し、当該値が所定の値（スライス
値）に達していない場合、ＯＰアンプの利得を１段階だ
け大きくする。画像制御部４は、上記の領域の読み取り
を待ち、その信号ＶＤＴ１の総和について同様に判断す
ることを繰り返して、最適な利得を求める。

【００３８】以上のようにして、利得調整手段４１は、
ラインセンサ２の出力の内で、ＯＰアンプの利得を低い
方から順に変化させながら、予め定められた領域におけ
る画素データを加算した加算値と所定のスライス値とを
比較し、加算値がスライス値を超えている場合に、当該
利得をＯＰアンプの利得として定める。利得調整手段４
１は、実際は、当該画像読取装置の主メモリ上に存在す
る当該利得調整プログラムを、当該画像読取装置のＣＰ
Ｕ上で実行することにより実現される。

【００３９】図８の例では、上段に示すように、信号Ａ
ＧＣＧＡＴの有効期間（即ち、イネーブル信号のＨの期
間、以下同じ）が、例えばラインセンサ２の出力の内で
シェーディング波形の値が他よりも高くなる領域とされ
る。従って、前述の信号ＶＤＴ１の総和として、シェー
ディング波形の値が他よりも高くなる領域における画素
データを加算した加算値が求まる。

【００４０】例えば、ＣＣＤの有効画素数が５０００ド
ットで、画素データが８ビットからなるとする。この場
合、加算器のビット数を１６ビットとすると、有効画素
の中央近辺（例えば２３００ドット目）からの２５５ド
ットを、加算の対象とする。そして、当該加算値とスラ
イス値（例えば、”Ｆ４０Ｂ”／２５５＝６２４７５／
２５５、即ち、２４５）を比較する。ＯＰアンプの利得
の値を最小値から徐々に大きくして、当該加算値がスラ
イス値より大きくなったら、適正な利得の値と判断す
る。

【００４１】図８に示すように、シェーディング波形の
値が他よりも高くなる領域を加算対象とすることによ
り、画素データの内の高い値を有する２５５ドットを平
均し、これをスライス値と比較したに等しい。これによ
り、適正な利得を設定することができるので、図８の下
段に示すような、より平坦な特性のシェーディング波形
を得ることができ、また、画素データをメモリに一旦格
納する必要もない。なお、この例は、図８から判るよう
に、ラインセンサ２が複数ではなく１個の場合にも適用
することができる。

【００４２】図９の例では、ラインセンサ２が、相互の
主走査線が平行となるように、かつ、主走査線において
相互に一部が重なるように配置された複数のラインセン
サ２からなる。この場合、複数のラインセンサ２の主走
査線の一部が重なる部分において、双方のシェーディン
グ波形が異なる場合がある。

【００４３】そこで、信号ＡＧＣＧＡＴの有効期間が、
例えば複数のラインセンサ２の主走査線において相互に
一部が重なる部分とされる。従って、前述の信号ＶＤＴ
１の総和として、主走査線の一部が重なる部分における
画素データを加算した加算値が求まる。例えば、当該部
分がＣＣＤの有効画素数にして６４ドットに相当するな
らば、当該６４ドットを加算の対象とする。そして、同
様に、当該加算値とスライス値を比較して、ＯＰアンプ
の利得の値を最小値から徐々に大きくして、当該加算値
がスライス値より大きくなったら、適正な利得の値と判
断する。複数のＣＣＤからの出力を加算するので、図９
の下段に示すように、連続した特性のシェーディング波
形を得ることができる。

【００４４】図１０及び図１２は、ＣＣＤタイミング生
成回路による各種のタイミング信号の生成について示
す。

【００４５】水平同期信号ＴＧ及びその他の各種タイミ
ング信号はＣＣＤタイミング生成回路が生成する。即
ち、ＣＣＤタイミング生成回路は、ＣＣＤ１、ＣＣＤ２
に対して、別個に、水平同期信号ＴＧ、主走査方向有効
画素信号ＨＧＡＴ、副走査方向有効画素信号ＶＧＡＴ、
各種のクロックＶＣＬＫ、信号ＶＧＡＴ２−１を出力す
る。クロックＶＣＬＫは、ＣＣＤクロック、ＡＤクロッ
ク、内部クロックを含む。信号ＶＧＡＴ２−１は、ＣＣ
Ｄ２の信号ＶＧＡＴが有効になる１ライン前であること
を示すタイミング信号である。

【００４６】なお、例えば、信号ＴＧ１及びＴＧ２は、
各々、ＣＣＤ１及びＣＣＤ２についての信号である。他
の信号についても、同様に、必要に応じて「１」又は
「２」を付加して区別する。

【００４７】タイミング生成回路において、ＣＣＤ１Ｔ
Ｇ周期カウンタ（第１カウンタ）は、第１読取タイミン
グ信号ＴＧ１の周期をカウントする。即ち、入力される
（ビデオクロック）信号ＶＣＬＫをカウントする。ＣＣ
Ｄ１ＴＧ周期カウンタのカウント値とＨＧＡＴ１ＯＮ／
ＯＦＦレジスタの値（所定の第１の値）とが比較され、
先に読み取りを開始するラインセンサＣＣＤ１の出力の
主走査方向有効期間を制御する第１主走査方向有効画素
信号ＨＧＡＴ１が生成される。即ち、当該カウント値が
当該レジスタの格納するＯＮの値と等しくなると信号Ｈ
ＧＡＴ１は有効とされ、当該レジスタの格納するＯＦＦ
の値と等しくなると信号ＨＧＡＴ１は無効とされる。

【００４８】ＣＣＤ２ＴＧ周期カウンタ（第２カウン
タ）は、第２読取タイミング信号ＴＧ２の周期をカウン
トする。即ち、入力される信号ＶＣＬＫをカウントす
る。ＣＣＤ２ＴＧ周期カウンタのカウント値とＨＧＡＴ
２ＯＮ／ＯＦＦレジスタの値（所定の第２の値）とが比
較され、同様にして、後に読み取りを開始するラインセ
ンサＣＣＤ２の出力の主走査方向有効期間を制御する第
２主走査方向有効画素信号ＨＧＡＴ２が生成される。

【００４９】ＣＣＤ１ＴＧ周期カウンタのカウント値と
ＣＣＤ１ＴＧ周期レジスタの値とが比較され、両者が等
しくなると、リセット信号が出力され、当該カウント値
がクリアされ、再度、カウントを繰り返す。ＣＣＤ１Ｔ
Ｇ周期カウンタは、当該カウント値が「０」の場合の
み、信号ＴＧ１を出力する。これにより、信号ＴＧ１
は、ＣＣＤ１ＴＧ周期レジスタに設定された一定周期毎
に、出力される。

【００５０】ＣＣＤ１ＴＧ周期カウンタのカウント値と
ＴＧズレレジスタの値（所定の第３の値）とが比較さ
れ、両者が等しくなると、リセット信号が出力され、Ｃ
ＣＤ２ＴＧ周期カウンタのカウント値をクリアする。即
ち、ＣＣＤ１とＣＣＤ２との間の１ラインに満たない副
走査線方向のズレ（＋αの部分）を補正するために、Ｃ
ＣＤ２用のカウント値は、ＣＣＤ１用のカウント値がＴ
Ｇズレレジスタの値と等しくなると、クリアされる。Ｃ
ＣＤ２ＴＧ周期カウンタは、当該カウント値が「０」の
場合のみ、信号ＴＧ２を出力する。これにより、信号Ｔ
Ｇ２は、ＣＣＤ２ＴＧ周期レジスタに設定された一定周
期（ＣＣＤ１の周期と等しい）毎に、信号ＴＧ１からＴ
Ｇズレレジスタの値（即ち、＋αの部分）だけズレたタ
イミングで出力される。これにより、当該＋αの部分の
ズレが修正される。

【００５１】先に読み取りを開始するラインセンサＣＣ
Ｄ１の出力の副走査方向有効期間を制御する第１副走査
方向有効画素信号ＶＧＡＴ１が、その直後の第１読取タ
イミング信号ＴＧ１に同期して生成される。即ち、画像
制御部４がＶＧＡＴ１レジスタに「１」を設定すると、
その直後の第１読取タイミング信号ＴＧ１に同期して、
信号ＶＧＡＴ１が有効とされる。「０」が設定される
と、その直後に第１読取タイミング信号ＴＧ１があって
も信号ＶＧＡＴ１は無効である。

【００５２】後に読み取りを開始するラインセンサＣＣ
Ｄ２の出力の副走査方向有効期間を制御する第２副走査
方向有効画素信号ＶＧＡＴ２が、その直後の第１読取タ
イミング信号ＴＧ１に同期してラッチされ、その直後の
第２読取タイミング信号ＴＧ２に同期して生成される。
即ち、前述と同様に、画像制御部４がＶＧＡＴ１レジス
タに「１」又は「０」を設定することにより、有効又は
無効とされる。信号ＶＧＡＴ２−２についても同様であ
る。なお、ビデオデータの読み取りは、信号ＨＧＡＴ及
び信号ＶＧＡＴが共に有効である場合に行われる。

【００５３】以上の構成により、タイミング生成回路
は、複数のラインセンサ２の内の相互に隣接するライン
センサ２間において、平行である相互の主走査線の間の
距離を、読み取りラインの間隔のＮ（Ｎは整数）倍に相
当する第１部分（Ｎライン分のズレの部分）と、残余の
第２部分（１ラインに満たない部分、即ち、＋αの部
分）とに分けて、タイミングを調整する。即ち、図１２
に示すように、先に読み取りを開始するラインセンサＣ
Ｃ１に供給する第１読取タイミング信号ＴＧ１を基準と
して、後に読み取りを開始するラインセンサＣＣＤ２
に、第１読取タイミング信号ＴＧ１から第２部分に相当
する時間（＋αの部分）だけ遅れた第２読取タイミング
信号ＴＧ２を供給する。更に、信号ＴＧ１を基準とし
て、ＣＣＤ２に、第１読取タイミング信号ＴＧ１からＮ
個（Ｎライン）だけ遅らせて読み取りを開始させる。ま
た、データ切り替え回路に、先に読み取ってメモリ６に
格納（後述する）したＣＣＤ１の読み取り信号を、（Ｎ
−１）ラインだけ遅らせて読み出させる。

【００５４】図１１及び図１２は、データ切り替え回路
によるデータの切り換えについて示す。

【００５５】データ切り替え回路は、メモリ６に格納さ
れた先に読み取りを開始するラインセンサ２の画像情報
を、後に読み取りを開始するラインセンサＣＣＤ２が読
取を開始するより１個だけ早い（（Ｎ−１）個めの）第
２読取タイミング信号ＴＧ２に同期してメモリ６から読
み出して、所定の処理により連続した１個の読み取りラ
インに相当する画像情報を得る。メモリ６は、先に読み
取りを開始するラインセンサＣＣＤ１の出力する画像情
報を格納する。

【００５６】最初に、ＣＣＤ１がその読取を開始する。
この時、未だ、ＣＣＤ２はその読取を開始していない。
この期間中、当該読み取った画像情報はメモリ６に一旦
格納されるのみである。この間、データ切り替え回路に
は、画像情報の入力はなく、また、その出力もない。

【００５７】次に、副走査方向にキャリアユニットが移
動して、ＣＣＤ２がその読取を開始する１ライン前の処
理に進む。

【００５８】まず、データ切り替え回路は、信号ＶＧＡ
Ｔ２−１に基づいて、ＣＣＤ２がその読取を開始する１
ライン前のタイミングであることを知り、信号ＨＧＡＴ
２の立ち上がりに同期して、メモリ読み出し回路に読み
出し要求信号ＲＥＡＤを送出する（有効とする、以下同
じ）。メモリ読み出し回路は、信号ＲＥＡＤの有効を検
出すると、図１２に示すように、メモリ６に格納してい
た画像情報を読み出して、信号Ｃ１ＶＤＴ２としてデー
タ切り替え回路に出力する。これと共に、メモリ読み出
し回路は、当該信号Ｃ１ＶＤＴ２が有効であることを示
す信号ＥＮＢ１０を、データ切り替え回路に出力する。
信号ＥＮＢ１０が有効である場合、データ切り替え回路
は、信号Ｃ１ＶＤＴ２をラッチし、切り替え回路を介し
て、信号ＯＣ１ＶＤＴ３を出力し、当該データの有効を
示す信号ＯＣ１ＥＮＢを有効とする。

【００５９】一方、データ切り替え回路は、信号Ｃ１Ｖ
ＤＴ２をラッチした回数をカウントする。そして、ＣＣ
Ｄ１主走査有効画素数レジスタの値（例えば、Ｗ１）か
らオーバーラップレジスタに格納した値（例えば、６
３）を引いた値を求め、この値まで前記ラッチ回数をカ
ウントすると、リセット信号を出力して、信号ＲＥＡＤ
を無効とする（出力を停止する、以下同じ）。メモリ読
み出し回路は、信号ＲＥＡＤの無効を検出すると、画像
情報の読み出しを停止し、信号Ｃ１ＶＤＴ２及び信号Ｅ
ＮＢ１０を無効とする。この信号Ｃ１ＶＤＴ２及び信号
ＥＮＢ１０の無効に応じて、データ切り替え回路は、信
号Ｃ１ＶＤＴ２のラッチを停止し、当該回数のカウント
を停止し、待ち状態となる。

【００６０】次に、更に、副走査方向にキャリアユニッ
トが移動して、ＣＣＤ２がその読取を開始する。この
時、図１２に示すように、ＣＣＤ１は、Ｎライン目の読
取を開始している。即ち、前述の＋αの部分だけ遅れて
いる。

【００６１】まず、ＣＣＤ２の読取開始に応じて、信号
ＥＮＢ２０が有効となる。これに応じて、データ切り替
え回路は、信号Ｃ２ＶＤＴ２をラッチし、切り替え回路
を介して、信号ＯＣ２ＶＤＴ３を出力し、当該データの
有効を示す信号ＯＣ２ＥＮＢを有効とする。これと同時
に、データ切り替え回路は、信号ＨＧＡＴ２の立ち上が
りに同期して、再度、読み出し要求信号ＲＥＡＤを有効
として、信号Ｃ１ＶＤＴ２をラッチし、当該ラッチした
回数をカウントする。同様に、信号Ｃ２ＶＤＴ２につい
ても、ラッチ回数がカウントされる。

【００６２】一方、データ切り替え回路は、信号Ｃ１Ｖ
ＤＴ２をラッチした回数をカウントする。そして、この
値と、ＣＣＤ１主走査有効画素数レジスタの値（例え
ば、Ｗ１）とが等しくなると、リセット信号を出力し
て、当該カウント値をクリアし、切り替え回路を介し
て、信号ＥＣ１ＶＤＴ３を出力し、当該データの有効を
示す信号ＥＣ１ＥＮＢを有効とする。更に、データ切り
替え回路は、信号Ｃ１ＶＤＴ２のラッチを継続し、前記
値Ｗ１からオーバーラップレジスタに格納した値を引い
た値まで当該ラッチ回数をカウントすると、リセット信
号を出力して、信号ＲＥＡＤを無効とする。メモリ読み
出し回路は、信号ＲＥＡＤの無効を検出すると、画像情
報の読み出しを停止し、信号Ｃ１ＶＤＴ２及び信号ＥＮ
Ｂ１０を無効とする。この信号Ｃ１ＶＤＴ２及び信号Ｅ
ＮＢ１０の無効に応じて、データ切り替え回路は、信号
Ｃ１ＶＤＴ２のラッチを停止し、当該回数のカウントを
停止し、待ち状態となる。

【００６３】この後、データ切り替え回路は、信号Ｃ２
ＶＤＴ２のラッチのカウント値と、ＣＣＤ２主走査有効
画素数レジスタの値（例えば、Ｗ２）とが等しくなった
ら、当該カウント値をクリアし、切り替え回路を介し
て、信号ＥＣ２ＶＤＴ３及び当該データの有効を示す信
号ＥＣ２ＥＮＢを有効とするようにする。しかし、この
時、ＣＣＤ２の１ライン目の全画像情報の出力が終了し
ている。従って、データ切り替え回路は、信号ＥＣ２Ｖ
ＤＴ３及び信号ＥＣ２ＥＮＢの出力を待つ状態となる。

【００６４】次に、更に、副走査方向にキャリアユニッ
トが移動して、ＣＣＤ２がその２ライン目の読取を開始
する。この時、図１２に示すように、ＣＣＤ１は、Ｎ＋
１ライン目の読取を開始している（＋αの部分だけ遅れ
ている）。

【００６５】まず、ＣＣＤ２の２ライン目の読取開始に
応じて、信号ＥＮＢ２０が有効となる。これに応じて、
データ切り替え回路は、信号Ｃ２ＶＤＴ２をラッチし、
切り替え回路を介して、信号ＥＣ２ＶＤＴ３を出力し、
当該データの有効を示す信号ＥＣ２ＥＮＢを有効とす
る。これと同時に、データ切り替え回路は、信号ＨＧＡ
Ｔ２の立ち上がりに同期して、再度、読み出し要求信号
ＲＥＡＤを有効として、信号Ｃ１ＶＤＴ２をラッチし、
当該ラッチした回数をカウントする。同様に、信号Ｃ２
ＶＤＴ２についても、ラッチ回数がカウントされる。

【００６６】一方、データ切り替え回路は、信号Ｃ１Ｖ
ＤＴ２をラッチした回数をカウントし、この値とＣＣＤ
１主走査有効画素数レジスタの値（例えば、Ｗ１）とが
等しくなると、当該カウント値をクリアし、切り替え回
路を介して、信号ＯＣ１ＶＤＴ３を出力し、当該データ
の有効を示す信号ＯＣ１ＥＮＢを有効とする。更に、デ
ータ切り替え回路は、信号Ｃ１ＶＤＴ２のラッチを継続
し、前記値Ｗ１からオーバーラップレジスタに格納した
値を引いた値まで当該ラッチ回数をカウントすると、信
号ＲＥＡＤを無効とする。メモリ読み出し回路は、信号
ＲＥＡＤの無効を検出すると、画像情報の読み出しを停
止し、信号Ｃ１ＶＤＴ２及び信号ＥＮＢ１０を無効とす
る。この信号Ｃ１ＶＤＴ２及び信号ＥＮＢ１０の無効に
応じて、データ切り替え回路は、信号Ｃ１ＶＤＴ２のラ
ッチを停止し、当該回数のカウントを停止し、待ち状態
となる。

【００６７】この後、データ切り替え回路は、信号Ｃ２
ＶＤＴ２のラッチのカウント値と、前記値Ｗ２とが等し
くなったら、当該カウント値をクリアし、切り替え回路
を介して、信号ＯＣ２ＶＤＴ３及び当該データの有効を
示す信号ＯＣ２ＥＮＢを有効とするようにする。しか
し、この時、ＣＣＤ２の２ライン目の全画像情報の出力
が終了している。従って、データ切り替え回路は、信号
ＥＣ２ＶＤＴ３及び信号ＥＣ２ＥＮＢの出力を待つ状態
となる。

【００６８】以後、前述のＣＣＤ２がその読取を開始し
て、これに応じて信号ＥＮＢ２０が有効となる時点から
を、繰り返す。

【００６９】以上により、データ切り替え回路は、読み
取りラインの奇数ラインについて、当該読み取りライン
のビデオデータＣ１ＶＤＴ２及びＣ２ＶＤＴ２から得た
信号ＯＣ１ＶＤＴ３及びＯＣ２ＶＤＴ３を、（奇数ライ
ン用）重み付け平均回路に入力する。重み付け平均回路
は、信号ＯＣ１ＶＤＴ３及びＯＣ２ＶＤＴ３に基づいて
（奇数ライン）出力を形成して、信号ＯＤＴとして次段
回路へ出力する。これと共に、重み付け平均回路は、当
該信号ＯＤＴが有効であることを示す信号ＯＥＮＢを、
次段回路へ出力する。読み取りラインの偶数ラインにつ
いても、同様に、当該読み取りラインのビデオデータＣ
１ＶＤＴ２及びＣ２ＶＤＴ２から得た信号ＥＣ１ＶＤＴ
３及びＥＣ２ＶＤＴ３が（偶数ライン用）重み付け平均
回路に入力され、信号ＥＤＴ及び信号ＯＥＮＢが出力さ
れる。

【００７０】図１３及び図１４は、重み付け平均回路に
よるラインセンサ２の出力の加重平均処理について示
す。

【００７１】重み付け平均回路は加重平均処理部を構成
する。加重平均処理部は、当該画像読取装置の主メモリ
上に存在する当該加重平均処理プログラムを、当該画像
読取装置のＣＰＵ上で実行することにより実現されても
よい。重み付け平均回路は、複数のラインセンサ２の内
の相互に隣接するラインセンサ２間において、主走査線
において相互に一部が重なる部分についての当該隣接す
るラインセンサ２の出力を、相互の主走査線の重なる距
離に基づいて加重平均する。即ち、重み付け平均回路
は、信号（Ｏ及びＥ）Ｃ１ＶＤＴ３及びＣ２ＶＤＴ３か
ら、図１３に示すように、ハードウェアによって所定の
演算を行い、信号（Ｏ及びＥ）ＤＴを得る。この演算
は、図８から判るように、重み付け演算である。

【００７２】この演算において、重み付けの係数Ｋ１の
値は、例えば「６４」とされる。即ち、相互に隣接する
ラインセンサ２間において、相互の主走査線の重なる距
離が、６４個の画素に相当する距離である。画像の読み
取りに先立って、この値がオーバーラップレジスタに格
納される。この値は、例えば、画像の読み取りに先立つ
キャリブレーションにより、又は、外部からの入力によ
り、画像制御部４からオーバーラップレジスタに与えら
れる。

【００７３】相互の主走査線の重なる距離であるオーバ
ーラップレジスタの値からオーバーラップカウンタによ
る求まる値Ｋ２を減算して、係数Ｋ１を求める。オーバ
ーラップカウンタは、ＣＣＤ１側及びＣＣＤ２側の水平
方向のクロックであるＶＣＬＫが出力される数をカウン
トする。即ち、ＣＣＤ１及びＣＣＤ２が共に読み取りを
行っている期間において、そのクロック数（従って、画
素数）をカウントする。具体的には、オーバーラップカ
ウンタは、信号ＯＣ１ＥＮＢ及びＯＣ２ＥＮＢが共にＨ
（ハイレベル）の場合に、カウントを開始する。このカ
ウント値が係数Ｋ２となる。オーバーラップカウンタ
は、信号ＯＣ１ＥＮＢ及びＯＣ２ＥＮＢが共にＨでない
場合に、クリアされる（０とされる）。

【００７４】以上から、重み付け平均回路は、加重平均
における係数を、当該隣接するラインセンサ２の主走査
線において相互に一部が重なる部分の画素の数及び位置
により変化させる。従って、（（オーバーラップレジス
タの値）−Ｋ２）の値が大きければＣＣＤ１側の信号Ｃ
１ＶＤＴ３の重みが増しかつＣＣＤ２側の信号Ｃ２ＶＤ
Ｔ３の重みが減り、小さければこの逆になる。

【００７５】セレクタは、選択信号ＳＥＬ１及びＳＥＬ
２の値に応じて、その入力Ａ、Ｂ及びＣのいずれかを出
力ＤＴ（又はＯ）として出力する。即ち、ＳＥＬ１＝Ｈ
かつＳＥＬ２＝Ｌの場合、入力Ａを出力する。これはＣ
ＣＤ１の出力である。ＳＥＬ１＝ＬかつＳＥＬ２＝Ｈの
場合、入力Ｂを出力する。これはＣＣＤ２の出力であ
る。ＳＥＬ１＝ＨかつＳＥＬ２＝Ｈの場合、入力Ｃを出
力する。これはＣＣＤ１及びＣＣＤ２の出力の加重平均
である。ＳＥＬ１＝ＬかつＳＥＬ２＝Ｈの場合、出力は
ハイインピーダンスの状態となる。従って、図１４に示
すように、最初にＣＣＤ１の出力ＯＣ１ＶＤＴ３が出力
され、その後、前記加重平均の値が出力され、これに連
続してＣＣＤ２の出力ＯＣ２ＶＤＴ３が出力される。

【００７６】

【発明の効果】以上説明したように、本発明によれば、
画像読取装置において、複数のラインセンサを主走査線
において相互に一部が重なるように配置した場合、隣接
するラインセンサの出力を相互の主走査線の重なる距離
に基づいて加重平均することにより、複数のラインセン
サから読み取った画像情報に基づいて主走査線方向のオ
ーバーラップ域についてその距離の値に従って画像情報
の補正処理を行うことができるので、複数のラインセン
サで読み取った画像情報から、両者のつなぎ目の部分が
滑らかな画像を得ることができる。

【００７７】また、本発明によれば、画像読取装置にお
いて、タイミング生成回路を備えることにより、複数の
ラインセンサについてのタイミングを調整することがで
きるので、複数のラインセンサから読み取った画像情報
に基づいて副走査線方向のギャップについて、その距離
の値に基づいて、画像情報の補正処理を行うことができ
る。従って、複数のラインセンサで読み取った画像情報
から、両者のつなぎ目の部分が滑らかな画像を得ること
ができる。

【００７８】また、本発明によれば、画像読取装置にお
いて、ＯＰアンプの利得の決定にラインセンサの出力の
内で所定の領域、例えばシェーディング波形の値が他よ
りも高くなる領域における画素データを加算した加算値
を用いることにより、ノイズの影響をなくすことがで
き、平均値との乖離の影響もなくすことができるので、
シェーディング波形が山型であっても適正な利得の値を
定めることができる。

【００７９】また、本発明の一実施態様によれば、画像
読取装置において、上述の利得調整を行う際に、複数の
ラインセンサのつなぎ目部分について、当該領域におけ
る画素データを加算した加算値を用いることにより、つ
なぎ目部分で濃度差が生じることを防止し、２個のシェ
ーディング波形を滑らかなものとすることができるの
で、画像の連続性を保つことができる。

【図面の簡単な説明】

【図１】画像読取装置構成図である。

【図２】画像読取装置構成図である。

【図３】画像読取装置構成図である。

【図４】画像読取装置構成図である。

【図５】画像読取装置構成図である。

【図６】画像読取装置構成図である。

【図７】画像読取装置構成図である。

【図８】画像読取装置構成図である。

【図９】画像読取装置構成図である。

【図１０】画像読取装置構成図である。

【図１１】画像読取装置構成図である。

【図１２】画像読取装置構成図である。

【図１３】画像読取装置構成図である。

【図１４】画像読取装置構成図である。

【図１５】従来技術説明図である。

【図１６】従来技術説明図である。

【図１７】従来技術説明図である。

【符号の説明】

２ラインセンサ３ビデオプロセッサ４画像制御部５画像処理部６メモリ

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5C051 AA01 BA03 DA04 DB01 DB04 DC02 DE07 DE11 DE17 5C072 AA01 BA02 BA04 EA05 FA06 FB02 FB03 FB15

Claims

【特許請求の範囲】

【請求項１】相互の主走査線が平行となるように、か
つ、主走査線において相互に一部が重なるように配置さ
れた複数のラインセンサと、前記複数のラインセンサの内の相互に隣接するラインセ
ンサ間において、前記主走査線において相互に一部が重
なる部分についての当該隣接するラインセンサの出力
を、相互の主走査線の重なる距離に基づいて加重平均す
る加重平均処理部とを備えることを特徴とする画像読取
装置。
【請求項２】前記加重平均処理部が、前記加重平均に
おける係数を、当該隣接するラインセンサの前記主走査
線において相互に一部が重なる部分の画素の数及び位置
により変化させることを特徴とする請求項１に記載の画
像読取装置。
【請求項３】相互の主走査線が平行となるように、か
つ、主走査線において相互に一部が重なるように配置さ
れた複数のラインセンサと、前記複数のラインセンサの内の相互に隣接するラインセ
ンサ間において、前記平行である相互の主走査線の間の
距離を読み取りラインの間隔のＮ倍に相当する第１部分
と残余の第２部分とに分けて、先に読み取りを開始する
ラインセンサに供給する第１読取タイミング信号を基準
として、前記後に読み取りを開始するラインセンサに、
前記第１読取タイミング信号から前記第２部分に相当す
る時間だけ遅れた第２読取タイミング信号を供給し、か
つ、前記第１読取タイミング信号からｎ個だけ遅らせて
読み取りを開始させるタイミング生成回路とを備えるこ
とを特徴とする画像読取装置。
【請求項４】前記タイミング生成回路が、前記第１読取タイミング信号の周期をカウントする第１
カウンタと、前記第１カウンタのカウント値と所定の第１の値とを比
較して、前記先に読み取りを開始するラインセンサの出
力の主走査方向有効期間を制御する第１主走査方向有効
画素信号を生成する回路と、前記第２読取タイミング信号の周期をカウントする第２
カウンタと、前記第２カウンタのカウント値と所定の第２の値とを比
較して、後に読み取りを開始するラインセンサの出力の
主走査方向有効期間を制御する第２主走査方向有効画素
信号を生成する回路と、前記第１カウンタのカウント値と所定の第３の値とを比
較して、前記第２カウンタのカウント値をクリアするリ
セット回路と、前記先に読み取りを開始するラインセンサの出力の副走
査方向有効期間を制御する第１副走査方向有効画素信号
を、その直後の前記第１読取タイミング信号に同期して
生成する回路と、前記後に読み取りを開始するラインセンサの出力の副走
査方向有効期間を制御する第２副走査方向有効画素信号
を、その直後の前記第１読取タイミング信号に同期して
ラッチし、その直後の前記第２読取タイミング信号に同
期して生成する回路とを備えることを特徴とする請求項
３に記載の画像読取装置。
【請求項５】当該画像読取装置が、更に、前記先に読み取りを開始するラインセンサの出力する画
像情報を格納するメモリと、前記メモリに格納された前記先に読み取りを開始するラ
インセンサの画像情報を、前記後に読み取りを開始する
ラインセンサが読取を開始するより１個だけ早い前記第
２読取タイミング信号に同期して前記メモリから読み出
して、所定の処理により連続した１個の読み取りライン
に相当する画像情報を得るデータ切り替え回路とを備え
ることを特徴とする請求項３又は請求項４に記載の画像
読取装置。
【請求項６】ラインセンサと、前記ラインセンサの出力を所定の利得で増幅してＡＤ変
換器に入力する増幅器と、前記ラインセンサの出力の内で、前記増幅器の利得を低
い方から順に変化させながら、予め定められた領域にお
ける画素データを加算した加算値と所定のスライス値と
を比較し、前記加算値が前記スライス値を超えている場
合に、当該利得を前記増幅器の利得として定める利得調
整手段とを備えることを特徴とする画像読取装置。
【請求項７】前記ラインセンサが、相互の主走査線が
平行となるように、かつ、主走査線において相互に一部
が重なるように配置された複数のラインセンサからな
り、前記予め定められた領域が、前記複数のラインセンサの
主走査線において相互に一部が重なる部分であることを
特徴とする請求項６に記載の画像読取装置。
【請求項８】当該画像読取装置が、更に、所定のタイミング信号に応じて前記ラインセンサの出力
を加算し、前記ラインセンサの水平同期信号毎にクリア
される加算回路と、前記加算回路の加算値をラッチする保持回路と、前記水平同期信号の周期をカウントするカウンタと、前記カウンタのカウント値に基づいて、前記加算回路を
制御する制御回路とを備えることを特徴とする請求項７
に記載の画像読取装置。