JP2002043588A - 半導体装置 - Google Patents

半導体装置

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JP2002043588A
JP2002043588A JP2000230147A JP2000230147A JP2002043588A JP 2002043588 A JP2002043588 A JP 2002043588A JP 2000230147 A JP2000230147 A JP 2000230147A JP 2000230147 A JP2000230147 A JP 2000230147A JP 2002043588 A JP2002043588 A JP 2002043588A
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Abstract

(57)【要約】 【課題】 ＳＯＩデバイスにおいて薄膜シリコン層にＰ
型不純物領域とＮ型不純物領域を設けてＳＯＩダイオー
ドを作製すると、Ｐ型不純物領域とＮ型不純物領域の接
触面積が非常に小さく、大電流を流すことができなかっ
た。 【解決手段】 薄膜シリコン層と埋込酸化膜を上下方向
に貫通して半導体基板の中まで至るトレンチを２つ作製
し、２つのトレンチの一方にはＰ型不純物領域、もう一
方にはＮ型不純物領域を設ける。さらにトレンチよりも
大きいＰ型不純物領域電極コンタクトおよびＮ型不純物
領域電極コンタクトを設けて、Ｐ型不純物領域、Ｎ型不
純物領域とも薄膜シリコン層、半導体基板の両方から電
極をとるようにし、ＳＯＩデバイスでありながらダイオ
ードに大電流を流せるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩデバイスに
おいて、大電流を流すＰＮダイオードが必要となるＳＯ
Ｉ入力保護回路に用いる。
【０００２】
【従来の技術】従来のダイオードの概略図を図３に示
す。半導体基板１１にはＰ型不純物領域２１とＮ型不純
物領域２２があり、２つの不純物領域にはそれぞれ電極
コンタクト３１および配線メタル３２が形成されてい
る。電極コンタクト３１はＰ型不純物領域２１およびＮ
型不純物領域２２との接触面積が小さいため、大電流を
流すことができない。
【０００３】また、Ｐ型不純物領域２１とＮ型不純物領
域２２にトレンチ３３を設けたダイオードの概略図を図
４に示す。電極コンタクト３１はＰ型不純物領域２１お
よびＮ型不純物領域２２との接触面積が大きくなるが、
トレンチ３３の側壁に電極をとることがプロセス上困難
である。
【０００４】さらに、ＳＯＩデバイスにおけるダイオー
ドの概略図を図５に示す。半導体基板１１上に埋込酸化
膜１２、薄膜シリコン層１３を有するＳＯＩ基板におい
て、薄膜シリコン層１３にはＰ型不純物領域２１および
Ｎ型不純物領域２２がある。Ｐ型不純物領域とＮ型不純
物領域の接触面積が非常に小さく、大電流を流すことが
できない。
【０００５】
【発明が解決しようとする課題】このように、従来の半
導体装置では、半導体基板１１上に埋込酸化膜１２と薄
膜シリコン層１３を有するＳＯＩ基板にＰ型不純物領域
２１とＮ型不純物領域２２を設けてダイオードを作製す
るとき、Ｐ型不純物領域２１とＮ型不純物領域２２の接
触面積が小さいために大電流を流すことができず、ＳＯ
Ｉ入力保護回路の作製が困難であるという不都合があっ
た。
【０００６】本発明は、かかる従来技術の有する不都合
を鑑みてなされたもので、ＳＯＩ入力保護回路を構成す
るダイオードの特性を改善することを目的としている。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本願発明の半導体装置は、半導体基板１１上に埋
込酸化膜１２と薄膜シリコン層１３を有するＳＯＩ基板
に対し、薄膜シリコン層１３と埋込酸化膜１２を上下方
向に貫通して半導体基板１１の中まで至るトレンチ３３
を２つ作製し、一方のトレンチ３３の半導体基板１１と
薄膜シリコン層１３にＰ型不純物領域２１が形成され、
もう一方のトレンチ３３の半導体基板１１と薄膜シリコ
ン層１３にはＮ型不純物領域２２が形成されている。す
なわち、Ｐ型不純物領域２１には半導体基板１１のＰ型
不純物領域２１２と薄膜シリコン層１３のＰ型不純物領
域２１１が含まれ、Ｎ型不純物領域２２には半導体基板
１１のＮ型不純物領域２２２と薄膜シリコン層１３のＮ
型不純物領域２２１が含まれる。さらに、トレンチ３３
よりも大きいＰ型不純物領域電極コンタクト３３１およ
びＮ型不純物領域電極コンタクト３３２を設け、Ｐ型不
純物領域電極コンタクト３３１は薄膜シリコン層１３の
Ｐ型不純物領域２１１および半導体基板のＰ型不純物領
域２１２両方から電極をとれるようにし、Ｎ型不純物領
域電極コンタクト３３２は薄膜シリコン層１３のＮ型不
純物領域２２１、半導体基板のＮ型不純物領域２２２両
方から電極をとれるようにすれば、ＳＯＩデバイスであ
りながらダイオードに大電流を流すことができる。
【０００８】
【発明の実施の形態】本発明による半導体装置の実施の
形態を、図面に基づいて詳細に説明する。 （実施例１）本発明による実施例の半導体装置の概略構
成を図１に示す。半導体基板１１上に埋込酸化膜１２
と、薄膜シリコン層１３を有するＳＯＩ基板において、
薄膜シリコン層１３と埋込酸化膜１２を上下方向に貫通
して半導体基板１１の中まで至るトレンチ３３を形成
し、トレンチ３３にはそれぞれのトレンチ３３よりも大
きいＰ型不純物領域電極コンタクト３３１とＮ型不純物
領域電極コンタクト３３２が設けられ、さらに電極メタ
ル３２が設けられている。
【０００９】このように構成すれば、Ｐ型不純物領域電
極コンタクトおよびＮ型不純物領域電極コンタクトの大
きさをトレンチ３３よりも大きくすることにより、Ｐ型
不純物領域については薄膜シリコン層１３のＰ型不純物
領域２１１と半導体基板のＰ型不純物領域２１２の両方
から、Ｎ型不純物領域については薄膜シリコン層１３の
Ｎ型不純物領域２２１と半導体基板のＮ型不純物領域２
２２の両方から電極をとることができる。よってＳＯＩ
ダイオードの電流の経路が薄膜シリコン層１３内と半導
体基板１４内の２通りになるため、ＳＯＩデバイスであ
りながら、薄膜シリコン層１３上に形成したＰ型不純物
領域およびＮ型不純物領域のみから成るＳＯＩデバイス
のＰＮダイオードよりも大電流を流すことができる。 （実施例２）本発明による第2実施例の半導体装置の概
略構成を図２に示す。本実施例の半導体装置は、半導体
基板１１上に埋込酸化膜１２と薄膜シリコン層１３を有
するＳＯＩ基板に対し、完全素子分離されたＳＯＩ−Ｍ
ＯＳＦＥＴ４００が形成されている。さらに、薄膜シリ
コン層１３と埋込酸化膜１２を上下方向に貫通して半導
体基板１１の中まで至るトレンチ３３が形成され、この
トレンチ３３にはそれぞれのトレンチよりも小さいＰ型
不純物領域電極コンタクト３３３およびＮ型不純物領域
電極コンタクト３３４が設けられ、さらに電極メタル３
２を設ける。このように、Ｐ型不純物領域電極コンタク
トおよびＮ型不純物領域電極コンタクトの大きさをトレ
ンチ３３よりも小さくすることにより、Ｐ型不純物領域
については半導体基板のＰ型不純物領域２１２から、Ｎ
型不純物領域については半導体基板のＮ型不純物領域２
２２からそれぞれ電極をとって半導体基板１１にＰＮダ
イオードを作製できる。よって、薄膜シリコン層１３に
作製したＰＮダイオードよりも大電流を流すことができ
る。さらに、ＰＮダイオードを半導体基板１１に作製
し、その上の薄膜シリコン層１３にトランジスタや拡散
抵抗等を作製することにより半導体集積回路の集積度を
高めることができる。
【００１０】
【発明の効果】本発明によれば、ＳＯＩデバイスであり
ながら、大電流を流すことのできるＳＯＩ入力保護用Ｐ
Ｎダイオードを作製することができる。
【図面の簡単な説明】
【図１】本発明による半導体装置のダイオードの概略構
成を示す断面図である。
【図２】本発明の第２実施例に係わる半導体装置のダイ
オードの概略構成を示す断面図である。
【図３】従来のダイオード概略構成を示す断面図であ
る。
【図４】従来のダイオード概略構成を示す断面図であ
る。
【図５】従来のダイオード概略構成を示す断面図であ
る。
【符号の説明】
１１ シリコン支持基板 １２ 埋込酸化膜 １３ 薄膜シリコン層 ２１ Ｐ型不純物領域 ２１１ 薄膜シリコン層のＰ型不純物領域 ２１２ 半導体基板のＰ型不純物領域 ２２ Ｎ型不純物領域 ２２１ 薄膜シリコン層のＮ型不純物領域 ２２２ 半導体基板のＮ型不純物領域 ３１ 電極コンタクト ３２ 配線メタル ３３ トレンチ ３３１ トレンチよりも大きいＰ型不純物領域電極コン
タクト ３３２ トレンチよりも大きいＮ型不純物領域電極コン
タクト ３３３ トレンチよりも小さいＰ型不純物領域電極コン
タクト ３３４ トレンチよりも小さいＮ型不純物領域電極コン
タクト ４００ SOI−MOSFET
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BH04 BH05 BH13 EZ06 5F110 AA22 CC02 DD05 DD13 NN71

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に絶縁膜を介して形成され
    た半導体薄膜を有する半導体装置において、 前記半導体薄膜と絶縁膜を上下方向に貫通して前記半導
    体基板の中まで至るトレンチを有し、トレンチから不純
    物拡散層を前記半導体基板および前記半導体薄膜に形成
    することを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、ト
    レンチよりも大きな電極コンタクトを有することを特徴
    とした半導体装置。
  3. 【請求項３】 請求項１記載の半導体装置において、前
    記半導体薄膜にＭＯＳが形成されているとともに、トレ
    ンチよりも小さな電極コンタクトを有することを特徴と
    した半導体装置。
  4. 【請求項４】 前記トレンチが２つ形成されるととも
    に、一方のトレンチ周辺の前記半導体基板および前記半
    導体薄膜にはＰ型不純物拡散層が形成され、他方のトレ
    ンチ周辺の前記半導体基板および前記半導体薄膜にはＮ
    型不純物拡散層が形成されたことを特徴とする請求項１
    から請求項３のいずれか一項に記載の半導体装置。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01270356A (ja) * 1988-04-22 1989-10-27 Fuji Electric Co Ltd 薄膜高耐圧半導体装置
JP2000174115A (ja) * 1998-12-08 2000-06-23 Nec Corp 半導体装置とその製造方法

Patent Citations (2)

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