JP2002033479A - 半導体リレー - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】
【課題】 高温状態で入出力間に大きな電圧が印加され
た場合であっても耐圧低下を防止することが可能な半導
体リレーを実現する。 【解決手段】 縦型２重拡散ＭＯＳＦＥＴを用いた半導
体リレーにおいて、基板上に形成された第１のエピタキ
シャル層と、この第１のエピタキシャル層上にさらに形
成され第１のエピタキシャル層よりも濃度の高い第２の
エピタキシャル層と、第１及び第２のエピタキシャル層
上に形成された縦型２重拡散ＭＯＳＦＥＴと、縦型２重
拡散ＭＯＳＦＥＴの周囲であって第１及び第２のエピタ
キシャル層の境界部分に形成されたフローティングフィ
ールドリングとを設ける。
た場合であっても耐圧低下を防止することが可能な半導
体リレーを実現する。 【解決手段】 縦型２重拡散ＭＯＳＦＥＴを用いた半導
体リレーにおいて、基板上に形成された第１のエピタキ
シャル層と、この第１のエピタキシャル層上にさらに形
成され第１のエピタキシャル層よりも濃度の高い第２の
エピタキシャル層と、第１及び第２のエピタキシャル層
上に形成された縦型２重拡散ＭＯＳＦＥＴと、縦型２重
拡散ＭＯＳＦＥＴの周囲であって第１及び第２のエピタ
キシャル層の境界部分に形成されたフローティングフィ
ールドリングとを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、縦型２重拡散ＭＯ
ＳＦＥＴ（Double-diffused Metal Oxide Semiconducto
r Field Effect Transistor：以下、単にＤＭＯＳＦＥ
Ｔと呼ぶ。）を用いた半導体リレーに関し、特に耐圧低
下を防止することが可能な半導体リレーに関する。
ＳＦＥＴ（Double-diffused Metal Oxide Semiconducto
r Field Effect Transistor：以下、単にＤＭＯＳＦＥ
Ｔと呼ぶ。）を用いた半導体リレーに関し、特に耐圧低
下を防止することが可能な半導体リレーに関する。
【０００２】
【従来の技術】図５は従来のＤＭＯＳＦＥＴを用いた半
導体リレーの構成を示す構成ブロック図であり、１はＬ
ＥＤ（Light Emitting Diode）等の発光素子、２は電圧
出力型のフォトダイオードアレイ等の受光素子、３は制
御回路、４及び５はＤＭＯＳＦＥＴである。また、１０
０及び１０１は入力端子、１０２及び１０３は出力端子
である。
導体リレーの構成を示す構成ブロック図であり、１はＬ
ＥＤ（Light Emitting Diode）等の発光素子、２は電圧
出力型のフォトダイオードアレイ等の受光素子、３は制
御回路、４及び５はＤＭＯＳＦＥＴである。また、１０
０及び１０１は入力端子、１０２及び１０３は出力端子
である。
【０００３】入力端子１００及び１０１は発光素子１の
両端に接続され、受光素子２の一端は制御回路３の一
端、ＤＭＯＳＦＥＴ４及び５のゲートにそれぞれ接続さ
れ、受光素子２の他端は制御回路３の他端、ＤＭＯＳＦ
ＥＴ４及び５のソースにそれぞれ接続される。
両端に接続され、受光素子２の一端は制御回路３の一
端、ＤＭＯＳＦＥＴ４及び５のゲートにそれぞれ接続さ
れ、受光素子２の他端は制御回路３の他端、ＤＭＯＳＦ
ＥＴ４及び５のソースにそれぞれ接続される。
【０００４】また、ＤＭＯＳＦＥＴ４のドレインは出力
端子１０２に接続され、ＤＭＯＳＦＥＴ５のドレインは
出力端子１０３に接続される。
端子１０２に接続され、ＤＭＯＳＦＥＴ５のドレインは
出力端子１０３に接続される。
【０００５】ここで、図５に示す従来例の動作を説明す
る。入力端子１００及び１０１から発光素子１（ＬＥ
Ｄ）に順方向電流を流すことにより、発光素子１が発光
し、この出力光が受光素子２に照射される。
る。入力端子１００及び１０１から発光素子１（ＬＥ
Ｄ）に順方向電流を流すことにより、発光素子１が発光
し、この出力光が受光素子２に照射される。
【０００６】受光素子２は照射された光を光電変換によ
って電圧信号に変換して出力する。この出力電圧がＤＭ
ＯＳＦＥＴのゲート電圧の閾値電圧を超えるとＤＭＯＳ
ＦＥＴ４及び５は”ＯＦＦ状態”から”ＯＮ状態”に遷
移して、出力端子１０２と出力端子１０３との間は導通
状態になる。言い換えれば半導体リレーの接点が”Ｏ
Ｎ”になる。
って電圧信号に変換して出力する。この出力電圧がＤＭ
ＯＳＦＥＴのゲート電圧の閾値電圧を超えるとＤＭＯＳ
ＦＥＴ４及び５は”ＯＦＦ状態”から”ＯＮ状態”に遷
移して、出力端子１０２と出力端子１０３との間は導通
状態になる。言い換えれば半導体リレーの接点が”Ｏ
Ｎ”になる。
【０００７】一方、入力端子１００及び１０１からの電
流の供給を停止すればＤＭＯＳＦＥＴに印加される受光
素子２の出力電圧がゼロになり、ＤＭＯＳＦＥＴのゲー
トに蓄積された電荷が放電してゲート電圧が閾値電圧以
下になるとＤＭＯＳＦＥＴ４及び５は”ＯＮ状態”か
ら”ＯＦＦ状態”に遷移して、出力端子１０２と出力端
子１０３との間は開放状態になる。言い換えれば半導体
リレーの接点が”ＯＦＦ”になる。
流の供給を停止すればＤＭＯＳＦＥＴに印加される受光
素子２の出力電圧がゼロになり、ＤＭＯＳＦＥＴのゲー
トに蓄積された電荷が放電してゲート電圧が閾値電圧以
下になるとＤＭＯＳＦＥＴ４及び５は”ＯＮ状態”か
ら”ＯＦＦ状態”に遷移して、出力端子１０２と出力端
子１０３との間は開放状態になる。言い換えれば半導体
リレーの接点が”ＯＦＦ”になる。
【０００８】また、一般に図５に示すようなＤＭＯＳＦ
ＥＴを用いた半導体リレーでは、発光素子１からの光を
効率よく受光素子２に照射するためにパッケージ内部で
発光素子１と受光素子２とが互いに上下に対向するよう
に配置される。
ＥＴを用いた半導体リレーでは、発光素子１からの光を
効率よく受光素子２に照射するためにパッケージ内部で
発光素子１と受光素子２とが互いに上下に対向するよう
に配置される。
【０００９】そして、発光素子１と受光素子２との間に
は光の透過性が高く絶縁耐圧が確保できるシリコーン系
の樹脂が充填されて光導波路を形成している。それ以外
の部分ではプラスチックモールド樹脂が充填されてい
る。
は光の透過性が高く絶縁耐圧が確保できるシリコーン系
の樹脂が充填されて光導波路を形成している。それ以外
の部分ではプラスチックモールド樹脂が充填されてい
る。
【００１０】また、図６は図５に示すような従来の半導
体リレーをレコーダに用いた場合の一例を示す構成ブロ
ック図である。図６において６はセンサである熱電対、
７は半導体リレー、８は増幅器、９はＡ／Ｄ変換器、１
０は演算回路、１１は制御回路である。また、７〜１１
はレコーダ５０を構成している。
体リレーをレコーダに用いた場合の一例を示す構成ブロ
ック図である。図６において６はセンサである熱電対、
７は半導体リレー、８は増幅器、９はＡ／Ｄ変換器、１
０は演算回路、１１は制御回路である。また、７〜１１
はレコーダ５０を構成している。
【００１１】複数の熱電対６の両端は対応する複数の半
導体リレー７に接続され、半導体リレー７の複数の出力
は増幅器８を介してＡ／Ｄ変換器９に接続される。ま
た、Ａ／Ｄ変換器９の出力は演算回路１０に接続され
る。さらに、制御回路１１からの制御信号が半導体リレ
ー７の各発光素子に供給される。
導体リレー７に接続され、半導体リレー７の複数の出力
は増幅器８を介してＡ／Ｄ変換器９に接続される。ま
た、Ａ／Ｄ変換器９の出力は演算回路１０に接続され
る。さらに、制御回路１１からの制御信号が半導体リレ
ー７の各発光素子に供給される。
【００１２】ここで、図６に示すレコーダ５０の動作を
簡単に説明する。複数の熱電対６に対応するように設け
られた半導体リレー７は制御回路１１かの制御信号によ
り、その”ＯＮ／ＯＦＦ”が制御され複数の熱電対６の
中から任意の熱電対を選択してその出力を増幅器８を介
してＡ／Ｄ変換器９に入力させる。
簡単に説明する。複数の熱電対６に対応するように設け
られた半導体リレー７は制御回路１１かの制御信号によ
り、その”ＯＮ／ＯＦＦ”が制御され複数の熱電対６の
中から任意の熱電対を選択してその出力を増幅器８を介
してＡ／Ｄ変換器９に入力させる。
【００１３】Ａ／Ｄ変換器９は入力されたアナログ信号
をディジタル信号に変換して演算回路１０に供給し、演
算回路１０は適宜演算処理を行い結果をチャートや記憶
手段等（図示せず。）に記録する。
をディジタル信号に変換して演算回路１０に供給し、演
算回路１０は適宜演算処理を行い結果をチャートや記憶
手段等（図示せず。）に記録する。
【００１４】
【発明が解決しようとする課題】しかし、図６に示すよ
うなレコーダでは半導体リレーの入出力間、言い換えれ
ば、入力端子１００及び１０１と出力器端子１０２及び
１０３との間に、例えば、８００Ｖ以上の大きな直流電
圧が常時印加される場合がある。
うなレコーダでは半導体リレーの入出力間、言い換えれ
ば、入力端子１００及び１０１と出力器端子１０２及び
１０３との間に、例えば、８００Ｖ以上の大きな直流電
圧が常時印加される場合がある。
【００１５】また、例えば、接点耐圧が１５００Ｖを保
証する半導体リレーを考えた場合、接点間に１５００Ｖ
が印加されることにより、入出力間にも１５００Ｖが印
加されてしまうことになる。
証する半導体リレーを考えた場合、接点間に１５００Ｖ
が印加されることにより、入出力間にも１５００Ｖが印
加されてしまうことになる。
【００１６】さらに、現場に設置されることが多いレコ
ーダでは直射日光等により半導体リレー自身の温度が８
０℃程度の高温に達してしまう可能性がある。
ーダでは直射日光等により半導体リレー自身の温度が８
０℃程度の高温に達してしまう可能性がある。
【００１７】図７はＤＭＯＳＦＥＴを用いた半導体リレ
ーの入出力間高温バイアス試験の結果を示す特性曲線図
である。半導体リレーの入力端子１００及び１０１と出
力端子１０２及び１０３とをそれぞれ短絡し、８５℃の
雰囲気中で入出力間に”１５００Ｖ”電圧を印加し、室
温に戻して接点耐圧を測定したものである。
ーの入出力間高温バイアス試験の結果を示す特性曲線図
である。半導体リレーの入力端子１００及び１０１と出
力端子１０２及び１０３とをそれぞれ短絡し、８５℃の
雰囲気中で入出力間に”１５００Ｖ”電圧を印加し、室
温に戻して接点耐圧を測定したものである。
【００１８】図７に示す特性からも分かるように８５℃
の雰囲気中で入出力間に電圧を印加し続けると接点耐圧
が激減してしまうと言った問題点があった。この問題点
の原因について図８及び図９を用いて更に詳細に説明す
る。
の雰囲気中で入出力間に電圧を印加し続けると接点耐圧
が激減してしまうと言った問題点があった。この問題点
の原因について図８及び図９を用いて更に詳細に説明す
る。
【００１９】図８は従来の半導体リレーのＤＭＯＳＦＥ
Ｔ部分の断面を示す部分断面図、図９は従来の半導体リ
レーのＤＭＯＳＦＥＴ部分の電位分布を示す説明図であ
る。図８において１２はＤＭＯＳＦＥＴ，１３はＤＭＯ
ＳＦＥＴのドレイン電極、１４は入力側（ＬＥＤ側）の
電極、１５はエピタキシャル層、１６ａ，１６ｂ及び１
６ｃはＤＭＯＳＦＥＴの周辺にある間隔で数本（図８に
おいては３本）配置されたフローティングフィールドリ
ング、１７はＤＭＯＳＦＥＴのゲート電極、１８はＤＭ
ＯＳＦＥＴのソース電極、１９ａ，１９ｂ及び１９ｃは
酸化膜、２０はＬＥＤとＤＭＯＳＦＥＴとの間に充填さ
れたプラスチックモールド樹脂である。
Ｔ部分の断面を示す部分断面図、図９は従来の半導体リ
レーのＤＭＯＳＦＥＴ部分の電位分布を示す説明図であ
る。図８において１２はＤＭＯＳＦＥＴ，１３はＤＭＯ
ＳＦＥＴのドレイン電極、１４は入力側（ＬＥＤ側）の
電極、１５はエピタキシャル層、１６ａ，１６ｂ及び１
６ｃはＤＭＯＳＦＥＴの周辺にある間隔で数本（図８に
おいては３本）配置されたフローティングフィールドリ
ング、１７はＤＭＯＳＦＥＴのゲート電極、１８はＤＭ
ＯＳＦＥＴのソース電極、１９ａ，１９ｂ及び１９ｃは
酸化膜、２０はＬＥＤとＤＭＯＳＦＥＴとの間に充填さ
れたプラスチックモールド樹脂である。
【００２０】また、図９において１６ａ，１６ｂ，１６
ｃ，１７，１８，１９は図８と同一符号を付してあり、
２１は空乏層、２２は反転層を示している。
ｃ，１７，１８，１９は図８と同一符号を付してあり、
２１は空乏層、２２は反転層を示している。
【００２１】エピタキシャル層１５の上にはＤＭＯＳＦ
ＥＴのソースやゲートを構成するためにｐ＋層及びｎ＋
層が形成されると共に、ＤＭＯＳＦＥＴの周辺にはフロ
ーティングフィールドリング１６ａ，１６ｂ及び１６ｃ
が形成される。そして、ゲート電極１７やソース電極１
８及びこれらを絶縁するための酸化膜１９ａ，１９ｂ及
び１９ｃが適宜形成される。
ＥＴのソースやゲートを構成するためにｐ＋層及びｎ＋
層が形成されると共に、ＤＭＯＳＦＥＴの周辺にはフロ
ーティングフィールドリング１６ａ，１６ｂ及び１６ｃ
が形成される。そして、ゲート電極１７やソース電極１
８及びこれらを絶縁するための酸化膜１９ａ，１９ｂ及
び１９ｃが適宜形成される。
【００２２】ドレイン電極１３に高電圧が印加されると
エピタキシャル層１５は空乏化し、主接合から伸びた空
乏層がフローティングフィールドリング１６ａ，１６ｂ
及び１６ｃに接すると、フローティングフィールドリン
グ１６ａ，１６ｂ及び１６ｃは分圧された電位に固定さ
れる。
エピタキシャル層１５は空乏化し、主接合から伸びた空
乏層がフローティングフィールドリング１６ａ，１６ｂ
及び１６ｃに接すると、フローティングフィールドリン
グ１６ａ，１６ｂ及び１６ｃは分圧された電位に固定さ
れる。
【００２３】すなわち、フローティングフィールドリン
グの本数によりドレイン電極１３に印加された電圧は分
圧されて最外周に設けられたフローティングフィールド
リングにはドレインの電圧が直接印加されることはな
く、ドレインの電圧よりも充分低い電圧になる。これに
より耐圧を高めることができる。
グの本数によりドレイン電極１３に印加された電圧は分
圧されて最外周に設けられたフローティングフィールド
リングにはドレインの電圧が直接印加されることはな
く、ドレインの電圧よりも充分低い電圧になる。これに
より耐圧を高めることができる。
【００２４】但し、ＬＥＤとＤＭＯＳＦＥＴとの間に充
填されているプラスチックモールド樹脂２０には不純物
イオンが含まれており、特に、３０ｐｐｍ程度含まれる
塩素イオンがパッケージ内部で分極して接点耐圧の低下
を生じる。
填されているプラスチックモールド樹脂２０には不純物
イオンが含まれており、特に、３０ｐｐｍ程度含まれる
塩素イオンがパッケージ内部で分極して接点耐圧の低下
を生じる。
【００２５】すなわち、図８に示すマイナスイオンによ
り、エピタキシャル層１５表面に反転層が生じる。図８
においてフローティングフィールドリング形成領域のＳ
ｉ表面が”ｎ”から”ｐ”に反転してしまい、フローテ
ィングフィールドリングが短絡されてしまいフローティ
ングフィールドリングが機能しなくなる。このため、接
点耐圧の低下を生じてしまう。
り、エピタキシャル層１５表面に反転層が生じる。図８
においてフローティングフィールドリング形成領域のＳ
ｉ表面が”ｎ”から”ｐ”に反転してしまい、フローテ
ィングフィールドリングが短絡されてしまいフローティ
ングフィールドリングが機能しなくなる。このため、接
点耐圧の低下を生じてしまう。
【００２６】例えば、ドレインに印加される電圧を”Ｖ
Ｄ”、図９において、フローティングフィールドリング
１６ａ，１６ｂ及び１６ｃ（位置的に図９中”Ｒ００
１”、”Ｒ００２”及び”Ｒ００３”に示す部分に相当
する。）の電位を”Ｖ１”，”Ｖ２”及び”Ｖ３”とす
れば、が反転層２２によりフローティングフィールドリ
ング１６ａ，１６ｂ及び１６ｃは短絡されてしまうた
め”Ｖ１＝Ｖ２＝Ｖ３”となってしまう。
Ｄ”、図９において、フローティングフィールドリング
１６ａ，１６ｂ及び１６ｃ（位置的に図９中”Ｒ００
１”、”Ｒ００２”及び”Ｒ００３”に示す部分に相当
する。）の電位を”Ｖ１”，”Ｖ２”及び”Ｖ３”とす
れば、が反転層２２によりフローティングフィールドリ
ング１６ａ，１６ｂ及び１６ｃは短絡されてしまうた
め”Ｖ１＝Ｖ２＝Ｖ３”となってしまう。
【００２７】また、この耐圧低下は印加電圧を”０”に
して室温に戻してもイオンによる分極であるため耐圧低
下は解消しない。従って本発明が解決しようとする課題
は、高温状態で入出力間に大きな電圧が印加された場合
であっても耐圧低下を防止することが可能な半導体リレ
ーを実現することにある。
して室温に戻してもイオンによる分極であるため耐圧低
下は解消しない。従って本発明が解決しようとする課題
は、高温状態で入出力間に大きな電圧が印加された場合
であっても耐圧低下を防止することが可能な半導体リレ
ーを実現することにある。
【００２８】
【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、縦型２
重拡散ＭＯＳＦＥＴを用いた半導体リレーにおいて、基
板上に形成された第１のエピタキシャル層と、この第１
のエピタキシャル層上にさらに形成され前記第１のエピ
タキシャル層よりも濃度の高い第２のエピタキシャル層
と、前記第１及び第２のエピタキシャル層上に形成され
た前記縦型２重拡散ＭＯＳＦＥＴと、前記縦型２重拡散
ＭＯＳＦＥＴの周囲であって前記第１及び第２のエピタ
キシャル層の境界部分に形成されたフローティングフィ
ールドリングとから構成されたことにより、耐圧低下を
防止することが可能になる。
るために、本発明のうち請求項１記載の発明は、縦型２
重拡散ＭＯＳＦＥＴを用いた半導体リレーにおいて、基
板上に形成された第１のエピタキシャル層と、この第１
のエピタキシャル層上にさらに形成され前記第１のエピ
タキシャル層よりも濃度の高い第２のエピタキシャル層
と、前記第１及び第２のエピタキシャル層上に形成され
た前記縦型２重拡散ＭＯＳＦＥＴと、前記縦型２重拡散
ＭＯＳＦＥＴの周囲であって前記第１及び第２のエピタ
キシャル層の境界部分に形成されたフローティングフィ
ールドリングとから構成されたことにより、耐圧低下を
防止することが可能になる。
【００２９】請求項２記載の発明は、請求項１記載の発
明である半導体リレーにおいて、前記第１及び第２のエ
ピタキシャル層がｎ型の半導体であり前記フローティン
グフィールドリングがｐ型の半導体であることにより、
耐圧低下を防止することが可能になる。
明である半導体リレーにおいて、前記第１及び第２のエ
ピタキシャル層がｎ型の半導体であり前記フローティン
グフィールドリングがｐ型の半導体であることにより、
耐圧低下を防止することが可能になる。
【００３０】請求項３記載の発明は、請求項１記載の発
明である半導体リレーにおいて、前記第１及び第２のエ
ピタキシャル層がｐ型の半導体であり前記フローティン
グフィールドリングがｎ型の半導体であることにより、
耐圧低下を防止することが可能になる。
明である半導体リレーにおいて、前記第１及び第２のエ
ピタキシャル層がｐ型の半導体であり前記フローティン
グフィールドリングがｎ型の半導体であることにより、
耐圧低下を防止することが可能になる。
【００３１】請求項４記載の発明は、請求項１乃至請求
項３記載の発明である半導体リレーにおいて、前記フロ
ーティングフィールドリングが複数本形成されることに
より、耐圧低下を防止することが可能になる。
項３記載の発明である半導体リレーにおいて、前記フロ
ーティングフィールドリングが複数本形成されることに
より、耐圧低下を防止することが可能になる。
【００３２】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係る半導体リレーのＤＭＯＳ
ＦＥＴ近傍の一実施例を示す構成部分断面図である。図
１において１３，１７，１８，１９ａ，１９ｂ，１９ｃ
は図８と同一符号を付してあり、２３及び２４はエピタ
キシャル層、２５ａ，２５ｂ，２５ｃはフローティング
フィールドリングである。
説明する。図１は本発明に係る半導体リレーのＤＭＯＳ
ＦＥＴ近傍の一実施例を示す構成部分断面図である。図
１において１３，１７，１８，１９ａ，１９ｂ，１９ｃ
は図８と同一符号を付してあり、２３及び２４はエピタ
キシャル層、２５ａ，２５ｂ，２５ｃはフローティング
フィールドリングである。
【００３３】ドレイン電極１３の上には第１のエピタキ
シャル層２３が形成され、更に、その上にはエピタキシ
ャル層２３よりも濃度の高い第２のエピタキシャル層２
４が形成される。
シャル層２３が形成され、更に、その上にはエピタキシ
ャル層２３よりも濃度の高い第２のエピタキシャル層２
４が形成される。
【００３４】例えば、第１のエピタキシャル層２３は濃
度が”５×１０13［ｃｍ-3］”で厚みは”７０［μ
ｍ］”程度、第２のエピタキシャル層２４は濃度が”１
×１０14［ｃｍ-3］”で厚みは”１０［μｍ］”程度で
ある。
度が”５×１０13［ｃｍ-3］”で厚みは”７０［μ
ｍ］”程度、第２のエピタキシャル層２４は濃度が”１
×１０14［ｃｍ-3］”で厚みは”１０［μｍ］”程度で
ある。
【００３５】そして、エピタキシャル層２３及び２４の
上にはＤＭＯＳＦＥＴのソースやゲートを構成するため
にｐ＋層及びｎ＋層が形成され、濃度の異なる２つのエ
ピタキシャル層２３及び２４の境界部分であってＤＭＯ
ＳＦＥＴの周囲にはフローティングフィールドリング２
５ａ，２５ｂ及び２５ｃが形成される。そして、ゲート
電極１７やソース電極１８及びこれらを絶縁するための
酸化膜１９ａ，１９ｂ及び１９ｃが適宜形成される。
上にはＤＭＯＳＦＥＴのソースやゲートを構成するため
にｐ＋層及びｎ＋層が形成され、濃度の異なる２つのエ
ピタキシャル層２３及び２４の境界部分であってＤＭＯ
ＳＦＥＴの周囲にはフローティングフィールドリング２
５ａ，２５ｂ及び２５ｃが形成される。そして、ゲート
電極１７やソース電極１８及びこれらを絶縁するための
酸化膜１９ａ，１９ｂ及び１９ｃが適宜形成される。
【００３６】ここで、図１に示す実施例の製造工程につ
いて図２を用いて説明する。図２はＤＭＯＳＦＥＴの製
造工程を説明するフロー図である。図２中”Ｓ００１”
に示す工程においてドレイン電極１３として機能する基
板上に第１のエピタキシャル層２３を成長させると共に
埋め込みｐ＋層を形成する。
いて図２を用いて説明する。図２はＤＭＯＳＦＥＴの製
造工程を説明するフロー図である。図２中”Ｓ００１”
に示す工程においてドレイン電極１３として機能する基
板上に第１のエピタキシャル層２３を成長させると共に
埋め込みｐ＋層を形成する。
【００３７】図２中”Ｓ００２”に示す工程において、
さらにその上に第２のエピタキシャル層２４を成長さ
せ、図２中”Ｓ００３”に示す工程において酸化膜１９
ａを形成すると共にゲート電極１７等を形成する。
さらにその上に第２のエピタキシャル層２４を成長さ
せ、図２中”Ｓ００３”に示す工程において酸化膜１９
ａを形成すると共にゲート電極１７等を形成する。
【００３８】さらに、図２中”Ｓ００４”に示す工程で
ｐベース層やソースとなるｎ＋層を順次形成する。最後
に図２中”Ｓ００５”において酸化膜１９ｂや１９ｃを
形成し、メタル配線等を行う。
ｐベース層やソースとなるｎ＋層を順次形成する。最後
に図２中”Ｓ００５”において酸化膜１９ｂや１９ｃを
形成し、メタル配線等を行う。
【００３９】次に、図３を用いて図１に示す実施例の動
作について説明する。図３は半導体リレーのＤＭＯＳＦ
ＥＴ部分の電位分布を示す説明図である。図３において
１３，１７，１８，１９ａ，１９ｂ，１９ｃ，２３，２
５ａ，２５ｂ，２５ｃは図１と同一符号を付してあり２
１ａは空乏層，２２ａ反転層である。
作について説明する。図３は半導体リレーのＤＭＯＳＦ
ＥＴ部分の電位分布を示す説明図である。図３において
１３，１７，１８，１９ａ，１９ｂ，１９ｃ，２３，２
５ａ，２５ｂ，２５ｃは図１と同一符号を付してあり２
１ａは空乏層，２２ａ反転層である。
【００４０】ドレイン電極１３に高電圧が印加されると
エピタキシャル層２３及び２４は空乏化し、主接合から
伸びた空乏層がフローティングフィールドリング２５
ａ，２５ｂ及び２５ｃに接すると、フローティングフィ
ールドリング２５ａ，２５ｂ及び２５ｃは分圧された電
位に固定される。
エピタキシャル層２３及び２４は空乏化し、主接合から
伸びた空乏層がフローティングフィールドリング２５
ａ，２５ｂ及び２５ｃに接すると、フローティングフィ
ールドリング２５ａ，２５ｂ及び２５ｃは分圧された電
位に固定される。
【００４１】すなわち、従来例と同様にフローティング
フィールドリングの本数によりドレイン電極１３に印加
された電圧は分圧されて最外周に設けられたフローティ
ングフィールドリングにはドレインの電圧が直接印加さ
れることはなく、ドレインの電圧よりも充分低い電圧に
なる。これにより耐圧を高めることができる。
フィールドリングの本数によりドレイン電極１３に印加
された電圧は分圧されて最外周に設けられたフローティ
ングフィールドリングにはドレインの電圧が直接印加さ
れることはなく、ドレインの電圧よりも充分低い電圧に
なる。これにより耐圧を高めることができる。
【００４２】この状態で、前述のようにプラスチックモ
ールド樹脂の不純物イオンである塩素イオンがパッケー
ジ内部で分極した場合を考えると、従来例に比べてエピ
タキシャル層２４表面の濃度が高くなっているので入出
力間に電圧を印加しても反転層２２ａが形成されにくく
なる。
ールド樹脂の不純物イオンである塩素イオンがパッケー
ジ内部で分極した場合を考えると、従来例に比べてエピ
タキシャル層２４表面の濃度が高くなっているので入出
力間に電圧を印加しても反転層２２ａが形成されにくく
なる。
【００４３】さらに、反転層２２ａが形成された場合で
あってもフローティングフィールドリング２５ａ，２５
ｂ及び２５ｃはエピタキシャル層２３及び２４の境界部
分に埋め込まれているので反転層２２ａによって短絡さ
れることがなくフローティングフィールドリングが機能
を維持することになる。
あってもフローティングフィールドリング２５ａ，２５
ｂ及び２５ｃはエピタキシャル層２３及び２４の境界部
分に埋め込まれているので反転層２２ａによって短絡さ
れることがなくフローティングフィールドリングが機能
を維持することになる。
【００４４】例えば、ドレインに印加される電圧を”Ｖ
Ｄ’”、図３において、フローティングフィールドリン
グ２５ａ，２５ｂ及び２５ｃ（位置的に図３中”Ｒ１０
１”、”Ｒ１０２”及び”Ｒ１０３”に示す部分に相当
する。）の電位を”Ｖ１’”，”Ｖ２’”及び”Ｖ
３’”とすれば、反転層２２ａによりフローティングフ
ィールドリング２５ａ，２５ｂ及び２５ｃは短絡されな
いので”ＶＤ’＞Ｖ１’＞Ｖ２’＞Ｖ３’”となる。
Ｄ’”、図３において、フローティングフィールドリン
グ２５ａ，２５ｂ及び２５ｃ（位置的に図３中”Ｒ１０
１”、”Ｒ１０２”及び”Ｒ１０３”に示す部分に相当
する。）の電位を”Ｖ１’”，”Ｖ２’”及び”Ｖ
３’”とすれば、反転層２２ａによりフローティングフ
ィールドリング２５ａ，２５ｂ及び２５ｃは短絡されな
いので”ＶＤ’＞Ｖ１’＞Ｖ２’＞Ｖ３’”となる。
【００４５】すなわち、ドレイン電極１３に印加された
電圧はエピタキシャル層２３及び２４の境界部分に埋め
込まれたフローティングフィールドリング２５ａ〜２５
ｃにより分圧されて最外周に設けられたフローティング
フィールドリング２５ｃにはドレインの電圧が直接印加
されることはなく、ドレインの電圧よりも充分低い電圧
になる。これによりフローティングフィールドリングの
機能を維持し耐圧を高めることができる。
電圧はエピタキシャル層２３及び２４の境界部分に埋め
込まれたフローティングフィールドリング２５ａ〜２５
ｃにより分圧されて最外周に設けられたフローティング
フィールドリング２５ｃにはドレインの電圧が直接印加
されることはなく、ドレインの電圧よりも充分低い電圧
になる。これによりフローティングフィールドリングの
機能を維持し耐圧を高めることができる。
【００４６】この結果、濃度の異なる２つのエピタキシ
ャル層を設けその境界部分にフローティングフィールド
リングを埋め込むことにより、高温状態で入出力間に大
きな電圧が印加されプラスチックモールド樹脂の塩素イ
オンがパッケージ内部で分極した場合であっても耐圧低
下を防止することが可能になる。
ャル層を設けその境界部分にフローティングフィールド
リングを埋め込むことにより、高温状態で入出力間に大
きな電圧が印加されプラスチックモールド樹脂の塩素イ
オンがパッケージ内部で分極した場合であっても耐圧低
下を防止することが可能になる。
【００４７】なお、図１に示す実施例ではＮチャネルの
ＤＭＯＳＦＥＴを用いた半導体リレーを例示したが、Ｐ
チャネルのＤＭＯＳＦＥＴを半導体リレーに用いても勿
論構わない。
ＤＭＯＳＦＥＴを用いた半導体リレーを例示したが、Ｐ
チャネルのＤＭＯＳＦＥＴを半導体リレーに用いても勿
論構わない。
【００４８】図４は本発明に係る半導体リレーのＰチャ
ネルのＤＭＯＳＦＥＴ近傍の一実施例を示す構成部分断
面図である。図４において１７ａはゲート電極、１８ａ
はソース電極、１９ｄ，１９ｅ，１９ｆは酸化膜、２６
はドレイン電極、２７及び２８はＰ型のエピタキシャル
層，２９ａ，２９ｂ，２９ｃはフローティングフィール
ドリングである。
ネルのＤＭＯＳＦＥＴ近傍の一実施例を示す構成部分断
面図である。図４において１７ａはゲート電極、１８ａ
はソース電極、１９ｄ，１９ｅ，１９ｆは酸化膜、２６
はドレイン電極、２７及び２８はＰ型のエピタキシャル
層，２９ａ，２９ｂ，２９ｃはフローティングフィール
ドリングである。
【００４９】ドレイン電極２６の上には第１のエピタキ
シャル層２７が形成され、更に、その上にはエピタキシ
ャル層２７よりも濃度の高い第２のエピタキシャル層２
８が形成される。
シャル層２７が形成され、更に、その上にはエピタキシ
ャル層２７よりも濃度の高い第２のエピタキシャル層２
８が形成される。
【００５０】そして、エピタキシャル層２７及び２８の
上にはＤＭＯＳＦＥＴのソースやゲートを構成するため
のｎ＋層及びｐ＋層が形成され、濃度の異なる２つのエ
ピタキシャル層２７及び２８の境界部分であってＤＭＯ
ＳＦＥＴの周囲にはｎ型のフローティングフィールドリ
ング２９ａ，２９ｂ及び２９ｃが形成される。そして、
ゲート電極１７ａやソース電極１８ａ及びこれらを絶縁
するための酸化膜１９ｄ，１９ｅ及び１９ｆが適宜形成
される。
上にはＤＭＯＳＦＥＴのソースやゲートを構成するため
のｎ＋層及びｐ＋層が形成され、濃度の異なる２つのエ
ピタキシャル層２７及び２８の境界部分であってＤＭＯ
ＳＦＥＴの周囲にはｎ型のフローティングフィールドリ
ング２９ａ，２９ｂ及び２９ｃが形成される。そして、
ゲート電極１７ａやソース電極１８ａ及びこれらを絶縁
するための酸化膜１９ｄ，１９ｅ及び１９ｆが適宜形成
される。
【００５１】図４に示すＰチャネルのＤＭＯＳＦＥＴを
用いた半導体リレーの動作説明に関しては図１のものと
同様であるので説明は省略する。
用いた半導体リレーの動作説明に関しては図１のものと
同様であるので説明は省略する。
【００５２】また、図１等に示す実施例では説明の簡単
の為に３本のフローティングフィールドリングを例示し
ているが、その本数は所定の耐圧を得られるようにフロ
ーティングフィールドリングの電圧分布を考慮して適宜
選択され、また、フローティングフィールドリングの間
隔もまた所定の耐圧を得られるように適宜設定される。
の為に３本のフローティングフィールドリングを例示し
ているが、その本数は所定の耐圧を得られるようにフロ
ーティングフィールドリングの電圧分布を考慮して適宜
選択され、また、フローティングフィールドリングの間
隔もまた所定の耐圧を得られるように適宜設定される。
【００５３】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１乃至請
求項４の発明によれば、濃度の異なる２つのエピタキシ
ャル層を設けその境界部分にフローティングフィールド
リングを埋め込むことにより、高温状態で入出力間に大
きな電圧が印加されプラスチックモールド樹脂の塩素イ
オンがパッケージ内部で分極した場合であっても耐圧低
下を防止することが可能になる。
本発明によれば次のような効果がある。請求項１乃至請
求項４の発明によれば、濃度の異なる２つのエピタキシ
ャル層を設けその境界部分にフローティングフィールド
リングを埋め込むことにより、高温状態で入出力間に大
きな電圧が印加されプラスチックモールド樹脂の塩素イ
オンがパッケージ内部で分極した場合であっても耐圧低
下を防止することが可能になる。
【図１】本発明に係る半導体リレーのＤＭＯＳＦＥＴ近
傍の一実施例を示す構成部分断面図である。
傍の一実施例を示す構成部分断面図である。
【図２】ＤＭＯＳＦＥＴの製造工程を説明するフロー図
である。
である。
【図３】半導体リレーのＤＭＯＳＦＥＴ部分の電位分布
を示す説明図である。
を示す説明図である。
【図４】本発明に係る半導体リレーのＰチャネルのＤＭ
ＯＳＦＥＴ近傍の一実施例を示す構成部分断面図であ
る。
ＯＳＦＥＴ近傍の一実施例を示す構成部分断面図であ
る。
【図５】従来のＤＭＯＳＦＥＴを用いた半導体リレーの
構成を示す構成ブロック図である。
構成を示す構成ブロック図である。
【図６】従来の半導体リレーをレコーダに用いた場合の
一例を示す構成ブロック図である。
一例を示す構成ブロック図である。
【図７】ＤＭＯＳＦＥＴを用いた半導体リレーの入出力
間高温バイアス試験の結果を示す特性曲線図である。
間高温バイアス試験の結果を示す特性曲線図である。
【図８】従来の半導体リレーのＤＭＯＳＦＥＴ部分の断
面を示す部分断面図である。
面を示す部分断面図である。
【図９】従来の半導体リレーのＤＭＯＳＦＥＴ部分の電
位分布を示す説明図である。
位分布を示す説明図である。
１ 発光素子 ２ 受光素子 ３ 制御回路 ４，５ ＤＭＯＳＦＥＴ ６ 熱電対 ７ 半導体リレー ８ 増幅器 ９ Ａ／Ｄ変換器 １０ 演算回路 １１ 制御回路 １２ ＤＭＯＳＦＥＴ １３，２６ ドレイン電極 １４ 電極 １５，２３，２４，２７，２８ エピタキシャル層 １６ａ，１６ｂ，１６ｃ，２５ａ，２５ｂ，２５ｃ，２
９ａ，２９ｂ，２９ｃフローティングフィールドリング １７，１７ａ ゲート電極 １８，１８ａ ソース電極 １９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ 酸
化膜 ２０ プラスチックモールド樹脂 ２１ 空乏層 ２２ 反転層 ５０ レコーダ １００，１０１ 入力端子 １０２，１０３ 出力端子
９ａ，２９ｂ，２９ｃフローティングフィールドリング １７，１７ａ ゲート電極 １８，１８ａ ソース電極 １９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ，１９ｆ 酸
化膜 ２０ プラスチックモールド樹脂 ２１ 空乏層 ２２ 反転層 ５０ レコーダ １００，１０１ 入力端子 １０２，１０３ 出力端子
Claims (4)
- 【請求項１】縦型２重拡散ＭＯＳＦＥＴを用いた半導体
リレーにおいて、 基板上に形成された第１のエピタキシャル層と、 この第１のエピタキシャル層上にさらに形成され前記第
１のエピタキシャル層よりも濃度の高い第２のエピタキ
シャル層と、 前記第１及び第２のエピタキシャル層上に形成された前
記縦型２重拡散ＭＯＳＦＥＴと、 前記縦型２重拡散ＭＯＳＦＥＴの周囲であって前記第１
及び第２のエピタキシャル層の境界部分に形成されたフ
ローティングフィールドリングとから構成されたことを
特徴とする半導体リレー。 - 【請求項２】前記第１及び第２のエピタキシャル層がｎ
型の半導体であり前記フローティングフィールドリング
がｐ型の半導体であることを特徴とする請求項１記載の
半導体リレー。 - 【請求項３】前記第１及び第２のエピタキシャル層がｐ
型の半導体であり前記フローティングフィールドリング
がｎ型の半導体であることを特徴とする請求項１記載の
半導体リレー。 - 【請求項４】前記フローティングフィールドリングが複
数本形成されることを特徴とする請求項１乃至請求項３
記載の半導体リレー。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000215684A JP3991352B2 (ja) | 2000-07-17 | 2000-07-17 | 半導体リレー |
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| Publication Number | Publication Date |
|---|---|
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-
2000
- 2000-07-17 JP JP2000215684A patent/JP3991352B2/ja not_active Expired - Fee Related
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