JP2002007223A - メモリチップ縮退制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリチップの数を増やすことなくメモリチ
ップの故障に対応してメモリモジュールの信頼性を高め
る。 【解決手段】 エラー検出部８がメモリチップ１４は故
障していると判定したとき、データ割付部１２は、デー
タ書き込み時には、エラー検出部８が特定した故障メモ
リチップ以外の正常メモリチップに各データを保持さ
せ、データ読み出し時には、正常メモリチップから各デ
ータを読み出す。その際、データ割付部１２は、データ
書き込み時には、各データのサブデータを２つに分割し
てメモリチップ１４の連続する第１および第２のアドレ
スに分けて保持させ、データ読み出し時には、メモリチ
ップ１４の第１および第２のアドレスから読み出した各
サブデータより各データを合成して出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリモジュール
を構成する一部のメモリチップが故障した場合でも、正
常メモリチップのみでメモリモジュールが機能を果たせ
るよう制御する装置に関するものである。

【０００２】

【従来の技術】大容量のメモリモジュールを主記憶装置
として含む情報処理装置は、メモリモジュールから読み
出したデータにエラーが生じている場合、そのエラーを
訂正して正しいデータに変えるエラー訂正機能を備えて
いる。しかし、このエラー訂正機能では、データを構成
する複数のビットのうち１ビットがエラーとなっている
場合のみ訂正が可能であり、２ビット以上のエラーには
対応できない。そのため、従来より主記憶装置を複数の
メモリモジュールで構成し、１つのデータにおいて２ビ
ット以上のエラーが発生するような場合には、メモリモ
ジュールが故障したと判断して、そのメモリモジュール
は縮退し、正常なメモリモジュールのみで機能を果たす
よう制御する方式が採られている。しかし、この方式で
は、メモリモジュールの記憶容量が大きい場合、主記憶
装置を複数のメモリモジュールで構成すると、全体とし
て記憶装置はきわめて大規模となり、コストおよび装置
規模の点で不利である。

【０００３】図２は、この従来の問題の解決を図ったメ
モリシステムの一例を示すブロック図である。図２に示
したメモリモジュール１０２は、８つのメモリチップ１
０４、およびこれらのメモリチップ１０４にメモリバス
１０６を通じて接続されたエラー訂正用制御回路１０８
を備えて構成され、メモリチップ１０４が通常より多く
設けられている。そして、１つのメモリチップ１０４が
故障した場合には、故障したメモリチップ１０４を縮退
し、残りの正常なメモリチップ１０４により実質的にメ
モリモジュール１０２を構成するよう、エラー訂正用制
御回路１０８により制御される。したって、メモリモジ
ュール１０２を用いた場合には、メモリモジュールを複
数設ける必要がなくなる。

【０００４】

【発明が解決しようとする課題】しかし、図２に示した
メモリモジュール１０２では、単一のメモリモジュール
で済んだとしても、通常より多くのメモリチップ１０４
を装備する必要があるため、いまだコストや装置規模の
点で改善の余地がある。本発明はこのような問題を解決
するためになされたもので、その目的は、メモリチップ
の数を増やすことなくメモリチップの故障に対応してメ
モリモジュールの信頼性を高めることが可能なメモリチ
ップ縮退制御装置を提供することにある。

【０００５】

【課題を解決するための手段】本発明は、上記目的を達
成するため、共通のアドレスでアクセスする複数のメモ
リチップを含み、データをサブデータに分割し各サブデ
ータを各メモリチップによりそれぞれ保持することで前
記データを記憶するメモリモジュールにおいて前記メモ
リチップの故障発生時に前記メモリチップの縮退制御を
行う装置であって、前記メモリモジュールから読み出さ
れた前記データに含まれるエラーを検出して、前記メモ
リチップが故障しているか否かを判定するとともに故障
している前記メモリチップを特定する故障判定手段と、
前記故障判定手段が前記メモリチップは故障していると
判定したとき、データ書き込み時には、前記故障判定手
段が特定した故障メモリチップ以外の正常メモリチップ
に前記データを保持させ、データ読み出し時には、前記
正常メモリチップから前記データを読み出すデータ割付
手段とを備え、前記データ割付手段は、データ書き込み
時には、前記データごとに前記データの前記サブデータ
を２つに分割し前記メモリチップの連続する第１および
第２のアドレスに分けて保持させ、データ読み出し時に
は、前記メモリチップの前記第１および第２のアドレス
から読み出した前記サブデータより各データを合成して
出力することを特徴とする。

【０００６】本発明のメモリチップ縮退制御装置では、
故障判定手段がメモリチップは故障していると判定した
とき、データ割付手段は、データ書き込み時には、故障
判定手段が特定した故障メモリチップ以外の正常メモリ
チップに各データを保持させ、データ読み出し時には、
正常メモリチップから各データを読み出す。その際、デ
ータ割付手段は、データ書き込み時には、各データのサ
ブデータを２つに分割してメモリチップの連続する第１
および第２のアドレスに分けて保持させ、データ読み出
し時には、メモリチップの第１および第２のアドレスか
ら読み出したサブデータより各データを合成して出力す
る。したがって、メモリチップを余分に装備しなくと
も、メモリチップが故障した場合には、そのメモリチッ
プを縮退し、正常なメモリチップのみで、メモリモジュ
ールに故障前と同じビット数のデータを保持させ、本来
の機能を果たさせることができる。

【０００７】

【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１は本発明によるメモリ
チップ縮退制御装置の一例を示すブロック図である。図
１に示したメモリチップ縮退制御装置２は、たとえば情
報処理装置を構成する主記憶装置としてメモリモジュー
ル４を制御するためのものであり、上記情報処理装置を
構成する不図示のＣＰＵはメモリチップ縮退制御装置２
を通じてメモリモジュール４をアクセスし、メモリモジ
ュール４に対するデータの書き込み、あるいはメモリモ
ジュール４からのデータの読み出しを行う。上記情報処
理装置は、本実施の形態例では主記憶装置としてメモリ
モジュール４のみを備えているものとする。

【０００８】メモリチップ縮退制御装置２は、図１に示
したように、主制御部６、エラー検出部８、エラー訂正
部１０、ならびにデータ割付部１２を含んで構成されて
いる。また、メモリモジュール４は本実施の形態例では
一例として７つのメモリチップ１４により構成され、各
メモリチップ１４のアドレスは共通となっており、各ア
ドレスに、たとえば４ビットあるいは８ビットのデー
タ、すなわちサブデータを保持する。したがって、たと
えば各メモリチップ１４が８ビットのサブデータを保持
するなら、メモリモジュール４の各アドレスに保持され
るデータのビット数は５６ビットとなる。

【０００９】主制御部６は、上記ＣＰＵからの読み出し
要求を受け、メモリバス１６通じてメモリモジュール４
をアクセスし、メモリモジュール４からデータを読み出
してＣＰＵに供給する。また、ＣＰＵから書き込み要求
があった場合には、ＣＰＵからのデータをメモリバス１
６を通じてメモリモジュール４に書き込み、保持させ
る。

【００１０】エラー検出部８（本発明に係わる故障判定
手段）は、メモリモジュール４から読み出されたデータ
をメモリバス１６を通じて取得し、データに含まれるエ
ラーを検出して、メモリチップ１４が故障しているか否
かを判定するとともに故障しているメモリチップ１４を
特定する。エラー検出部８は、本実施の形態例では一例
として、メモリモジュール４の各メモリチップ１４から
読み出されたサブデータごとにエラーチェックを行い、
サブデータを構成するビットのうち２ビット以上がエラ
ーであるとき、このエラービットを含むサブデータを出
力したメモリチップ１４は故障していると判定する。

【００１１】データ割付部１２は、エラー検出部８がメ
モリチップ１４は故障していると判定したとき、データ
書き込み時には、エラー検出部８が特定した故障メモリ
チップ以外の正常メモリチップに各データを保持させ、
データ読み出し時には、正常メモリチップから各データ
を読み出す。その際、データ割付部１２は、データ書き
込み時には、データごとに各データのサブデータを２つ
に分割してメモリチップ１４の連続する第１および第２
のアドレスに分けて保持させ、データ読み出し時には、
メモリチップ１４の第１および第２のアドレスから読み
出した各サブデータより各データを合成して出力する。
データ割付部１２は、本実施の形態例では、正常メモリ
チップの第１のアドレスに、正常メモリチップが本来保
持すべきサブデータを保持させ、正常メモリチップの第
２のアドレスに、故障メモリチップが本来保持すべきサ
ブデータを保持させる。

【００１２】エラー訂正部１０は、エラー検出部８が各
メモリチップ１４からのデータで１ビットのみがエラー
となっていることを検出したとき、同データのエラー訂
正を周知のＳＥＣＤＥＤハミング符号方式にもとづいて
行い、正しいデータをメモリバス１６を通じて主制御部
６に供給する。ここで、メモリモジュール４から読み出
されたデータは、エラー訂正用の複数のビットを含み、
エラー検出部８がデータのエラーを検出し、エラービッ
トの数が１の場合には、エラー訂正部１０はエラービッ
トを含むデータをメモリバス１６から取り込み、エラー
訂正用のビットを用いて正しいデータを生成し、メモリ
バス１６を通じて主制御部６に供給する。

【００１３】次に、このように構成されたメモリチップ
縮退制御装置２の動作について説明する。メモリモジュ
ール４から読み出されたデータにエラーが生じておら
ず、エラー検出部８がエラーを検出していない場合に
は、エラー訂正部１０はエラー訂正動作を行わず、また
データ割付部１２も上述のような動作を行わないため、
主制御部６からのデータはそのままメモリモジュール４
に書き込まれ、またメモリモジュール４から読み出され
たデータはそのまま主制御部６に供給される。

【００１４】一方、メモリモジュール４から読み出され
たデータにエラーが生じており、エラー検出部８が、あ
るメモリチップ１４からのデータに１ビットのエラーが
発生していることを検出した場合、エラー検出部８はそ
のことをエラー訂正部１０に通知する。これによりエラ
ー訂正部１０は、メモリバス１６からデータを取り込
み、エラー訂正を行った上でメモリバス１６を通じて主
制御部６に供給する。

【００１５】そして、メモリモジュール４から読み出さ
れたデータでエラーが生じており、エラー検出部８が、
あるメモリチップ１４からのデータを構成するビットの
うち、２ビットがエラーとなっていることを検出した場
合には、エラー検出部８は上記メモリチップ１４は故障
していると判定し、故障が発生したこと、および故障し
たメモリチップ１４を識別する情報をデータ割付部１２
に通知する。

【００１６】以下、データ割付部１２の動作について次
の［表１］、［表２］を参照して詳しく説明する。

【００１７】

【表１】

【００１８】

【表２】 これらの表において、各列はメモリチップ１４（したが
ってメモリモジュール４）のアドレスに対応し、アドレ
スＡ０〜Ａ０＋３の範囲が示されている。一方、各行は
メモリモジュール４を構成する各メモリチップＴ０〜Ｔ
６に対応している。そして、たとえば［表１］でメモリ
チップＴ２のアドレスＡ０＋１にはＤ２［Ａ０＋１］な
るサブデータが保持され、また、メモリチップＴ４のア
ドレスＡ０＋２にはＤ４［Ａ０＋２］なるサブデータが
保持されていることを表している。

【００１９】［表１］はエラーが発生していない状態を
示し、すべてのメモリチップ１４に表のように各データ
保持されている。一方、［表２］は、一例としてメモリ
チップＴ３が故障した場合に、各データがどのように保
持されるかを示している。［表２］において大きい×印
はメモリチップ１４が故障していることを表し、小さい
×印はデータが保持されていないことを表している。

【００２０】たとえば［表２］のようにメモリチップＴ
３が故障した場合、データ割付部１２は、その通知をエ
ラー検出部８から受けると、データ書き込み時には、エ
ラー検出部８が特定した故障メモリチップＴ３以外の正
常メモリチップＴ０〜Ｔ２、Ｔ４〜Ｔ６に、主制御部６
からメモリバス１６を通じて受け取ったデータを書き込
む。より具体的には、データ割付部１２は、例えば本来
アドレスＡ０に保持させていたサブデータＤ０［Ａ０］
〜Ｄ６［Ａ０］のうち、Ｄ０［Ａ０］〜Ｄ２［Ａ０］お
よびＤ４［Ａ０］〜Ｄ６［Ａ０］は元通りにメモリチッ
プＴ０〜Ｔ２、Ｔ４〜Ｔ６のアドレスＡ０（第１のアド
レス）に保持させ、一方、本来故障メモリチップＴ３に
保持させるべきサブデータＤ３［Ａ０］は、メモリチッ
プＴ０のアドレスＡ０につづくアドレスＡ０＋１（第２
のアドレス）に保持させる。

【００２１】同様に、データ割付部１２は、本来アドレ
スＡ０＋１に保持させていたサブデータＤ０［Ａ０＋
１］〜Ｄ６［Ａ０＋１］のうち、Ｄ０［Ａ０＋１］〜Ｄ
２［Ａ０＋１］およびＤ４［Ａ０＋１］〜Ｄ６［Ａ０＋
１］はメモリチップＴ０〜Ｔ２、Ｔ４〜Ｔ６のアドレス
Ａ０＋２に保持させ、一方、本来故障メモリチップＴ３
に保持させるべきサブデータＤ３［Ａ０＋１］は、メモ
リチップＴ０のアドレスＡ０＋２につづくアドレスＡ０
＋３に保持させる。

【００２２】また、データ読み出し時には、データ割付
部１２は、メモリチップＴ０〜Ｔ２、Ｔ４〜Ｔ６のアド
レスＡ０から、Ｄ０［Ａ０］〜Ｄ２［Ａ０］およびＤ４
［Ａ０］〜Ｄ６［Ａ０］を読み出し、メモリチップＴ０
のつづくアドレスＡ０＋１からサブデータＤ３［Ａ０］
を読み出す。そしてこれらのサブデータを合成し、サブ
データＤ０［Ａ０］〜Ｄ６［Ａ０］から成る１つのデー
タとして、メモリバス１６を通じて主制御部６に供給す
る。

【００２３】したがって、本実施の形態例のメモリチッ
プ縮退制御装置２を用いることにより、メモリモジュー
ル４にメモリチップを余分に装備しなくとも、メモリチ
ップ１４が故障した場合には、そのメモリチップ１４を
縮退し、正常なメモリチップ１４のみで、メモリモジュ
ール４に故障前と同じビット数のデータを保持させ、本
来の機能を果たさせることができる。

【００２４】そのため、情報処理装置が単一のメモリモ
ジュール４しか備えていない場合でも、利用できる記憶
容量は減少するものの、情報処理装置が停止する事態は
回避することができる。そして、本実施の形態例では、
メモリチップ１４の数を増やすことなくメモリチップ１
４の故障に対応してメモリモジュール４の信頼性を高め
ることが可能であり、コストの点で非常に有利である。
さらに、メモリモジュール４自体の構成は従来通りでよ
いため、従来より使用されている一般的なメモリモジュ
ールを用いることができ、この点でも低コスト化に有利
である。

【００２５】なお、本実施の形態例では、エラー検出部
８は、２ビット以上のエラーを検出したときメモリチッ
プ１４が故障していると判断するとしたが、このような
方式以外にも、たとえば、エラーの発生頻度にもとづく
方式として、メモリモジュール４から連続して読み出さ
れた所定数のデータのうち、基準数を超えるデータで、
たとえば１ビットのエラーを検出したとき、メモリチッ
プ１４が故障していると判定するようにしてもよい。

【００２６】

【発明の効果】以上説明したように本発明のメモリチッ
プ縮退制御装置では、故障判定手段がメモリチップは故
障していると判定したとき、データ割付手段は、データ
書き込み時には、故障判定手段が特定した故障メモリチ
ップ以外の正常メモリチップに各データを保持させ、デ
ータ読み出し時には、正常メモリチップから各データを
読み出す。その際、データ割付手段は、データ書き込み
時には、各データのサブデータを２つに分割してメモリ
チップの連続する第１および第２のアドレスに分けて保
持させ、データ読み出し時には、メモリチップの第１お
よび第２のアドレスから読み出したサブデータより各デ
ータを合成して出力する。

【００２７】したがって、メモリチップを余分に装備し
なくとも、メモリチップが故障した場合には、そのメモ
リチップを縮退し、正常なメモリチップのみで、メモリ
モジュールに故障前と同じビット数のデータを保持さ
せ、本来の機能を果たさせることができる。そのため、
情報処理装置が単一のメモリモジュールしか備えていな
い場合でも、利用できる記憶容量は減少するものの、情
報処理装置が停止する事態は回避することができる。そ
して、メモリチップの数を増やすことなくメモリチップ
の故障に対応してメモリモジュールの信頼性を高めるこ
とが可能であり、コストの点で非常に有利である。さら
に、メモリモジュール自体の構成は従来通りでよいた
め、従来より使用されている一般的なメモリモジュール
を用いることができ、この点でも低コスト化に有利であ
る。

【図面の簡単な説明】

【図１】本発明によるメモリチップ縮退制御装置の一例
を示すブロック図である。

【図２】従来の問題の解決を図ったメモリシステムの一
例を示すブロック図である。

【符号の説明】

２……メモリチップ縮退制御装置、４……メモリモジュ
ール、６……主制御部、８……エラー検出部、１０……
エラー訂正部、１２……データ割付部、１４……メモリ
チップ、１６……メモリバス、１０２……メモリモジュ
ール、１０４……メモリチップ、１０６……メモリバ
ス、１０８……エラー訂正用制御回路。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 共通のアドレスでアクセスする複数のメ
   モリチップを含み、データをサブデータに分割し各サブ
   データを各メモリチップによりそれぞれ保持することで
   前記データを記憶するメモリモジュールにおいて前記メ
   モリチップの故障発生時に前記メモリチップの縮退制御
   を行う装置であって、 前記メモリモジュールから読み出された前記データに含
   まれるエラーを検出して、前記メモリチップが故障して
   いるか否かを判定するとともに故障している前記メモリ
   チップを特定する故障判定手段と、 前記故障判定手段が前記メモリチップは故障していると
   判定したとき、データ書き込み時には、前記故障判定手
   段が特定した故障メモリチップ以外の正常メモリチップ
   に前記データを保持させ、データ読み出し時には、前記
   正常メモリチップから前記データを読み出すデータ割付
   手段とを備え、 前記データ割付手段は、データ書き込み時には、前記デ
   ータごとに前記データの前記サブデータを２つに分割し
   前記メモリチップの連続する第１および第２のアドレス
   に分けて保持させ、データ読み出し時には、前記メモリ
   チップの前記第１および第２のアドレスから読み出した
   前記サブデータより各データを合成して出力することを
   特徴とするメモリチップ縮退制御装置。
2. 【請求項２】 前記データ割付手段は、前記正常メモリ
   チップの前記第１のアドレスに、前記正常メモリチップ
   が本来保持すべき前記サブデータを保持させ、前記正常
   メモリチップの前記第２のアドレスに、前記故障メモリ
   チップが本来保持すべき前記サブデータを保持させるこ
   とを特徴とする請求項１記載のメモリチップ縮退制御装
   置。
3. 【請求項３】 前記サブデータは１つまたは複数のビッ
   トから成ることを特徴とする請求項１記載のメモリチッ
   プ縮退制御装置。
4. 【請求項４】 前記故障判定手段は、前記メモリモジュ
   ールから読み出された前記データにおいて２つ以上のビ
   ットでエラーが生じているとき、前記メモリチップが故
   障していると判定することを特徴とする請求項１記載の
   メモリチップ縮退制御装置。
5. 【請求項５】 前記故障判定手段は、前記メモリモジュ
   ールから連続して読み出された所定数の前記データのう
   ち、基準数を超える前記データでエラーを検出したと
   き、前記メモリチップが故障していると判定することを
   特徴とする請求項１記載のメモリチップ縮退制御装置。
6. 【請求項６】 前記データはエラー訂正用の１つまたは
   複数のビットを含み、故障検出手段が前記データのエラ
   ーを検出したときエラービットの数が１の場合に前記エ
   ラー訂正用のビットを用いて正しいデータを生成するエ
   ラー訂正手段をさらに備えたことを特徴とする請求項１
   記載のメモリチップ縮退制御装置。
7. 【請求項７】 前記メモリモジュールは情報処理装置に
   組み込まれ、前記情報処理装置の主記憶装置は単一の前
   記メモリモジュールによって構成されていることを特徴
   とする請求項１記載のメモリチップ縮退制御装置。