JP2001525091A - ラッチアップを抑制するための電圧レギュレータ回路 - Google Patents

Abstract

(57)【要約】 本発明は、調整されるべき電圧を乱すラッチアップ現象を検出し、該ラッチアップ現象を取り除き、そして、上記電圧を予め定められたレベルに再設定する電圧レギュレータ回路（１）に関するものである。電圧レギュレータ回路は、バイポーラトランジスタ（２）、抵抗器（５）、および、概ね一定の電圧を供給する手段（６）を含んでいる。電圧レギュレータ回路（１）は、さらに、調整された電圧（Ｖreg）を受け取って、トランジスタ（２）を導通状態と遮断状態との間で切り換えて制御する制御電圧を該トランジスタ（２）に供給する電圧検出手段（１１）を含み、その結果として、上記調整された電圧が第１の電圧レベルよりも低くなってラッチアップが生じる時には、上記トランジスタ（２）は遮断状態であり、一方、上記調整された電圧が第２の電圧レベルよりも低い時には、上記トランジスタ（２）は導通状態であり、それにより、こうした電圧レベルよりも低い電圧レベルでもラッチアップ現象が取り除かれる。

Description

【発明の詳細な説明】 ラッチアップを抑制するための電圧レギュレータ回路 本発明は、「ラッチアップ(Latch-up)」として知られている現象によって乱さ れた電圧を調整するための電圧レギュレータ回路に関する。 従来の技術においては、様々な電圧レギュレータ回路が存在している。 この様な電圧レギュレータ回路の１つは、英国特許明細書第２，２９８，９３ ９号に開示されており、それは本願の図１Ａに示されている。この回路は、入力 端子Ｉと出力端子Ｏとの間に直列に接続された制御トランジスタＱ１と、出力端 子Ｏと回路の接地との間に直列に接続された２つの抵抗器Ｒａ、Ｒｂにより形成 された出力電圧検出器Ｄとを含んでいる。 検出器Ｄによって検出される出力電圧に対応する電圧は、演算増幅器Ａｏによ って基準電圧Ｅ３と比較され、その演算増幅器Ａｏの出力電圧がトランジスタＱ ２のベース端子に供給される。したがって、制御トランジスタＱ１のベース電流 がトランジスタＱ２を介して演算増幅器Ａｏの出力電圧によって制御されること になり、その結果として、制御トランジスタＱ１のインビーダンスが、予め定め られた電圧を出力端子Ｏにおいて供給するように制御される。 こうした回路動作において、直面する問題点の１つは、電圧、電流または放射 の供給のような外乱の後でこうした回路の電子素子内で生じる、「ラッチアップ 」として知られている現象の偶発的出現である。 「ラッチアップ」は、電圧、電流または放射の供給のような外乱 の後に集積回路内で生じるあらゆる現象を表すものとして一般的に使用されてい る。 基板内での「ラッチアップ」を検出するための様々な装置、特に、上記現象に よって乱される可能性がある電流を分析する装置が従来の技術において存在して いる。 このタイプの装置は、船井電気株式会社による日本国特許第５，３２６，８２ ５号に開示されており、本願の図１Ｂに示されている。この装置は、バイポーラ トランジスタＴ１を介して電源電圧Ｖｄｄがその第１の端子に供給され、かつ、 抵抗器Ｒ３とコンデンサＣ３とで構成される共振回路にその第２の端子が接続さ れてなる集積回路ＩＣ１を含んでいる。検出用集積回路ＩＣ２は、接地端子と、 電源電圧Ｖｄｄが供給される第１の端子と、上記共振回路に接続されかつ抵抗器 Ｒ２を介してバイポーラトランジスタＴ２のベース端子に接続される第２の端子 とを含んでいる。トランジスタＴ１のベース端子は、抵抗器Ｒ１を介してトラン ジスタＴ２のコレクタ端子に接続されており、かつ、トランジスタＴ２のエミッ タ端子は接地されている。 図１Ｂに関して、前述されている装置では、ラッチアップが生じると、電源電 圧Ｖｄｄの大きな低下が集積回路ＩＣ２によって検出される。このとき、トラン ジスタＴ１とトランジスタＴ２とが遮断され、集積回路ＩＣ１に供給される電圧 が遮断され、これによって、回路が初期化される。その後で、集積回路ＩＣ１が 再び正常に動作する。 しかしながら、こうした装置は複雑な構造を有し、検出機能およびレギュレー タ（調整器）機能を果たすために多数の電子素子を必要とする。 本発明の目的の１つは、偶発的なラッチアップ現象を抑制する電 圧レギュレータ回路を提供することである。 本発明の他の目的は、コストと単純性とに関する基準を満たすこのタイプの回 路を提供することである。 これらの目的は、他の目的と共に、請求項１による 電圧レギュレータ回路によって実現される。 本発明による回路の利点の１つは、この回路が複雑ではなく回路を低コストに する構造を有する電圧レギュレータ回路を提供するということである。 本発明による電圧レギュレータ回路の他の利点は、この回路が、調整された電 圧がその入力に供給される電圧比較手段を含む回路を提供し、電圧比較手段が、 使用者の必要に応じて予め定められることが可能な２つの電圧閾値を定義するよ うに構成されているということである。 以下の添付図面を参照しながら、単なる具体例として示される本発明の好まし い実施例の詳細な説明を検討することによって、本発明のこうした目的、特徴お よび利点が、他の目的、特徴および利点と共に、より明確に理解されるであろう 。 上記で言及した図１Ａおよび図１Ｂは、従来技術による２つの電圧レギュレー タ回路を示す。 図２は、本発明に係る電圧レギュレータ回路の好ましい実施例を示す。 図３は、図２の回路の検出手段の好ましい実施例を詳細に示す。 図４は、本発明の好ましい実施例による電圧レギュレータ回路内に存在する３ つの電圧の間の関係を示す。 図５Ａおよび図５Ｂは、本発明の好ましい実施例による電圧レギュレータ回路 によって供給される調整された電圧と信号とのタイミング図を示す。 図２は、本発明に係る電圧レギュレータ回路１の好ましい実施例を示す。 回路１は、入力端子Ｉと、調整された電圧Ｖregがそれから供給されなければ ならない出力端子Ｏとを含み、電圧Ｖregが電圧レベルＶｏに実質的に等しいよ うに供給される。回路１は、さらに、バイポーラトランジスタ２と、２つのコン デンサ３、９と、抵抗器５と、ツェナーダイオード６と、電圧検出手段１１とを 含んでいる。 バイポーラトランジスタ２は、代表的には、コレクタ端子Ｃと、エミッタ端子 Ｅと、ベース端子Ｂとを含み、端子Ｃと端子Ｅとが端子Ｉと端子Ｏとに別々に接 続される。抵抗器５は、トランジスタ２の端子Ｂと端子Ｃとの間に接続されてい る。 ツェナーダイオード６は、出力端子Ｏに電圧レベルＶｏを形成するように選択 された値を有する電圧を供給するように配置される。 コンデンサ３は、入力端子Ｉと接地との間に接続されており、また、コンデン サ９は、出力端子Ｏと接地との間に接続されている。当業者であれば、コンデン サ３が従来通りに干渉抑制コンデンサ(inter ference suppression capacitor) として使用されているということ、並びに、コンデンサ９が平滑化および／また は干渉抑制コンデンサとして従来通りに使用されていることを理解するであろう 。コンデンサ３は、本発明における改善のためにだけ使用されており、したがっ て、本発明に関して限定的な特徴ではない。 手段１１は、その入力において電圧Ｖregを受け取るように端子Ｏに接続され ている入力端子と、接地端子と、その出力において制御トランジスタ２に対して 制御電圧Ｖresを供給するように端子Ｂに接続されているその出力端子とを含ん でいる。より詳細に後述するように、手段１１は、電圧Ｖregがラッチアップに よって乱されているかどうか検出し、かつ、必要に応じて初期電圧レベルＶｏへ の電圧Ｖregの初期化を命令するように構成されている。 様々な実験から、本発明の出願人は、集積回路内でのラッチアップを抑制する ための最も効率的な解決策の１つが、その集積回路の電圧が特定の電圧閾値より も低下するのに十分な時間期間にわたって、上記現象によって乱されたその集積 回路の電源電圧レベルを接地電位にすることにあるということを立証している。 この目的のために、本発明の電圧レギュレータ回路は、「ラッチアップ」タイ プの乱れ(”latch up”type disturbance)の後で調整された電圧を接地電位の状 態にして乱れを除去する電圧検出手段を備えている。 図３は、本発明による手段１１の好ましい実施例を詳細に示している。 手段１１は、電圧Ｖregから基準電圧Ｖrefを供給するための基準電圧供給手段 ２０と、調整された電圧Ｖregから２つの補正および調整された電圧Ｖreg'およ びＶreg"を供給する分圧器２１と、電圧Ｖrefを電圧Ｖreg'およびＶreg"と比較 するための２つの電圧比較器２３および２２と、トランジスタ２を制御するため の電圧Ｖresを必要に応じて供給し、かつ、電圧Ｖregを調整するための制御手段 ２４とを含んでいる。 手段２０は、この手段２０がその入力において電圧Ｖregを受け取るように手 段１１の入力端子（すなわち、端子Ｏ）に接続される入力端子と、接地に接続さ れる接地端子と、手段２０がその出力において電圧Ｖrefを供給するように比較 器２２および２３に接続される出力端子とを含んでいる。手段２０は、この技術 分野において公知であり、例えば、「弱反転動作に基づくＣＭＯＳアナログ集積 回路（"CMOS Analog Integrated Circuits Based on Weak Inversion Operation ")」、E．Vittoz他、IEEE Journal of Solid State Circuits，vol．SC-12，No．3，June 1977、および、「ラテラルバイポーラトラ ンジスタを使用するＣＭＯＳ電圧基準(CMOS Voltage References Using Lateral Bipolar Transistors")」、M．Degrauwe他、IEEE Journal of Solid State Cir cuits，vol．SC-20，No．6，December 1985を参照されたい。 図４を参照して、これらの手段の動作を簡単に説明する。図４は、電圧Ｖref と電圧Ｖregとの間の関係に対応する曲線３１を示している。この例では、入力 電圧Ｖregの値が１．５Ｖよりも高い場合に、出力電圧Ｖrefが約１．２Ｖの電圧 閾値Ｖｒ’に概ね等しく、かつ、電圧Ｖregの値が低い場合に電圧閾値Ｖｒ”に 電圧Ｖrefが概ね等しい電圧レベルが存在するように、手段２０が構成されてい る。 第１の電圧レベルＡ’Ｖｒ’は、これより低い電圧レベルではラッチアップ現 象が生じると推定される電圧レベルとして定義されている。言い換えれば、電圧 Ｖregが大きく降下する時には、電圧ＶregがＡ’Ｖｒ’よりも低くなると直ちに 、ラッチアップ現象がこの電圧降下の原因であると推定される。同様に、第２の 電圧レベルＡ”Ｖｒ”は、これよりも低い電圧レベルではラッチアップ現象が抑 制される電圧レベルとして定義されている。言い換えれば、ラッチアップ現象が 発生する時のように、電圧Ｖregに低下があれば、電圧ＶregがＡ”Ｖｒ”よりも 低くなると直ちに、この乱れが抑制される。電圧レベルＡ’Ｖｒ’および電圧レ ベルＡ”Ｖｒ”は、使用者の要望の個々の特殊性に応じて予め定められた値であ る。 図３に示される好ましい実施例では、分圧器２１が、出力端子Ｏと接地との間 に直列に取り付けられた３つの抵抗器２５，２６，２７により構成された抵抗ブ リッジによって形成される。２つの抵抗器２６および２７の接続点は、電圧Ｖre g'を比較器２３の第１の入 力に供給するように、この比較器２３の第１の入力に接続されている。この電圧 は、その定義によって、電圧Ｖregに比例しており、Ａ’として示されるその比 率は予め定められており、抵抗器２７，２６および２５の値に依存している。例 示のために、図４は、電圧Ｖreg'と電圧Ｖregとの間の関係に対応する曲線３２ を示している。２つの抵抗器２５および２６の接続点は、比較器２２の第１の入 力に電圧Ｖreg"を供給するように、この比較器２２の第１の入力に接続されてい る。この電圧は、その定義によって、電圧Ｖregに比例しており、Ａ”で示され るその比率は、予め定められており、かつ、抵抗器２７，２６および２５の値に 依存している。例示のために、図４は、電圧Ｖreg"と電圧Ｖregとの間の関係に 対応する曲線３３を示している。 各比較器２３、２２は、上述したように、補正された調整された電圧Ｖreg'、 Ｖreg"がそれぞれ供給される第１の入力端子と、電圧Ｖrefがそれぞれ供給され た第２の入力端子とを含んでいる。したがって、比較器２３は、電圧Ｖreg'を電 圧Ｖrefに対して比較し、また、比較器２２は、電圧Ｖreg”を電圧Ｖrefに対し て比較する。各比較器２２および３３は、さらに、制御手段２４の個々の入力端 子に接続されている出力端子も含んでいる。 制御手段２４は、さらに、より詳細に後述するように、比較器２２，２３のど ちらか一方が切り換わる時に、電圧Ｖregの調整を制御する電圧Ｖresを切り換え るために、手段１１の出力端子として使用される出力端子を含んでいる。手段２ ４は、当業者に公知のフリップフロップによって形成され、かつ、トランジスタ ２を遮断状態に設定するのに十分な低電圧論理レベルをその出力に供給するよう に、または、トランジスタ２を導通状態に設定するのに十分な高電圧論理レベル を供給すべく切り換わるように、構成されることが 可能であり、これら２つの論理レベルは「０Ｌ」および「１Ｌ」と表される。 次に、本発明に係る回路１の動作を図５Ａおよび図５Ｂを参照して説明する。 図５Ａおよび図５Ｂは、回路１内に存在する電圧Ｖregと電圧Ｖresのタイミン グ図を別々に概略的に示している。 回路１が正常に動作している時、すなわち、ラッチアップによって乱されてい ない時には、電圧Ｖregが電圧レベルＶｏに概ね等しく、電圧検出手段１１が、 その出力において論理レベル「１Ｌ」を電圧Ｖresとして供給する。したがって 、トランジスタ２が導通状態に維持され、その結果として、ツェナーダイオード ６の端子間の電圧から減算され、トランジスタ２のベース端子とエミッタ端子と の間の電圧が電圧レベルＶｏに等しくなる。 瞬間ｔ１において、乱れが現れ、その結果として、電圧Ｖregが電圧レベルＶ ｏよりも大きく低下する場合を仮定するっこの低下は、電圧Ｖregが電圧レベル Ａ’Ｖｒ’に達する瞬間ｔ２まで続き、その後に、この電圧レベルＡ’Ｖｒ’よ りも低くなる。 そして、ラッチアップ現象は、電圧Ｖregの制御の損失が原因であることが判 る。図４に示されるように、電圧Ｖregが電圧レベルＡ’Ｖｒ’よりも低くなる と、電圧Ｖreg’(曲線３２)が電圧閾値Ｖｒ’（曲線３１）よりも低くなり、こ れが、比較器２３の切り換えを生じさせる。比較器２３が切り換わると、手段２ ４が電圧Ｖresを「０Ｌ」に変化させることが好ましく、この論理レベルはトラ ンジスタ２を遮断するのに十分なものである。したがって、ラッチアップ現象条 件下の集積回路は、電圧レベルＶｏでは供給されない。これは、電圧Ｖregの大 きな降下、したがって、電圧Ｖrefの大きな低下を引き起こす効果を有する。 この電圧降下は、電圧Ｖregが電圧レベルＡ”Ｖｒ”に達する瞬間ｔ３まで続 き、そして、この電圧レベルよりも低くなる。その後、瞬間ｔ２における電圧レ ベルＶｏより低い電圧Ｖregに対する乱れの原因であるラッチアップ現象が抑制 される。図４に示されるように、電圧Ｖregが電圧レベルＡ”Ｖｒ”よりも低く なる時には、電圧Ｖreg”(曲線３３)が電圧閾値Ｖｒ”（曲線３１）よりも低く なり、このことが比較器２２の切り換えを引き起こす。比較器２２は、手段２４ を切り換えて電圧Ｖresを論理レベル「１Ｌ」に変化させることが好ましい。こ の論理レベルは、トランジスタ２を導通状態にするのに十分であるので、ツェナ ーダイオード６の端子間の電圧だけ増大させられたトランジスタ２のベース端子 とエミッタ端子との間の電圧は、瞬間ｔ４において、電圧レベルＶｏに再び等し くなる。したがって、ラッチアップ現象が再び回路１を乱すまで、回路１の動作 は、再び正常に戻り、そして、瞬間ｔ１における状況と同様の状況が繰り返され る。 本発明の範囲から逸脱することなく、上記の詳細な説明は様々に変更され得る のは、当業者にとって言うまでもないことである。代わりの実施例として、ツェ ナーダイオードに対して様々な定電圧供給手段が使用されるかも知れない。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 17/60 Ｈ０３Ｋ 17/60 Ａ // Ｈ０１Ｌ 23/62 Ｈ０１Ｌ 23/56 Ａ

Claims (1)

1. 【特許請求の範囲】 １．予め定められたレベルを有する調整された電圧（Ｖreg）を供給するため の電圧レギュレータ回路（１）であって、該電圧レギュレータ回路は、前記電圧 を乱すラッチアップ現象を検出すること、および、該ラッチアップ現象を抑制し て前記電圧を前記予め定められたレベルに再設定することが可能であり、該電圧 レギュレータ回路は、入力端子（Ｉ）、および、前記調整された電圧（Ｖreg） がそれから供給される出力端子（Ｏ）を含み、該電圧レギュレータ回路は、コレ クタ端子（Ｃ）が前記入力端子（Ｉ）に接続されかつエミッタ端子（Ｅ）が前記 出力端子（Ｏ）に接続されたバイポーラトランジスタ（２）、前記トランジスタ （２）の前記コレクタ端子（Ｃ）とベース端子（Ｂ）との間に接続される抵抗器 （５）、前記トランジスタ（２）の前記ベース端子において概ね一定の不変の電 圧を供給するための手段（６）、および、電圧検出手段（１１）を含んでおり、 該電圧レギュレータ回路（１）は、 前記調整された電圧から基準電圧を供給するものであって、前記電圧検出手段 （１１）の入力端子に接続された入力端子、前記電力検出手段（１１）の接地端 子に接続された接地端子、および、前記調整された電圧の値に応じて第１の電圧 閾値と第２の電圧閾値とに概ね等しい基準電圧がそれから供給される出力端子を 含み、該第１の電圧閾値および該第２の電圧閾値は、それぞれ前記第１の予め定 められた電圧レベルおよび前記第２の予め定められた電圧レベルに対応するよう になっている基準電圧供給手段（２０）と、 前記調整された電圧に応じて、補正された第１の調整された電圧と第２の調整 された電圧を供給するものであって、前記電圧検出手段（１１）の前記入力端子 に接続された入力端子、前記電力検出手 段（１１）の前記接地端子に接続された接地端子、および、前記第１の補正され た調整された電圧と前記第２の補正された調整された電圧とがそれから各々に供 給される第１の出力端子と第２の出力端子を含む分圧器（２１）と、 前記第１の基準電圧閾値に対して前記第１の補正された調整された電圧を比較 するものであって、前記基準電圧供給手段（２０）の出力端子に接続された第１ の入力端子、前記分圧器（２１）の前記第１の前記出力端子に接続された第２の 入力端子、および、出力端子を含み、かつ、前記第１の補正された調整された電 圧は、前記第１の基準電圧閾値よりも低くなる時に切り換わるように構成されて いる第１の電圧比較器（２３）と、 前記第２の基準電圧閾値に対して前記第２の補正された調整された電圧を比較 するものであって、前記基準電圧供給手段（２０）の前記出力端子に接続された 第１の入力端子、前記分圧器（２１）の前記第２の出力端子に接続された第２の 入力端子、および、出力端子を含み、かつ、前記第２の補正された調整された電 圧が前記第２の基準電圧閾値よりも低くなる時に切り換わるように構成されてい る第２の電圧比較器（２２）と、 遮断状態または導通状態への前記トランジスタ（２）の切り換えを制御するも のであって、前記第１の電圧比較器（２３）の前記出力端子と前記第２の電圧比 較器（２２）の前記出力端子とにそれぞれ接続された第１の入力端子と第２の入 力端子、および、前記電圧検出手段（１１）の前記出力端子に接続された出力端 子を含み、かつ、それよりも低いレベルではラッチアップ現象が乱れの原因とさ れる第１の予め定められた電圧レベルよりも前記調整された電圧が低い値になっ て該乱れが生じる時には、前記トランジスタ（２）は遮断状態であり、該遮断状 態に前記トランジスタ（２）を切り換え ることは前記調整された電圧を接地電位の状態とし、一方、前記調整された電圧 が予め定められたレベルに概ね等しく、すなわち、前記第１の電圧レベルよりも 高い時、或いは、前記調整された電圧が第２の予め定められた電圧レベルよりも 低い時には、前記トランジスタ（２）は導通状態であり、かつ、こうした電圧レ ベルよりも低い電圧レベルではラッチアップ現象が抑制されるように構成されて いる制御手段（２４）と、を含んでいる電圧レギュレータ回路。 ２．前記分圧器（２１）は、さらに、前記第１の補正された調整された電圧お よび前記第２の補正された調整された電圧をその出力において供給する抵抗ブリ ッジを形成するように直列に接続されていることを特徴とす請求の範囲第１項に 記載の電圧検出およびレギュレータ回路（１）。 ３．前記電圧供給手段（６）は、ツェナーダイオードで形成されていることを 特徴とする請求の範囲第１項に記載の電圧検出およびレギュレータ回路（１） ４．前記電圧レギュレータ回路（１）は、さらに、該電圧レギュレータ回路（ １）の前記入力端子（Ｉ）および接地の間に接続された第１のコンデンサ（３） を含み、該第１のコンデンサ（３）は、干渉抑制コンデンサとして構成されてい ることを特徴とする請求の範囲第１項に記載の電圧レギュレータ回路（１）。 ５．前記電圧レギュレータ回路（１）は、さらに、該電圧レギュレータ回路（ １）の前記出力端子（Ｏ）および接地の間に接続された第２のコンデンサ（９） を含み、該第２のコンデンサ（９）は、干渉抑制および平滑化コンデンサとして 構成されていることを特徴とする請求の範囲第１項に記載の電圧レギュレータ回 路（１）。